JPS5857911B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS5857911B2 JPS5857911B2 JP57120802A JP12080282A JPS5857911B2 JP S5857911 B2 JPS5857911 B2 JP S5857911B2 JP 57120802 A JP57120802 A JP 57120802A JP 12080282 A JP12080282 A JP 12080282A JP S5857911 B2 JPS5857911 B2 JP S5857911B2
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- JP
- Japan
- Prior art keywords
- electrode
- transistor
- forming
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造方法にかかり、とく
に直列トランジスタの構造の製造方法に関する。
に直列トランジスタの構造の製造方法に関する。
半導体メモリは従来のコアメモリと比較して高速応等が
可能であることが特徴で性能に関しては古くからその優
位性が認められていたが実装密度ビット当りの価格等の
面でコアメモリに一歩譲っていた。
可能であることが特徴で性能に関しては古くからその優
位性が認められていたが実装密度ビット当りの価格等の
面でコアメモリに一歩譲っていた。
ところがＬＳＩ技術の進歩によりチップ当りの集積度が
飛躍的に増大し、その結果コスト的にも従来のコアメモ
リに充分対抗できる所まで発展してきた。
飛躍的に増大し、その結果コスト的にも従来のコアメモ
リに充分対抗できる所まで発展してきた。
本発明は上述の如く高密度化がＩＣメモリの有用性を増
すという基本的な傾向にかんがみ、セルの機能をそこな
う事なくより小さい寸法を実現するための構造特に直列
トランジスタの構造を得るための有効な製造方法を提供
しようとするものである。
すという基本的な傾向にかんがみ、セルの機能をそこな
う事なくより小さい寸法を実現するための構造特に直列
トランジスタの構造を得るための有効な製造方法を提供
しようとするものである。
従来も直列トランジスタ構造はたとえば特公昭４７−４
８６３１号公報に示されている。
８６３１号公報に示されている。
しかしこの構造は第１のゲート電極と自己整合的にソー
ス領域が形成されていないためにゲート電極との間の寄
生容量が問題となりかつ十分な高密度化は計れない。
ス領域が形成されていないためにゲート電極との間の寄
生容量が問題となりかつ十分な高密度化は計れない。
これは第１のゲート電極の一端部近傍に自己整合的にソ
ース領域を形成するすなわち第１のゲート電極をマスク
として半導体基板に逆導電型の不純物を導入すると、こ
の第１のゲート電極の他端部近傍にもドレイン領域が形
成されてしまい、したがって所定の直列トランジスタ構
造が得られないからである。
ース領域を形成するすなわち第１のゲート電極をマスク
として半導体基板に逆導電型の不純物を導入すると、こ
の第１のゲート電極の他端部近傍にもドレイン領域が形
成されてしまい、したがって所定の直列トランジスタ構
造が得られないからである。
したがって本発明の特徴は、一導電型の半導体基板の所
定表面領域上に薄い絶縁膜を形成する工程と、該薄い絶
縁膜上に第１の電極を形状形成する工程と、該第１の電
極をマスクとして前記半導体基板に逆導電型の不純物を
導入する工程と、該第１の電極の一部を除去する工程と
、残余せる該第１の電極の表面に熱酸化膜を形成する工
程と、前記第１の電極が除去された個所を含んで位置し
、かつ該熱酸化膜を介して該残余せる第１の電極に接し
て第２の電極を形成する工程とを含む半導体集積回路装
置の製造方法にある。
定表面領域上に薄い絶縁膜を形成する工程と、該薄い絶
縁膜上に第１の電極を形状形成する工程と、該第１の電
極をマスクとして前記半導体基板に逆導電型の不純物を
導入する工程と、該第１の電極の一部を除去する工程と
、残余せる該第１の電極の表面に熱酸化膜を形成する工
程と、前記第１の電極が除去された個所を含んで位置し
、かつ該熱酸化膜を介して該残余せる第１の電極に接し
て第２の電極を形成する工程とを含む半導体集積回路装
置の製造方法にある。
このように本発明は、始めに大きな第１の電極を形威し
これをマスクとして不純物領域を形成ししかる後にこの
第１の電極の一部を除去して、この除去した部分に第２
の電極を形威するという新しい発想に基づく。
これをマスクとして不純物領域を形成ししかる後にこの
第１の電極の一部を除去して、この除去した部分に第２
の電極を形威するという新しい発想に基づく。
このような方法を用いれば電極と不純物領域との間の寄
生容量を小とし、高集積度の装置が容易に得られること
となる。
生容量を小とし、高集積度の装置が容易に得られること
となる。
次に本発明が適用される半導体集積回路装置の一例を説
明する。
明する。
第１図は３素子セルの回路図であり、書き込トランジス
タＱ１、読み出しトランジスタＱ２及び情報記憶トラン
ジスタＱ３から戊る。
タＱ１、読み出しトランジスタＱ２及び情報記憶トラン
ジスタＱ３から戊る。
書込、読み出しトランジスタＱｉ 、Ｑ２はそれぞれの
ゲ′−トを書き込アドレス線１、読み出しアドレス線２
に接続されこれによって駆動される。
ゲ′−トを書き込アドレス線１、読み出しアドレス線２
に接続されこれによって駆動される。
情報はディジット線及びトランジスタＱ１を経てトラン
ジスタＱ３のゲート電極に電荷として供給される。
ジスタＱ３のゲート電極に電荷として供給される。
トランジスタＱ１がオフ状態になった後トランジスタＱ
３のゲート電極に電荷があるかないかで記憶内容が決ま
り、それはトランジスタＱ３がオン状態かオフ状態かに
反映される。
３のゲート電極に電荷があるかないかで記憶内容が決ま
り、それはトランジスタＱ３がオン状態かオフ状態かに
反映される。
読み出しはトランジスタＱ２をオン状態にする事により
、ディジット線３トランジスタＱ２及びＱ３を通して電
流が流れるか否かで検出される。
、ディジット線３トランジスタＱ２及びＱ３を通して電
流が流れるか否かで検出される。
即ち書き込みのときにトランジスタＱ１を通じてトラン
ジスタＱ３のゲートに電荷が与えられて゛いればトラン
ジスタＱ３はオンの状態に保持されるから読み出時にト
ランジスタＱ２をオンに駆動するとディジット線３−ト
ランジスタＱ２ Ｑ３を通じて電流が流れる。
ジスタＱ３のゲートに電荷が与えられて゛いればトラン
ジスタＱ３はオンの状態に保持されるから読み出時にト
ランジスタＱ２をオンに駆動するとディジット線３−ト
ランジスタＱ２ Ｑ３を通じて電流が流れる。
−力書き込み時にトランジスタＱ１を通じてトランジス
タＱ３のゲートに電荷が与えられ々ければこの電流は流
れない。
タＱ３のゲートに電荷が与えられ々ければこの電流は流
れない。
従ってこの電流が流れるかどうかによってｒｌＪ ｒ
ｏｊの記憶出力が得られるものである。
ｏｊの記憶出力が得られるものである。
３素子ダイナミツクメモリはこのように動作するもので
あるが、第２図はこの３素子ダイナミツクメモリをＩＣ
化した場合の例を示す。
あるが、第２図はこの３素子ダイナミツクメモリをＩＣ
化した場合の例を示す。
第２図Ａは平面図を示し、同図Ｂは第２図のＸ−Ｘ線上
の断面図である。
の断面図である。
第１図で示した接地電極４とディジット線３は単結晶半
導体基板５に形成したこれとは逆導電型の拡散領域４′
及び３′にて形威され書き込アドレス線１′、読み出し
アドレス線２〆をアルミニウム電線で構成する。
導体基板５に形成したこれとは逆導電型の拡散領域４′
及び３′にて形威され書き込アドレス線１′、読み出し
アドレス線２〆をアルミニウム電線で構成する。
トランジスタＱｉ 、Ｑ２ 、Ｑ３のゲート電極はそれ
ぞれ１１，１２．１３である。
ぞれ１１，１２．１３である。
即ちトランジスタＱ１のゲート電極１１はアドレス線１
′と一体に形成され、トランジスタＱ２のゲート電極１
２は読出アドレス線２′と一体に形威され、トランジス
タＱ３のゲート電極１３はトランジスタＱ、の゛ノース
領域６に接続される。
′と一体に形成され、トランジスタＱ２のゲート電極１
２は読出アドレス線２′と一体に形威され、トランジス
タＱ３のゲート電極１３はトランジスタＱ、の゛ノース
領域６に接続される。
トランジスタＱ３のソース領域は接地電極として形成し
た拡散領域４′が兼用され、これは表面上に形威された
接地導体用のアルミニウム電線７に接続される。
た拡散領域４′が兼用され、これは表面上に形威された
接地導体用のアルミニウム電線７に接続される。
通常行なわれる。
従来の構成ではトランジスタＱ２及びＱ３の直列結合に
要する寸法でメモリセルの大きさが決まる。
要する寸法でメモリセルの大きさが決まる。
即ちトランジスタＱ２．Ｑ３のゲート電極部分１２，１
３の領域ぎと４′を結ぶ方向の長さ及びゲート電極１２
と１３を分離するに要する寸法との和でディジット線３
′と接地線４′の間隔が決まり、それがメモリセルの大
きさを決める。
３の領域ぎと４′を結ぶ方向の長さ及びゲート電極１２
と１３を分離するに要する寸法との和でディジット線３
′と接地線４′の間隔が決まり、それがメモリセルの大
きさを決める。
次にこの発明が適用される例を第３図Ａ、Ｂに示す。
直列結合された２つのトランジスタＱ２ｔＱ３の中間の
拡散層１５を省略し、そのゲート電極を互に絶縁層を介
して並設し、斯くしてトランジスタＱ２．Ｑ３の占める
面積を小さくしようとするものである。
拡散層１５を省略し、そのゲート電極を互に絶縁層を介
して並設し、斯くしてトランジスタＱ２．Ｑ３の占める
面積を小さくしようとするものである。
第３図は第１図の回路に適用した場合を示す。
同図中Ａは平面図、Ｂは断面図である。
配線巾、間隔などは第２図と同じである。
第３図においては単結晶半導体基板５の一方の面に臨ん
でこの半導体基板５の導電型とは逆導電型の拡散領域ぎ
と４′を設ける。
でこの半導体基板５の導電型とは逆導電型の拡散領域ぎ
と４′を設ける。
この拡散領域３′と４′は先に説明したディジット線と
接地電極に相当する。
接地電極に相当する。
この拡散領域３′と４′の間の基板５の面上に所要の厚
さを有するゲート絶縁層１９を被着形成し、このゲート
絶縁層１９の上面に拡散領域３′と４′を結ぶ方向に互
に絶縁されたゲート電極１２と１３を並設するものであ
る。
さを有するゲート絶縁層１９を被着形成し、このゲート
絶縁層１９の上面に拡散領域３′と４′を結ぶ方向に互
に絶縁されたゲート電極１２と１３を並設するものであ
る。
ゲート電極１２はアルミニウムで形威し、これはトラン
ジスタＱ２のゲート電極として使われ、ゲート電極１３
は例えば多結晶シリコンで形威され、これはトランジス
タＱ３のゲート電極として使われる。
ジスタＱ２のゲート電極として使われ、ゲート電極１３
は例えば多結晶シリコンで形威され、これはトランジス
タＱ３のゲート電極として使われる。
この第３図に訃いては、ゲート絶縁Ｎ１９上に先ず多結
晶シリコンによってトランジスタＱ３のゲート電極１３
を形威し、そのゲート電極１３上を例えば熱酸化或は陽
極酸化によって酸化膜１４にて被い、その後アルミニウ
ムによるトランジスタＱ２のゲート電極１２を形成する
。
晶シリコンによってトランジスタＱ３のゲート電極１３
を形威し、そのゲート電極１３上を例えば熱酸化或は陽
極酸化によって酸化膜１４にて被い、その後アルミニウ
ムによるトランジスタＱ２のゲート電極１２を形成する
。
この場合アルミニウム電極１２はその一部がゲート電極
１３上に重なるように形成するを可とする。
１３上に重なるように形成するを可とする。
このように重なり部分を持つことによってゲート電極１
２の形成位置が多少ズしてもゲート電極１２と１３との
間が酸化膜１４の厚み以上に間隔が生ずることもなく両
ゲート電極１２と１３の間を絶縁を保った状態で可及的
に近接して形成できるものである。
２の形成位置が多少ズしてもゲート電極１２と１３との
間が酸化膜１４の厚み以上に間隔が生ずることもなく両
ゲート電極１２と１３の間を絶縁を保った状態で可及的
に近接して形成できるものである。
このように構成することによってトランジスタＱ２は拡
散領域３′をドレインとし電極１２をゲート電極とし、
またトランジスタＱ３はドレインを拡散領域３′とし、
電極１３をゲート電極とする。
散領域３′をドレインとし電極１２をゲート電極とし、
またトランジスタＱ３はドレインを拡散領域３′とし、
電極１３をゲート電極とする。
このように２つの互に直列接続されるトランジスタＱ２
．Ｑ３の共通両端に相当する拡散領域を省略することに
より、その結果第２図と比較すれば明らかな様にメモリ
セルの面積は約半分程度に縮小できる。
．Ｑ３の共通両端に相当する拡散領域を省略することに
より、その結果第２図と比較すれば明らかな様にメモリ
セルの面積は約半分程度に縮小できる。
次に本発明の実施例を第４図で説明する。
まず第４図Ａに示す如く単結晶半導体基板５の一力の面
を全面厚い酸化膜１８で被い、その後トランジスタのソ
ース、ドレイン、チャンネル部を飽括する領域の酸化膜
１８を除去し、この部分にゲート酸化膜１９を成長させ
る。
を全面厚い酸化膜１８で被い、その後トランジスタのソ
ース、ドレイン、チャンネル部を飽括する領域の酸化膜
１８を除去し、この部分にゲート酸化膜１９を成長させ
る。
さらにその上に全面にトランジスタＱ３のゲート電極用
多結晶シリコンすなわち第１の電極を成長させ所定の電
極１３の形に成形する。
多結晶シリコンすなわち第１の電極を成長させ所定の電
極１３の形に成形する。
次に第４図Ｂに示す如くポリシリコン電極１３をマスク
にして酸化膜１９をエツチングし不純物領域３′と４′
を作成する。
にして酸化膜１９をエツチングし不純物領域３′と４′
を作成する。
次に第４図Ｃに示す如く熱酸化によりポリシリコン電極
１３及び拡散不純物領域３′と４′の表面を酸化膜１４
でト唱う。
１３及び拡散不純物領域３′と４′の表面を酸化膜１４
でト唱う。
次に第４図りに示す様にフォトレジスト法により第１の
電極１３の一部を除去し、トランジスタＱ２のチャンネ
ル部分となる基板表面２０を開口する。
電極１３の一部を除去し、トランジスタＱ２のチャンネ
ル部分となる基板表面２０を開口する。
最後に熱酸化により開口部２０にゲート酸化膜２１を成
長させ、又、残余する第１の電極１３の側表面に熱酸化
膜を設けその上にアルミニウムによるゲート電極１２す
なわち第２の電極を設けて製作を完了する。
長させ、又、残余する第１の電極１３の側表面に熱酸化
膜を設けその上にアルミニウムによるゲート電極１２す
なわち第２の電極を設けて製作を完了する。
第１図は３素子メモリセルを示す回路図である。
第２図は３素子メモリセルの一例の平面図および断面図
である。 第３図は本発明の実施例により作られた３素子メモリセ
ルの平面図トよび断面図である。 第４図は本発明の実施例を示す断面図である。 Ｑ２．Ｑ３：互に直列接続されたトランジスタ、５：単
結晶半導体基板、３’ 、 ４’ ：拡散領域、１２゜
１５．１３：ゲート電極、１９：ゲート絶縁層。
である。 第３図は本発明の実施例により作られた３素子メモリセ
ルの平面図トよび断面図である。 第４図は本発明の実施例を示す断面図である。 Ｑ２．Ｑ３：互に直列接続されたトランジスタ、５：単
結晶半導体基板、３’ 、 ４’ ：拡散領域、１２゜
１５．１３：ゲート電極、１９：ゲート絶縁層。
Claims (1)
- １ 一導電型の半導体基板の所定表面領域上に薄い絶縁
膜を形成する工程と、該薄い絶縁膜上に第１の電極を形
状形成する工程と、該第１の電極をマスクとして前記半
導体基板に逆導電型の不純物を導入することによって該
第１の電極の両側の半導体基板の部分にそれぞれ逆導電
型の不純物領域を形成する工程と、該第１の電極のうち
該不純物領域の一力に近い部分を除去する工程と、残余
せる該第１の電極の表面に熱酸化膜を形成する工程と、
前記第１の電極が除去された個所を含んで位置しかつ該
熱酸化膜を介して該残余せる第１の電極に接して第２の
電極を形成する工程とを含むことを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120802A JPS5857911B2 (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120802A JPS5857911B2 (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49129222A Division JPS5154789A (ja) | 1974-11-09 | 1974-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825261A JPS5825261A (ja) | 1983-02-15 |
| JPS5857911B2 true JPS5857911B2 (ja) | 1983-12-22 |
Family
ID=14795347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120802A Expired JPS5857911B2 (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857911B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10992083B2 (en) | 2017-10-10 | 2021-04-27 | Panasonic Intellectual Property Management Co., Ltd. | Communication harness, communication harness set, and relay connector |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623443A (en) * | 1994-03-11 | 1997-04-22 | Waferscale Integration, Inc. | Scalable EPROM array with thick and thin non-field oxide gate insulators |
| DE69527734T2 (de) * | 1994-03-11 | 2003-05-15 | St Microelectronics Inc | Flash EEPROM und EPROM-Anordnungen |
-
1982
- 1982-07-12 JP JP57120802A patent/JPS5857911B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10992083B2 (en) | 2017-10-10 | 2021-04-27 | Panasonic Intellectual Property Management Co., Ltd. | Communication harness, communication harness set, and relay connector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5825261A (ja) | 1983-02-15 |
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