JPH04150072A - 不揮発性半導体記憶セルのデータ消去方法 - Google Patents

不揮発性半導体記憶セルのデータ消去方法

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JPH04150072A
JPH04150072A JP2274787A JP27478790A JPH04150072A JP H04150072 A JPH04150072 A JP H04150072A JP 2274787 A JP2274787 A JP 2274787A JP 27478790 A JP27478790 A JP 27478790A JP H04150072 A JPH04150072 A JP H04150072A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は不揮発性半導体記憶セルに間し、特に、低電源
電圧仕様に対応した紫外線消去型ＥＰＲＯＭセルとその
データ消去方法に間する。
［従来の技術］ 従来、この種のＥＰＲＯＭとしては、−層浮遊ゲート型
ＥＰＲＯＭ構造の場合には、第３図に示すように一つの
前記浮遊ゲート多結晶シリコン層６を共有する書き込み
用トランジスタ１６と読み出し用トランジスタ１７とを
有している。このように書き込み用トランジスタ１６と
読み出し用トランジスタ１７とを別々に備えたのは、そ
の書き込みスピードの遅延を防止するために、書き込み
効率を上げるべく書き込み用トランジスタ１６の基板濃
度を通常ＭＯ５）ランジスタよりも高濃度にしているこ
とに基因している。そのため、書き込み側のしきい値電
圧は制御ゲートから見て、読み出し側よ、す１．５〜３
．０■と高くなっている。
従って、書き込みトランジスタ１６と読み出しトランジ
スタを単一のトランジスタで実現して、５Ｖ電電源圧圧
動を行う場合には、支障はないが、製品上の要求から低
電源電圧例えば１．５■動作を行う場合には、書き込み
トランジスタ１６と読み出しトランジスタ１７を単一の
トランジスタにはできず、第３図のように、しきい値電
圧の高い書き込み用トランジスタ１６と、低電源電圧よ
りも低いしきい値電圧を持つ読み出し用トランジスタ１
７に分けた構造が採用されていた。
第３図では一層浮遊ゲート型セル構造の例を示している
が、従来例と同じ二層多結晶シｌ／コンゲート電極型の
セル構造の場合も、第４図に示すように、やはり一つの
浮遊ゲート多結晶シリコン層６を共有して書き込み用ト
ランジスタ１６と読み出し用トランジスタ１７を配置し
た２トランジスタ／ヒツト型構造となっている。
［発明か解決しようとする課題］ 以上、説明した第３．第４図に示す従来例は、いずれも
２トランジスタ１ビツト構造を採っているので、各メモ
リセルの占有面積が大きくなり、面積的にかなり不利と
なるという問題点があった。
また、読み出しトランジスタは、低いしきい値電圧を設
定するので、そのしきい値調整ためにリソグラフィ工程
を１回増やしてチャンネルドープを行う必要があり、工
程数が増加するという問題点があった。また、前記読み
出しトランジスタのチャンネル基板濃度を低くしても制
御ゲートから見たしきい値電圧は、せいぜい０．　８〜
０．９Ｖてあり、さらにバンチスルーを防ぐためにチャ
ンネル長をかなり長くする必要もあり、ドレインコンタ
クト−ゲートマージンが読み出しトランジスタ側で律速
されることから、各メモリセルの占有面積はビットライ
ン方向に増え、また、書き込みトランジスタのドレイン
コンタクト−ゲート間隔が不必要に伸びることにもなる
ので、拡散層抵抗が大きくなり書き込みにも支障を来す
という問題点もあった。
［発明の従来技術に対する相違点コ 本発明に係る不揮発性半導体記憶セルは、基板−浮遊ゲ
ート電極間が通常のゲート酸化膜で構成され、浮遊ゲー
ト電極−制御ゲート電極間がシリコン酸化膜−シリコン
窒化膜−シリコン酸化膜構造（以下、ＯＮＯ構造と略す
）で成る多層絶縁膜で形成されている。かかる構成の記
憶セルは、紫外線照射時に制御ゲート電極にバイアス印
加すると、消去後のしきい値電圧値が前記バイアス値に
依存するという特性を有している。つまり、基板濃度を
制御することによって消去後のしきい値電圧を低くする
のではなく、紫外線消去時に負電圧を制御ゲートに印加
することで、消去後のしきい値電圧をバージンセル（書
き込み経験のないセル）しきい値電圧よりも下げて設定
することによって低電源電圧動作を可能にしている。
［課題を解決するための手段］ 本発明に係る不揮発性半導体記憶セルの要旨は、第１導
電型の半導体基板内のチャンネル領域の両側に設けられ
た第２導電型のソース領域およびドレイン領域と、上記
チャンネル領域を被う第１ゲート絶縁膜と、該第１ゲー
ト絶縁膜上に設けられた浮遊ゲート電極とを有する不揮
発性半導体記憶セルにおいて、上記チャンネル領域から
電気的に分離され、シリコン酸化膜／シリコン望化ｖｉ
、／シリコン酸化膜で構成された第２ゲート絶縁膜を介
して上記浮遊ゲート電極に対抗する制御ゲート電極と、
上記浮遊ゲート電極にシリコン酸化膜／シリコン窒化膜
／シリコン酸化膜で構成された第３ゲート絶縁膜を介し
て対向する制御ゲート電極とを備えたことである。
本発明に係るデータ消去方法は、第１導電型の半導体基
板内のチャンネル領域の両側に設けられた第２導電型の
ソース領域およびドレイン領域と、上記チャンネル領域
を被う第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設
けられた浮遊ゲート電極とを有し１、上記チャンネル領
域から電気的に分離され、シリコン酸化膜／シリコン窒
化膜／シリコン酸化膜で構成された第２ゲート絶縁膜を
介して上記浮遊ゲート電極に対抗する制御ゲート電極と
、上記浮遊ゲート電極にシリコン酸化膜／シリコン窒化
膜／シリコン酸化膜て構成された第３ゲート絶縁膜を介
して対向する制御ゲート電極とを備えた不揮発性半導体
記憶セルのデータ消去方法において、上記半導体基板を
接地し上記消去ゲート電極に絶対値がバージンセルしき
い値電圧より小さい負電圧を印加した状態で紫外線を照
射する工程と、セルの消去後しきい値電圧を上記バージ
ンセルしきい値電圧よりも低く０より高い値に設定する
工程とを有するである。
［発明の作用コ 本発明に係る不揮発性半導体記憶セルは、基板−浮遊ゲ
ート電極間が通常のゲート酸化膜で構成され、浮遊ゲー
ト電極−制御ゲート電極間がシリコン酸化膜−シリコン
窒化膜−シリコン酸化膜構造（以下、ＯＮＯ構造と略す
）で成る多層絶縁膜て形成されている。かかる構成の記
憶セルは、紫外線照射時に制御ゲート電極にバイアス印
加すると、消去後のしきい値電圧値が前記バイアス値に
依存するという特性を有している。つまり、基板濃度を
制御することによって消去後のしきい値電圧を低くする
のではなく、紫外線消去時に負電圧を制御ゲートに印加
することで、消去後のしきい値電圧をバージンセル（書
き込み経験のないセル）しきい値電圧よりも下げて設定
することによって低電源電圧動作を可能にしている。
［実施例］ 次に本発明の実施例について図面を参照して説明する。
第１Ａ図〜第１Ｄ図は本発明の第１実施例を示すもので
、書き込み／読み出し制御ゲート電極３としてＰ型半導
体基板内のＮ型拡散層を使用した場合を示している。本
実施例の構造では、消去ゲート電極８としてのＮ型多結
晶シリコン層は、浮遊ゲート６としての多結晶シリコン
層に対して酸化膜厚換算にして２５０Ａ程度のＯＮ○（
シリコン酸化！／シリコン窒化膜／シリコン酸化膜）型
第３ゲート絶縁膜７を介して、自己整合的に形成されて
おり、前記浮遊ゲート電極６下部の一部が制御ゲート３
と前記第３ゲート絶縁膜７と同じ膜厚であるＯＮＯ型第
２ゲート絶縁ｖＸ５を介して容量結合している。前記浮
遊ゲート電極６と膜厚２５０Ａの第１ゲートシリコン酸
化膜４とソースドレイン拡散層１４．１５とで書き込み
／読み出しトランジスタを構成している。
次に第１実施例の動作について詳細に説明する。
第１Ｃ図には本実施例の等倍回路図が描かれている。ま
ず書き込み／読み出し動作については、従来の一層浮遊
ゲート多結晶シリコン層型ＥＰＲＯＭの動作と同じく、
消去ゲート８を浮遊状態にしたままで、例えば、制御ゲ
ート（ワード線）３に書き込み電圧／読み出し電圧１２
．５Ｖまたは１゜５ｖを印加し、一方ビット線１　（９
）には書き込み／読み出し・動作にしたがい７Ｖまたは
１．　　ＯＶを印加する。この状態で書き込み／読み出
しを行うことかできる。一方、消去時においては、Ｐ型
シリコン基板（ウェル）１を接地し、制御ゲート３を浮
遊状態にしたままで、セルアレイの全ワード線に接続さ
れた消去ゲート８に負電圧をバイアス印加した状態で、
波長２５４ｎｍの紫外線を約２０分照射して一括消去す
る。例えばバージンセルのしきい値電圧が、１．５Ｖで
書き込み後のしきい値電圧が９．２Ｖになっているセル
の場合には、上記条件で紫外線照射すると、消去特性曲
線は、第１Ｄ図に示すようになる。同図から明らかなよ
うに、負バイアス値として−１，ＯＶを消去ゲート８に
印加した場合には、消去後のしきい値電圧は、バージン
セルよりも約１．ＯＶ低い０．４Ｖになり、１，５ｖ電
電源性下でも十分使用可能なしきい値電圧を実現できる
。
第２Ａ図と第２Ｂ図は本発明の第２実施例の平面図およ
び縦断面図である。
本実施例では、書き込み／読み出し用制御ゲート３′は
Ｎ型多結晶シリコン層で実現しており、Ｐ型シリコン基
板１内に２つの溝を形成して、そこに厚さ１００ＯＡ程
度の絶縁膜１８を介して、制御ゲート３°及び消去ゲー
ト８を埋設して配置している。さらに、前記制御ゲート
３′、消去ゲート８上には膜厚２５ＯＡ　（酸化膜厚換
算）のＯＮｏ型第２．第３ゲート絶縁膜５，７を介して
浮遊ゲート多結晶シリコン層６が設けられており、前記
制御ゲート３′、消去ゲート８間の浮遊ゲート電極６の
下部に膜厚２５０Ａの第１ゲートシリコン酸化膜４を介
して書き込み／読み出しトランジスタが形成されている
。第２実施例の動作は第１実施例と全く同しであるが、
プロセス上において、ＯＮＯ型である第２．第３ゲート
絶縁膜の形成が同時にでき、１回の工程で済むことや、
書き込み時において、第１実施例では制御ゲート３をＰ
型シリコン基板内にＮ型拡散層で形成しているので、そ
の接合耐圧以上の電圧を印加することがてきないが、そ
の点、第２実施例は、前記絶縁膜１８の膜厚を制御する
ことで第１実施例より高い電圧まて印加できる。また第
１実施例ではＮ型拡散層−トランジスタ間の素子分離絶
縁膜２下の寄生チャンネルを生しない様に、ある程度前
記間隔を離す必要があるが、第２実施例はその制約がな
く、もっと素子間隔を小さくすることができる。
［発明の効果コ 以上説明したように本発明は、制御ゲート−浮遊ゲート
間にＯＮＯ型絶型膜縁膜いた構造のセルにおいて、その
消去後のしきい値電圧が紫外線消去時の制御ゲートバイ
アス値に依存する特性を利用しており、構造としては、
新たに消去用ゲートを前記浮遊ゲートにＯＮＯ型絶紗膜
を介して容量結合して附加した構造にすることによって
、消去時に前記消去ゲートに負バイアスした状態で紫外
線消去を行い、バージンセルしきい値電圧よりも低いし
きい値電圧を設定することて、低電源電圧動作を可能に
している。
その結果、従来型の低電圧動作可能なセルに対し、プロ
セス条件を変えることなく容易にセルの消去後しきい値
電圧を自由に変えられ、非常に低いしきい値電圧も設定
可能であり、如何なる低電源電圧にも対応できる。また
、２トランジスタ／ビツト構成でなく、本来の１トラン
ジスタ／ビツト構成なので消去ゲートが新たに加わった
としてもセル面積としては、従来例よりはるかに小さく
なるという効果を有する。
【図面の簡単な説明】
第１Ａ図〜第１Ｄ図は本発明の第１実施例を示し、第１
Ａ図は平面図、第１Ｂ図は第１Ａ図においてＡ−Ａ’線
に沿って切断した縦断面図、第１Ｃ図は本発明の等価回
路図、第１Ｄ図はＯＮＯ型絶型膜縁膜ったメモリセルの
消去特性図である。 第２Ａ図〜第２Ｂ図は本発明の第２実施例を示し、第１
Ａ図は平面図、第１Ｂ図は第１Ａ図においてＢ−Ｂ’線
に沿って切断した縦断面図である。 第３図は一層浮遊ゲート多結晶シリコンゲート型セルを
示すレイアウト図、第４図は二層多結晶シリコンゲート
型セルを示すレイアウト図である。 ｌ・・・・・・・Ｐ型シリコン基板（ウェル）、２・・
・・・・・素子分離絶縁膜、 ３・・・・・・・Ｎ型拡散層（制御ゲート）、４・・・
・・・・第１ゲートシリコン酸化膜、５・・・・・・・
第２ゲート絶縁膜（ＯＮＯ型）、６・・・・・・・浮遊
ゲート多結晶シリコン層、７・・・・・・・第３ゲート
絶縁膜（ＯＮＯ型）、８・・・・・・・消去ゲート多結
晶シリコン層、９・・・・・・・ビット線１． １０・・・・・・ビット線２． １１・・・・・・ビット線、 １２・・・・・・ソース線、 １３・・・・・・層間絶縁膜、 １４・　・　・　・　・　・　ドレイン、１５・　・　
・　・　・　・ソース、 １６・・・・・・書き込みトランジスタ、１７・・・・
・・読み出しトランジスタ、１８・・　・・・　・絶縁
膜。 特許出願人　　日本電気株式会社

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板内のチャンネル領域の両
    側に設けられた第２導電型のソース領域およびドレイン
    領域と、 上記チャンネル領域を被う第１ゲート絶縁膜と、該第１
    ゲート絶縁膜上に設けられた浮遊ゲート電極とを有する
    不揮発性半導体記憶セルにおいて、上記チャンネル領域
    から電気的に分離され、シリコン酸化膜／シリコン窒化
    膜／シリコン酸化膜て構成された第２ゲート絶縁膜を介
    して上記浮遊ゲート電極に対抗する制御ゲート電極と、 上記浮遊ゲート電極にシリコン酸化膜／シリコン窒化膜
    ／シリコン酸化膜で構成された第３ゲート絶縁膜を介し
    て対向する制御ゲート電極とを備えたことを特徴とする
    不揮発性半導体記憶セル。
  2. （２）第１導電型の半導体基板内のチャンネル領域の両
    側に設けられた第２導電型のソース領域およびドレイン
    領域と、 上記チャンネル領域を被う第１ゲート絶縁膜と、該第１
    ゲート絶縁膜上に設けられた浮遊ゲート電極とを有し、
    上記チャンネル領域から電気的に分離され、シリコン酸
    化膜／シリコン窒化膜／シリコン酸化膜で構成された第
    ２ゲート絶縁膜を介して上記浮遊ゲート電極に対抗する
    制御ゲート電極と、 上記浮遊ゲート電極にシリコン酸化膜／シリコン窒化膜
    ／シリコン酸化膜て構成された第３ゲート絶縁膜を介し
    て対向する制御ゲート電極とを備えた不揮発性半導体記
    憶セルのデータ消去方法において、 上記半導体基板を接地し上記消去ゲート電極に絶対値が
    バージンセルしきい値電圧より小さい負電圧を印加した
    状態で紫外線を照射する工程と、セルの消去後しきい値
    電圧を上記バージンセルしきい値電圧よりも低く０より
    高い値に設定する工程とを有するデータ消去方法。
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