JPS60175437A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60175437A JPS60175437A JP2947284A JP2947284A JPS60175437A JP S60175437 A JPS60175437 A JP S60175437A JP 2947284 A JP2947284 A JP 2947284A JP 2947284 A JP2947284 A JP 2947284A JP S60175437 A JPS60175437 A JP S60175437A
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- integrated circuit
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体基板上に集積形成された素子が一定の機
能を有する如く接続された半導体装置に係シ，特に、電
気的にその接続状態が変更しつる事を特徴とする半導体
装置に関する。
能を有する如く接続された半導体装置に係シ，特に、電
気的にその接続状態が変更しつる事を特徴とする半導体
装置に関する。
半導体基板上に多数の素子を集積してこれらを電気的に
接続し、特定の機能を有する半導体装置を実現する手段
は広く知られている。半導体基板上への絶縁膜の形成、
不純物の導入、配線材料の形成及びこれらのエツチング
等の製造プロセスとマスクパターンの半導体基板上への
転写のくシ返しにより所望の素子が形成される。従って
、装置製造時点でその機能は固定されており、変更でき
ないのが通常であった。ところが、装置製造後、内部素
子間の接続状態が変更できれば、同一の装置を用いて異
なる機能を実現でき、全体システムの機能変更が容易に
行なえるといった一利点があシ。
接続し、特定の機能を有する半導体装置を実現する手段
は広く知られている。半導体基板上への絶縁膜の形成、
不純物の導入、配線材料の形成及びこれらのエツチング
等の製造プロセスとマスクパターンの半導体基板上への
転写のくシ返しにより所望の素子が形成される。従って
、装置製造時点でその機能は固定されており、変更でき
ないのが通常であった。ところが、装置製造後、内部素
子間の接続状態が変更できれば、同一の装置を用いて異
なる機能を実現でき、全体システムの機能変更が容易に
行なえるといった一利点があシ。
装置としての価値は太きい。これを実現する方法として
特願昭５８−１５７７１８が提案されている。即ち、半
導体基板上に形成された複数の機能ブロックと、これら
の入出力線の交点にスイッチ素子が設けられており、ス
イッチ素子の０Ｎ−ＯＦ’Ｆ状態を制御する事によシ、
装置全体の機能が決定される事を特徴とし、ている。こ
こで用いられているスイッチ素子は第１図に示す様な電
気的に絶縁された浮遊ゲー） （５３）と、浮遊ゲート
と容量結合する２ツ（Ｄ 制−１［１ケ−） （５４）
、 （５５）を有するトランジスタよシ成っている。
特願昭５８−１５７７１８が提案されている。即ち、半
導体基板上に形成された複数の機能ブロックと、これら
の入出力線の交点にスイッチ素子が設けられており、ス
イッチ素子の０Ｎ−ＯＦ’Ｆ状態を制御する事によシ、
装置全体の機能が決定される事を特徴とし、ている。こ
こで用いられているスイッチ素子は第１図に示す様な電
気的に絶縁された浮遊ゲー） （５３）と、浮遊ゲート
と容量結合する２ツ（Ｄ 制−１［１ケ−） （５４）
、 （５５）を有するトランジスタよシ成っている。
スイッチ素子を’ＯＦＦ／／させる場合、基板（５７）
を接地し、２つの制御ゲート（５４） 。
を接地し、２つの制御ゲート（５４） 。
（５５）に高電位（２０Ｖ）を印加し、薄い酸化膜（５
６）におけるトンネル電流、即ち、基板（５６）から浮
遊ゲー） （５３）への電子の注入を行ない、浮遊ゲー
ト（５３）を負に帯電させる。その結果、半導体基板が
Ｐ型シリコンでソース（５１）、ドレイン（５２） カ
ｎ” 不純物領域の場合、チャネルが形成されず、スイ
ッチはＯＦＦとなる。逆に％ＯＮ”する場合、２つの制
御ゲート（５４） 、 （５５）を接地電位とし、基板
（５７）に高電位を印加し、浮遊ゲー） （５３）から
電子を放出する。その結果、浮遊ゲー）（５３）は正に
帯電し、チャネルが形成され、スイッチは％ＯＮ＃する
。多数のスイッチ素子をマトリックス構成した場合、各
スイッチ素子の一方の制御ゲートが行方向に、゛他方の
制御ゲートが列方向に共通接続され、その与えられる電
位によシ、選択的な”０Ｎ−ＯＦＦ”が可能である。即
ち、２りの制御ゲートのうち一方のみが選択された場合
、薄い酸化膜を流れるトンネル電流は充分小さいため、
スイッチの一０Ｎ−ＯＦＦ／／は起こらない。
６）におけるトンネル電流、即ち、基板（５６）から浮
遊ゲー） （５３）への電子の注入を行ない、浮遊ゲー
ト（５３）を負に帯電させる。その結果、半導体基板が
Ｐ型シリコンでソース（５１）、ドレイン（５２） カ
ｎ” 不純物領域の場合、チャネルが形成されず、スイ
ッチはＯＦＦとなる。逆に％ＯＮ”する場合、２つの制
御ゲート（５４） 、 （５５）を接地電位とし、基板
（５７）に高電位を印加し、浮遊ゲー） （５３）から
電子を放出する。その結果、浮遊ゲー）（５３）は正に
帯電し、チャネルが形成され、スイッチは％ＯＮ＃する
。多数のスイッチ素子をマトリックス構成した場合、各
スイッチ素子の一方の制御ゲートが行方向に、゛他方の
制御ゲートが列方向に共通接続され、その与えられる電
位によシ、選択的な”０Ｎ−ＯＦＦ”が可能である。即
ち、２りの制御ゲートのうち一方のみが選択された場合
、薄い酸化膜を流れるトンネル電流は充分小さいため、
スイッチの一０Ｎ−ＯＦＦ／／は起こらない。
ところで、第１図に示すスイッチ素子では、スイッチを
ｓ ＯＮ ｔｔする場合、基板（５７）を高電位に保つ
必要があるが、ソース（５１）、ドレイン（５２）の電
位もｐ１接合を順方向にバイアスしないために、高電位
に保つ必要がある。ソース（５１）、ドレイン（５２）
は機能ブロックの入出力線に接続されるため、機能ブロ
ックの入出力端子に高電圧が印加される事になり、機能
ブロック内でその対策が必要である。
ｓ ＯＮ ｔｔする場合、基板（５７）を高電位に保つ
必要があるが、ソース（５１）、ドレイン（５２）の電
位もｐ１接合を順方向にバイアスしないために、高電位
に保つ必要がある。ソース（５１）、ドレイン（５２）
は機能ブロックの入出力線に接続されるため、機能ブロ
ックの入出力端子に高電圧が印加される事になり、機能
ブロック内でその対策が必要である。
本発明は上記の点に鑑みてなされたもので１機能ブロッ
クの入出力線に高電位の印加される必要のないスイッチ
素子を提供する事を目的としている。
クの入出力線に高電位の印加される必要のないスイッチ
素子を提供する事を目的としている。
本発明におけるスイッチ素子の構造を第２図に示す。（
ａｌに示す如く、半導体基板（１７）上に厚い酸化膜（
１６）を介して浮遊ゲート（１３）と、浮遊ゲート（１
３）に容量結合する２つの制御ゲー） （１４） 、
（１５）が設けられている。ノース（１１）、及びドレ
イン（１２）は機能ブロックの入出力線に接続される。
ａｌに示す如く、半導体基板（１７）上に厚い酸化膜（
１６）を介して浮遊ゲート（１３）と、浮遊ゲート（１
３）に容量結合する２つの制御ゲー） （１４） 、
（１５）が設けられている。ノース（１１）、及びドレ
イン（１２）は機能ブロックの入出力線に接続される。
また（ａ）に対して直角方向の断面図（ｂ）に示すよう
に、浮遊ゲー） （１３）は半導体基板（１７）上に形
成された高濃度不純物領域（１９）と薄い酸化膜（１８
）を介して対向する如く形成されている０本スイッチ素
子の等価回路を第３図（ｂ）に示す、従来のスイッチ素
子（ａ）においては、被スイッチ端子（３１） 、 （
３２）が（ＳＱＮ−ＯＦ Ｆ Ｉ用の端子（３３） 、
（３４）と共用されているのに対し、被スイッチ端子
（３５） 、 （３６）が％０Ｎ−ＯＦＦ”端子（３７
） 、 （３８） 、 （３９）と完全に分離されてい
る点が大きな４１！Ｆ徴である。
に、浮遊ゲー） （１３）は半導体基板（１７）上に形
成された高濃度不純物領域（１９）と薄い酸化膜（１８
）を介して対向する如く形成されている０本スイッチ素
子の等価回路を第３図（ｂ）に示す、従来のスイッチ素
子（ａ）においては、被スイッチ端子（３１） 、 （
３２）が（ＳＱＮ−ＯＦ Ｆ Ｉ用の端子（３３） 、
（３４）と共用されているのに対し、被スイッチ端子
（３５） 、 （３６）が％０Ｎ−ＯＦＦ”端子（３７
） 、 （３８） 、 （３９）と完全に分離されてい
る点が大きな４１！Ｆ徴である。
本発明の基本的概念は、スイッチ素子において。
スイッチ動作をなされるべ八人出力端子とスイ。
チ素子の状態を変更するための制御端子を各々独立に設
け、その機能動作を行なう上で互いの他への制限を与え
ない様にした点にある。
け、その機能動作を行なう上で互いの他への制限を与え
ない様にした点にある。
本発明では、スイッチ素子により”０Ｎ−ＯＦＦ＃され
る信号線に高電圧が印加される事がないため。
る信号線に高電圧が印加される事がないため。
機能ブロックの入出力端子において、高電圧に対する考
慮をする必要がなく、通常の素子を用いる事ができる。
慮をする必要がなく、通常の素子を用いる事ができる。
また、入出力端子の電位にかかわらず、５ＯＮ−ＯＦＦ
／／動作が可能であるから１機能ブロックを動作させた
ままでスイッチ素子の切り替えができる等の効果がある
。
／／動作が可能であるから１機能ブロックを動作させた
ままでスイッチ素子の切り替えができる等の効果がある
。
以下、本発明を一実施例を用いて説明する。第４図は、
本発明によるスイッチ素子を用いたプログラム可能な半
導体論理機能装置を示している。
本発明によるスイッチ素子を用いたプログラム可能な半
導体論理機能装置を示している。
半導体基板（４０）上にスイッチ素子マトリックス（４
１）と１機能ブロック群（４２）及び、スイッチ素子を
制御するＸデコーダ（４３）、Ｙデコーダ（４４）及び
消去電位制御回路（４５）等が集積形成されている。
１）と１機能ブロック群（４２）及び、スイッチ素子を
制御するＸデコーダ（４３）、Ｙデコーダ（４４）及び
消去電位制御回路（４５）等が集積形成されている。
機能ブロックの例えば出力（４６） 、 （４７）はス
イッチマトリックス（４１）の列方向の配線に接続され
、例えば入力（４８）は行方向の配線に接続されている
。
イッチマトリックス（４１）の列方向の配線に接続され
、例えば入力（４８）は行方向の配線に接続されている
。
これらの交点には、第３図（ｂ）で示すスイッチ素子が
設けられておシ１行２列方向の配線は各々、スイッチ端
子（３５） 、 （３６）に接続される。また、制御ゲ
ート（３７）は、Ｘデコーダ（４３）の出力（４９）に
、制御ゲート（３８）はＹデコーダ（４４）の出力（５
０）に接続されている。また、消去ゲー） （３９）は
消去電位制御回路（４５）の出力（５１）に接続されて
いる。スイッチ素子の詳細な構造を第５図に示す。Ｐ型
シリコン基板（６０）上に５００Ａの厚さの酸化膜（６
８）を介して多結晶シリコンの浮遊ゲー） （６４）が
形成され。
設けられておシ１行２列方向の配線は各々、スイッチ端
子（３５） 、 （３６）に接続される。また、制御ゲ
ート（３７）は、Ｘデコーダ（４３）の出力（４９）に
、制御ゲート（３８）はＹデコーダ（４４）の出力（５
０）に接続されている。また、消去ゲー） （３９）は
消去電位制御回路（４５）の出力（５１）に接続されて
いる。スイッチ素子の詳細な構造を第５図に示す。Ｐ型
シリコン基板（６０）上に５００Ａの厚さの酸化膜（６
８）を介して多結晶シリコンの浮遊ゲー） （６４）が
形成され。
浮遊ゲー） （６４）の一部は〜１００λの厚さの薄い
酸化膜（７のを介してｎ÷不純物領域（６３）に対向し
ている。また、多結晶シリコンの制御ゲー）（６５）は
素子分離酸化膜（７２）上で酸花膜（７１）を介して浮
遊ゲ−） （６４）と対向しておシ、他の制御ゲー）
（６６）は酸化膜（６９）を介して浮遊ゲー） （６４
）と対向している。
酸化膜（７のを介してｎ÷不純物領域（６３）に対向し
ている。また、多結晶シリコンの制御ゲー）（６５）は
素子分離酸化膜（７２）上で酸花膜（７１）を介して浮
遊ゲ−） （６４）と対向しておシ、他の制御ゲー）
（６６）は酸化膜（６９）を介して浮遊ゲー） （６４
）と対向している。
第５図（ａ）に示す平面図でのＡ−へ′断面（ｂ）にお
いてｎ十不純物領域であるソース（６１）及びドレイン
（６２）は各々、先に述べた行１列方向の配線に接続さ
れている。また、制御ゲー） （６５）はＸデコーダ出
力（４９）に、制御ゲー） （６６）はＹデコーダ（５
の出力に接続され、消去端子（６３）は消去電位制御回
路（４５）の出力（５１）に接続されている。
いてｎ十不純物領域であるソース（６１）及びドレイン
（６２）は各々、先に述べた行１列方向の配線に接続さ
れている。また、制御ゲー） （６５）はＸデコーダ出
力（４９）に、制御ゲー） （６６）はＹデコーダ（５
の出力に接続され、消去端子（６３）は消去電位制御回
路（４５）の出力（５１）に接続されている。
本スイッチ素子をｚ ＯＮ ｐする場合、Ｘデコーダ出
力（４９）、Ｘデコーダ出力（５０）を接地′電位とし
、消去電位制御回路出力（５１）を高４位１例えば２０
Ｖに設定すると、薄い酸化膜（７０）において高電界示
印加され浮遊ゲー） （６４）からｎ十不純物領域（６
３）へトンネル電流が流れ、電子が放出される。その結
果、ソース（６１）、ドレイン（６２）間は導通状態と
なりスイッチはへＱ Ｎ ／／する。逆にスイッチ素子
を一０ＦＦ ＃する場合、Ｘデコーダ出力（４９）、
Ｘデコーダ出力（５０）を高電位、消去電位制御回路出
力（５１）を接地電位にすると、電子の注入が起こシ。
力（４９）、Ｘデコーダ出力（５０）を接地′電位とし
、消去電位制御回路出力（５１）を高４位１例えば２０
Ｖに設定すると、薄い酸化膜（７０）において高電界示
印加され浮遊ゲー） （６４）からｎ十不純物領域（６
３）へトンネル電流が流れ、電子が放出される。その結
果、ソース（６１）、ドレイン（６２）間は導通状態と
なりスイッチはへＱ Ｎ ／／する。逆にスイッチ素子
を一０ＦＦ ＃する場合、Ｘデコーダ出力（４９）、
Ｘデコーダ出力（５０）を高電位、消去電位制御回路出
力（５１）を接地電位にすると、電子の注入が起こシ。
ソース（６１）、ドレイン（６２）間は非導通となり。
ゝＯＦＦ”となる。
以上の如く、スイッチ素子の％ ＯＮ ＃１％ＯＦＦ
１動作は、Ｘデコーダ出力（４９）、 Ｘデコーダ出力
（５０）、消去゛電位制御回路出力（５１）のみによっ
て決まり１機能ブロックの出力（４７） 、 （４８）
あるいは入力（４８）の電位に依存しない。従って１機
能ブロックが動作中において’０Ｎ−ＯＦＦ＃動作が可
能である。また、これらの端子に高電位が印加される事
もない。
１動作は、Ｘデコーダ出力（４９）、 Ｘデコーダ出力
（５０）、消去゛電位制御回路出力（５１）のみによっ
て決まり１機能ブロックの出力（４７） 、 （４８）
あるいは入力（４８）の電位に依存しない。従って１機
能ブロックが動作中において’０Ｎ−ＯＦＦ＃動作が可
能である。また、これらの端子に高電位が印加される事
もない。
第１図は従来のスイッチ素子の構造を示す断面図、第２
図は本発明のスイッチ素子の構造を説明する断面図、第
３図は従来及び本発明のスイッチ素子の等価回路図、第
４図及び第５図は本発明の一実施例を説明する図である
。 代理人 弁理士 則近憲佑 （他１名）第 １ 図 第 ２ 図 【α） ７μ込 第 ３ 図 、３３ Ｊが １士 （０２） ７３８ １土 第 ４ 図
図は本発明のスイッチ素子の構造を説明する断面図、第
３図は従来及び本発明のスイッチ素子の等価回路図、第
４図及び第５図は本発明の一実施例を説明する図である
。 代理人 弁理士 則近憲佑 （他１名）第 １ 図 第 ２ 図 【α） ７μ込 第 ３ 図 、３３ Ｊが １士 （０２） ７３８ １土 第 ４ 図
Claims (2)
- （１）基板に作り込まれた、それ自体論理機能を有し、
かつ信号の入力部及び信号の出力部を有する複数の回路
ブロックと、この複数の回路ブロックからなる回路ブロ
ック領域に隣接し、前記基板上に形成された配線領域と
を備え、前記回路ブロック領域は複数種の論理機能素子
の集合から構成され、前記配線領域は互いに交わる信号
入力用配線群及び信号出力用配線群から構成され、前記
信号入力用配線群は各回路ブロックの信号入力部に夫り
接続され、前記信号出力用配線群は各回路ブロックの信
号の出力部に夫々接続され、かっこ−れら接続はその回
路ブロックが隣接する前記配線領域において行なわれ、
前記信号入力用配線群と前記信号出力用配線群との交差
部には夫々スイッチ素子が設けられ、このスイッチ素子
のＯＮ、ＯＦＦ状態を制御叶することにより各回路ブロ
ック間の信号の入出力関係が決定され所望の集積回路が
構築される事を特徴とする半導体集積回路において、前
記スイッチ素子は基板中に互いに隔てて形成され。 夫々入力用配線あるいは出力用配線に接続された高濃度
領域と、これらの領域間の基板表面に絶縁物を介して設
置された浮遊ゲートと、該浮遊ゲートと容量結合する複
数の制御ゲートと、該浮遊ゲートと薄い酸化膜を介して
対向し、前記高濃度領域から電気的に分離された消去用
電極を有する事を特徴とする半導体集積回路。 - （２）消去用電極は基板中に形成された高濃度不純物領
域である事を特徴とする特許 第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2947284A JPS60175437A (ja) | 1984-02-21 | 1984-02-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2947284A JPS60175437A (ja) | 1984-02-21 | 1984-02-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60175437A true JPS60175437A (ja) | 1985-09-09 |
Family
ID=12277036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2947284A Pending JPS60175437A (ja) | 1984-02-21 | 1984-02-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60175437A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237164A (ja) * | 1989-03-10 | 1990-09-19 | Agency Of Ind Science & Technol | 半導体メモリ及びその動作方法 |
| US5291047A (en) * | 1990-10-12 | 1994-03-01 | Nec Corporation | Floating gate type electrically programmable read only memory cell with variable threshold level in erased state |
| US5436480A (en) * | 1993-02-22 | 1995-07-25 | Yu; Shih-Chiang | Integrated circuit interconnection programmable and erasable by a plurality of intersecting control traces |
| JPH09330989A (ja) * | 1996-03-11 | 1997-12-22 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍセル及びその製造方法 |
-
1984
- 1984-02-21 JP JP2947284A patent/JPS60175437A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237164A (ja) * | 1989-03-10 | 1990-09-19 | Agency Of Ind Science & Technol | 半導体メモリ及びその動作方法 |
| US5291047A (en) * | 1990-10-12 | 1994-03-01 | Nec Corporation | Floating gate type electrically programmable read only memory cell with variable threshold level in erased state |
| US5436480A (en) * | 1993-02-22 | 1995-07-25 | Yu; Shih-Chiang | Integrated circuit interconnection programmable and erasable by a plurality of intersecting control traces |
| JPH09330989A (ja) * | 1996-03-11 | 1997-12-22 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍセル及びその製造方法 |
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