JPH0685275A - プログラム回路に向かうインターフェイスから分離された外部回路に向かうインターフェイスを有する単一金属レベルのゲートを有するｅｅｐｒｏｍセル - Google Patents
プログラム回路に向かうインターフェイスから分離された外部回路に向かうインターフェイスを有する単一金属レベルのゲートを有するｅｅｐｒｏｍセルInfo
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- JPH0685275A JPH0685275A JP35994591A JP35994591A JPH0685275A JP H0685275 A JPH0685275 A JP H0685275A JP 35994591 A JP35994591 A JP 35994591A JP 35994591 A JP35994591 A JP 35994591A JP H0685275 A JPH0685275 A JP H0685275A
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭメモリセルで使用される電圧レ
ベルは従来は制限されこの制限はシグナル伝搬時間と電
力消費を増加させる。本発明は、該増加を解消しながら
十分な耐性を有するＥＥＰＲＯＭセルを提供することを
目的とする。 【構成】 セルの単一の分離されたゲート構造の部分が
その上を広がる半導体基板の少なくとも３個の別個の活
性エリア上に単一レベルのゲート構造を形成したＥＥＰ
ＲＯＭセル。本発明のＥＥＰＲＯＭセルは、読出トラン
ジスタをメモリセルのプログラムできる活性エリアから
実質的に分離することにより論理回路のレベルに匹敵す
る電圧及び電流レベルに耐え得るようにすることができ
る。
ベルは従来は制限されこの制限はシグナル伝搬時間と電
力消費を増加させる。本発明は、該増加を解消しながら
十分な耐性を有するＥＥＰＲＯＭセルを提供することを
目的とする。 【構成】 セルの単一の分離されたゲート構造の部分が
その上を広がる半導体基板の少なくとも３個の別個の活
性エリア上に単一レベルのゲート構造を形成したＥＥＰ
ＲＯＭセル。本発明のＥＥＰＲＯＭセルは、読出トラン
ジスタをメモリセルのプログラムできる活性エリアから
実質的に分離することにより論理回路のレベルに匹敵す
る電圧及び電流レベルに耐え得るようにすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、外部回路に向かうメモ
リセルの他のインターフェイスから実質的に電気的に絶
縁されたプログラム回路に向かうインターフェイスを有
する単一レベルのゲートメタライゼーションのＥＥＰＲ
ＯＭメモリセルに関する。
リセルの他のインターフェイスから実質的に電気的に絶
縁されたプログラム回路に向かうインターフェイスを有
する単一レベルのゲートメタライゼーションのＥＥＰＲ
ＯＭメモリセルに関する。
【０００２】
【従来技術】アルミニウム又はアルミニウム合金から構
成されてもよいが通常多結晶シリコン層（単一ポリ）に
より構成される単一レベルのゲートメタライゼーション
のＥＥＰＲＯＭメモリの構造は、コントロールターミナ
ルが分離されたゲートに容量的にカップリングされた一
般的にｎ−チャンネル分離されたゲートトランジスタで
あるＭＯＳトランジスタの構造として概略的に示され
る。該分離構造は、それを通してメモリセルの書込み及
び消去機構の基本的電気現象が行われる薄いトンネル酸
化物ゾーンと、その上で分離されたゲートがメモリセル
中に記憶された状態つまりデータを読み出すための読出
トランジスタのゲートとして機能する比較的厚い酸化物
ゾーンの２種類のゾーン上に基本的及び物理的に輪郭が
形成される。
成されてもよいが通常多結晶シリコン層（単一ポリ）に
より構成される単一レベルのゲートメタライゼーション
のＥＥＰＲＯＭメモリの構造は、コントロールターミナ
ルが分離されたゲートに容量的にカップリングされた一
般的にｎ−チャンネル分離されたゲートトランジスタで
あるＭＯＳトランジスタの構造として概略的に示され
る。該分離構造は、それを通してメモリセルの書込み及
び消去機構の基本的電気現象が行われる薄いトンネル酸
化物ゾーンと、その上で分離されたゲートがメモリセル
中に記憶された状態つまりデータを読み出すための読出
トランジスタのゲートとして機能する比較的厚い酸化物
ゾーンの２種類のゾーン上に基本的及び物理的に輪郭が
形成される。
【０００３】この従来技術の典型的な構造が図１、２及
び３に概略的に示されている。分離されたゲート１は半
導体基板のプログラム第１活性エリア２上に位置し、前
記分離されたゲート１とコントロールターミナル３間に
容量的カップリングゾーンを形成している。該分離され
たゲート１は第１の突出部１ｌと第２の突出部１ｔを有
し、両者は第２の活性エリア４上に広がっている。この
第２の活性エリアには、「読出」ｎ−チャンネルＭＯＳ
トランジスタを形成するためのそれぞれの拡散部が形成
され、該トランジスタのドレンターミナル（コンタク
ト）は図中に５で示され、ソース領域は６で示されてい
る。この第２の活性エリア４にも、分離構造と、該エリ
ア４の残りの部分の上に存在する絶縁ゲート層より実質
的に薄い絶縁トンネル層で被覆された半導体基板のゾー
ン７との間に容量的カップリングが実現される。更に図
１及び２に示されているように、同じ第２の活性エリア
４中に、ｎ−チャンネルセレクトトランジスタも共通形
成され、そのゲートが８でそして対応するコントロール
ターミナルが９で示され（図１）そしてそのソースター
ミナルは10で示されている。
び３に概略的に示されている。分離されたゲート１は半
導体基板のプログラム第１活性エリア２上に位置し、前
記分離されたゲート１とコントロールターミナル３間に
容量的カップリングゾーンを形成している。該分離され
たゲート１は第１の突出部１ｌと第２の突出部１ｔを有
し、両者は第２の活性エリア４上に広がっている。この
第２の活性エリアには、「読出」ｎ−チャンネルＭＯＳ
トランジスタを形成するためのそれぞれの拡散部が形成
され、該トランジスタのドレンターミナル（コンタク
ト）は図中に５で示され、ソース領域は６で示されてい
る。この第２の活性エリア４にも、分離構造と、該エリ
ア４の残りの部分の上に存在する絶縁ゲート層より実質
的に薄い絶縁トンネル層で被覆された半導体基板のゾー
ン７との間に容量的カップリングが実現される。更に図
１及び２に示されているように、同じ第２の活性エリア
４中に、ｎ−チャンネルセレクトトランジスタも共通形
成され、そのゲートが８でそして対応するコントロール
ターミナルが９で示され（図１）そしてそのソースター
ミナルは10で示されている。
【０００４】「読出」トランジスタのゲート１ｌが、そ
の上に書込／消去ゲート１ｔも形成されている同じ活性
エリア４上に形成されるという事実は、正確な限界と無
視できない欠点を生じさせる。これらの既知のセルで
は、比較的低い電圧がセルの「読出」ゲートを通してつ
まりセルの読出トランジスタのソース及びドレン領域
（６及び５）間に維持されなければならず、これにより
メモリセルのプログラムされた又は消去された状態の意
図しない修正が防止される。実際に読出トランジスタの
ゲートを書込／消去トンネルゾーン７の同じ活性エリア
４内に形成することにより、これらの領域を通る任意の
電圧は書込／消去ゲートゾーンで複製され、この電圧は
次の式により与えられる薄いトンネル絶縁層７を通る電
界を決定する。 （Ｖisolated gate −Ｖdrain of the write gate ）／
（トンネル絶縁物の厚さ）＝（Ｖ（1)−Ｖ（6)）／（厚
さ（7)）
の上に書込／消去ゲート１ｔも形成されている同じ活性
エリア４上に形成されるという事実は、正確な限界と無
視できない欠点を生じさせる。これらの既知のセルで
は、比較的低い電圧がセルの「読出」ゲートを通してつ
まりセルの読出トランジスタのソース及びドレン領域
（６及び５）間に維持されなければならず、これにより
メモリセルのプログラムされた又は消去された状態の意
図しない修正が防止される。実際に読出トランジスタの
ゲートを書込／消去トンネルゾーン７の同じ活性エリア
４内に形成することにより、これらの領域を通る任意の
電圧は書込／消去ゲートゾーンで複製され、この電圧は
次の式により与えられる薄いトンネル絶縁層７を通る電
界を決定する。 （Ｖisolated gate −Ｖdrain of the write gate ）／
（トンネル絶縁物の厚さ）＝（Ｖ（1)−Ｖ（6)）／（厚
さ（7)）
【０００５】好適に限定されないとこの電界は消去され
たセルをプログラムしあるいはプログラムされたセルを
消去するに十分な逆電圧値を決定し、これによりメモリ
デバイスのエラーの多い応答を生じさせる。メモリセル
中に記憶されたデータの読出しに安全に使用される電圧
レベルつまり外部回路に向かうメモリセルのインターフ
ェイスで使用されることのできる電圧レベルのこれらの
制限は、都合の悪いことに集積回路のメモリセクション
の外の回路の他のＣＭＯＳ構造と直接結合できるモジュ
ール素子としてのメモリセルの使用を制限する。逆に、
これは比較的小さい振幅のシグナルで動作しかつＥＥＰ
ＲＯＭセルの「下流」にシグナルレベル再生段を必要と
し、これにより集積回路のシグナル伝搬時間と電力消費
を増加させる。
たセルをプログラムしあるいはプログラムされたセルを
消去するに十分な逆電圧値を決定し、これによりメモリ
デバイスのエラーの多い応答を生じさせる。メモリセル
中に記憶されたデータの読出しに安全に使用される電圧
レベルつまり外部回路に向かうメモリセルのインターフ
ェイスで使用されることのできる電圧レベルのこれらの
制限は、都合の悪いことに集積回路のメモリセクション
の外の回路の他のＣＭＯＳ構造と直接結合できるモジュ
ール素子としてのメモリセルの使用を制限する。逆に、
これは比較的小さい振幅のシグナルで動作しかつＥＥＰ
ＲＯＭセルの「下流」にシグナルレベル再生段を必要と
し、これにより集積回路のシグナル伝搬時間と電力消費
を増加させる。
【０００６】
【発明の目的及び概要】この従来技術のレベルに鑑み、
本発明は、外部回路に向かうセルの他のインターフェイ
スから電気的に絶縁されたプログラム回路に向かうイン
ターフェイスを有する単一レベルのゲートメタライゼー
ションのＥＥＰＲＯＭセルを提供する。これにより通常
のＣＭＯＳ回路の電圧及び電流レベルの１又は２以上の
セルを動作することにより論理機能の実施をメモリセル
の同じ分離されたゲートを通して実現できる。基本的に
本発明のＥＥＰＲＯＭセルは、ゲート絶縁層により被覆
された半導体基板の第１の活性エリア上を広がりかつセ
ルのコントロールターミナルに容量的にカップリングさ
れた第１の部分；及び実質的に第１の活性エリアから分
離されその分離されたゲートのその第２の部分の下のエ
リアの少なくとも第１の部分上で実質的に前記絶縁ゲー
ト層より薄いトンネル絶縁層で被覆された第１の第２の
活性エリア上を広がる第２の部分を含んで形成されを分
離されたゲート構造を含んで成り、該分離されたゲート
は、前記第１及び第２の活性エリアから実質的に分離さ
れた第３の活性エリアの少なくとも第１の部分上を広が
りかつ絶縁ゲート層で被覆されかつメモリセルの状態の
少なくとも第１の「読出」トランジスタのゲートを構成
する少なくとも第３の部分を有している。
本発明は、外部回路に向かうセルの他のインターフェイ
スから電気的に絶縁されたプログラム回路に向かうイン
ターフェイスを有する単一レベルのゲートメタライゼー
ションのＥＥＰＲＯＭセルを提供する。これにより通常
のＣＭＯＳ回路の電圧及び電流レベルの１又は２以上の
セルを動作することにより論理機能の実施をメモリセル
の同じ分離されたゲートを通して実現できる。基本的に
本発明のＥＥＰＲＯＭセルは、ゲート絶縁層により被覆
された半導体基板の第１の活性エリア上を広がりかつセ
ルのコントロールターミナルに容量的にカップリングさ
れた第１の部分；及び実質的に第１の活性エリアから分
離されその分離されたゲートのその第２の部分の下のエ
リアの少なくとも第１の部分上で実質的に前記絶縁ゲー
ト層より薄いトンネル絶縁層で被覆された第１の第２の
活性エリア上を広がる第２の部分を含んで形成されを分
離されたゲート構造を含んで成り、該分離されたゲート
は、前記第１及び第２の活性エリアから実質的に分離さ
れた第３の活性エリアの少なくとも第１の部分上を広が
りかつ絶縁ゲート層で被覆されかつメモリセルの状態の
少なくとも第１の「読出」トランジスタのゲートを構成
する少なくとも第３の部分を有している。
【０００７】メモリセルの同じ分離されたゲートは前述
の他の３種の活性エリアの導電性のタイプと相補的な導
電性のタイプを有する第４の活性エリア上を広がる他の
突起部を有することができ、これにより第１の読出トラ
ンジスタに対して相補的なタイプのメモリセルの状態の
第２の「読出」トランジスタを形成することができる。
この後の態様は後述する通り、ＣＭＯＳインバータとし
ての形状を有し、かつ伝搬速度及びエリア占有に関して
顕著な利点を有する単一のメモリセルを使用することに
より、極度に簡単で効果的な手法で重要な使用可能及び
リセット論理機能の実施を許容するインターフェイスを
提供する。同じ活性エリア上にセルのプログラム回路か
ら分離された同数の読出トランジスタを実現するために
２又はそれ以上の分離されたゲートを形成することがで
きるが、この解決法は可能であるにしても比較的限定さ
れた有用性しか有しない。
の他の３種の活性エリアの導電性のタイプと相補的な導
電性のタイプを有する第４の活性エリア上を広がる他の
突起部を有することができ、これにより第１の読出トラ
ンジスタに対して相補的なタイプのメモリセルの状態の
第２の「読出」トランジスタを形成することができる。
この後の態様は後述する通り、ＣＭＯＳインバータとし
ての形状を有し、かつ伝搬速度及びエリア占有に関して
顕著な利点を有する単一のメモリセルを使用することに
より、極度に簡単で効果的な手法で重要な使用可能及び
リセット論理機能の実施を許容するインターフェイスを
提供する。同じ活性エリア上にセルのプログラム回路か
ら分離された同数の読出トランジスタを実現するために
２又はそれ以上の分離されたゲートを形成することがで
きるが、この解決法は可能であるにしても比較的限定さ
れた有用性しか有しない。
【０００８】本発明の異なった態様及び利点が、本発明
の実施例の引き続く説明及び添付図面への参照を通して
明らかになるであろう。図１は、従来技術によるＥＥＰ
ＲＯＭセルの構造の概略平面図であり、図２は、図１の
構造のＩＩ−ＩＩ線簡略化縦断面図であり、図３は、図
１の集積構造のＩＩＩ−ＩＩＩ線簡略化縦断面図であ
り、図４は、本発明に従って形成された単一レベルのゲ
ートメタライゼーションのＥＥＰＲＯＭメモリセルの集
積構造の概略平面図であり、図５は、図４の構造のＩＶ
−ＩＶ線で切断した簡略された縦断面図であり、図６
は、図４の集積構造のＶ−Ｖ線で切断した簡略化された
縦断面図であり、図７は、図４の集積構造のＶＩ−ＶＩ
線で切断した簡略された縦断面図であり、図８は、本発
明のＥＥＰＲＯＭメモリセルの集積構造の他の態様の概
略平面図であり、図９は、既知技術に従って、ＥＥＰＲ
ＯＭセルを使用することにより積の項を発生させるため
の論理回路の機能的ブロックダイアグラムであり、図10
は、既知技術による、ＣＭＯＳ技術で実現された図９の
回路と機能的に等価な論理回路のブロックダイアグラム
であり、図11は、既知技術による、従来の構造を有する
ＥＥＰＲＯＭセルを使用することにより実現された図10
の機能的ダイアグラムの使用可能回路セクションの部分
ブロックダイアグラムであり、図12は、図10の回路の単
一入力用使用可能及び選択シグナルの発生用部分を更に
詳細に示す他の機能的ブロックダイアグラムであり、図
13は、図８に示した形態の、本発明に従ってＥＥＰＲＯ
Ｍセルを使用することにより実現された図12の回路と機
能的に等価な回路ダイアグラムであり、図14は、本発明
のＥＥＰＲＯＭセルの集積構造の機能的な概略平面図で
あり、図15は、図14の集積構造の等価な回路ダイアグラ
ムを示すものであり、図16は、本発明のＥＥＰＲＯＭセ
ルで形成された複合アレイつまりプログラムできる相互
接続アレイの機能的ダイアグラムの概略的な代表例であ
る。
の実施例の引き続く説明及び添付図面への参照を通して
明らかになるであろう。図１は、従来技術によるＥＥＰ
ＲＯＭセルの構造の概略平面図であり、図２は、図１の
構造のＩＩ−ＩＩ線簡略化縦断面図であり、図３は、図
１の集積構造のＩＩＩ−ＩＩＩ線簡略化縦断面図であ
り、図４は、本発明に従って形成された単一レベルのゲ
ートメタライゼーションのＥＥＰＲＯＭメモリセルの集
積構造の概略平面図であり、図５は、図４の構造のＩＶ
−ＩＶ線で切断した簡略された縦断面図であり、図６
は、図４の集積構造のＶ−Ｖ線で切断した簡略化された
縦断面図であり、図７は、図４の集積構造のＶＩ−ＶＩ
線で切断した簡略された縦断面図であり、図８は、本発
明のＥＥＰＲＯＭメモリセルの集積構造の他の態様の概
略平面図であり、図９は、既知技術に従って、ＥＥＰＲ
ＯＭセルを使用することにより積の項を発生させるため
の論理回路の機能的ブロックダイアグラムであり、図10
は、既知技術による、ＣＭＯＳ技術で実現された図９の
回路と機能的に等価な論理回路のブロックダイアグラム
であり、図11は、既知技術による、従来の構造を有する
ＥＥＰＲＯＭセルを使用することにより実現された図10
の機能的ダイアグラムの使用可能回路セクションの部分
ブロックダイアグラムであり、図12は、図10の回路の単
一入力用使用可能及び選択シグナルの発生用部分を更に
詳細に示す他の機能的ブロックダイアグラムであり、図
13は、図８に示した形態の、本発明に従ってＥＥＰＲＯ
Ｍセルを使用することにより実現された図12の回路と機
能的に等価な回路ダイアグラムであり、図14は、本発明
のＥＥＰＲＯＭセルの集積構造の機能的な概略平面図で
あり、図15は、図14の集積構造の等価な回路ダイアグラ
ムを示すものであり、図16は、本発明のＥＥＰＲＯＭセ
ルで形成された複合アレイつまりプログラムできる相互
接続アレイの機能的ダイアグラムの概略的な代表例であ
る。
【０００９】
【好ましい態様の説明】図１から８のうち、本発明のＥ
ＥＰＲＯＭセルの２種類の選択できる態様を示す図４、
５、６、７及び８中では、本明細書の先行する従来技術
の項で既に述べた既知のセルの特徴と本発明のセルの異
なった特徴を比較することを容易にする目的で、先行す
る図１、２及び３で既に使用された同じ数字が集積構造
の類似又は機能的に等価なパーツを示すために使用され
ている。
ＥＰＲＯＭセルの２種類の選択できる態様を示す図４、
５、６、７及び８中では、本明細書の先行する従来技術
の項で既に述べた既知のセルの特徴と本発明のセルの異
なった特徴を比較することを容易にする目的で、先行す
る図１、２及び３で既に使用された同じ数字が集積構造
の類似又は機能的に等価なパーツを示すために使用され
ている。
【００１０】図４、５、６及び７を参照すると、分離さ
れたゲート１はメモリデバイスのいわゆる「読出ゲー
ト」を構成する突起部１ｌを有し、該突起部１ｌは従来
技術の場合のように同じ活性エリア４上には広がらず、
逆に該読出ゲート１ｌは第３の活性エリア11上に広が
り、その中には下に位置する半導体基板にそれぞれのソ
ース及びドレン領域が形成されかつこれらはコンタクト
５及び６を通してそれぞれドレンとソースに接触してい
る。活性エリア４に属し、その中に従来技術のＥＥＰＲ
ＯＭセルのそれと類似する手法で「セレクト」トランジ
スタが形成されている書込／消去領域が、活性エリア11
内に形成された読出トランジスタの領域から明瞭に分離
され、そのゲート構造は活性エリア４と都合良くインタ
ーフェイスするプログラム回路によりこのようにしない
と課されることのある制限を有しないように設計され、
これにより通常のＣＭＯＳ外部回路のそれらと匹敵する
電流及び電圧レベルで機能することができる。実際に外
部回路に向かう分離されたゲート１の容量的カップリン
グは、薄い絶縁層７が存在し前に述べた問題が起きるこ
とのあるトンネルゾーン７ｔに関して大幅に減少する。
該トンネルゾーンは活性領域４内にあり、これはメモリ
セルのプログラム回路とのインターフェイス領域を示
す。
れたゲート１はメモリデバイスのいわゆる「読出ゲー
ト」を構成する突起部１ｌを有し、該突起部１ｌは従来
技術の場合のように同じ活性エリア４上には広がらず、
逆に該読出ゲート１ｌは第３の活性エリア11上に広が
り、その中には下に位置する半導体基板にそれぞれのソ
ース及びドレン領域が形成されかつこれらはコンタクト
５及び６を通してそれぞれドレンとソースに接触してい
る。活性エリア４に属し、その中に従来技術のＥＥＰＲ
ＯＭセルのそれと類似する手法で「セレクト」トランジ
スタが形成されている書込／消去領域が、活性エリア11
内に形成された読出トランジスタの領域から明瞭に分離
され、そのゲート構造は活性エリア４と都合良くインタ
ーフェイスするプログラム回路によりこのようにしない
と課されることのある制限を有しないように設計され、
これにより通常のＣＭＯＳ外部回路のそれらと匹敵する
電流及び電圧レベルで機能することができる。実際に外
部回路に向かう分離されたゲート１の容量的カップリン
グは、薄い絶縁層７が存在し前に述べた問題が起きるこ
とのあるトンネルゾーン７ｔに関して大幅に減少する。
該トンネルゾーンは活性領域４内にあり、これはメモリ
セルのプログラム回路とのインターフェイス領域を示
す。
【００１１】活性エリア11は代わりにセルと外部回路間
のインターフェイス領域を示し、実際上は他のプログラ
ム回路インターフェイス領域に対して実質的に電気的に
絶縁されている。実際読出トランジスタのゲート構造を
通して薄い書込／読出絶縁層のゾーン７ｔとの容量的カ
ップリングが同じ分離されたゲート１を通して存在する
が、このカップリングは、トンネルエリア７ｔ中に存在
する薄い絶縁層７の厚さより３倍から４倍厚い厚さを有
する絶縁層を通して生じ、従って電界強度が同じバイパ
ス電圧用と同じファクターにより減少し、無視すること
ができる。どの場合でも、コントロールターミナル３用
の最適のバイパス電圧の選択は可能であり、読出トラン
ジスタのゲートとのカップリングをバランスし、これに
より読出フェーズ間のメモリセルの電気的状態を保持す
る。
のインターフェイス領域を示し、実際上は他のプログラ
ム回路インターフェイス領域に対して実質的に電気的に
絶縁されている。実際読出トランジスタのゲート構造を
通して薄い書込／読出絶縁層のゾーン７ｔとの容量的カ
ップリングが同じ分離されたゲート１を通して存在する
が、このカップリングは、トンネルエリア７ｔ中に存在
する薄い絶縁層７の厚さより３倍から４倍厚い厚さを有
する絶縁層を通して生じ、従って電界強度が同じバイパ
ス電圧用と同じファクターにより減少し、無視すること
ができる。どの場合でも、コントロールターミナル３用
の最適のバイパス電圧の選択は可能であり、読出トラン
ジスタのゲートとのカップリングをバランスし、これに
より読出フェーズ間のメモリセルの電気的状態を保持す
る。
【００１２】多分本発明のＥＥＰＲＯＭメモリセルの構
造の最も顕著な特色は、必要な場合にセルの読出トラン
ジスタの電気的特性を差動させる可能性と、それぞれが
他とは異なった電気的特性を有する２以上の読出トラン
ジスタの電気的特性を差動させる可能性である。これら
の代わり得る態様のうち、特に好ましいものは図８に示
されているものである。この態様によると、分離された
ゲート１には第４の活性エリア12上に広がる他の突起部
１ｌ´が形成され、このエリアは前記活性エリア11の導
電性のタイプと逆のタイプの導電性とされている。それ
ぞれのソース及びドレン拡散部を形成することにより、
一方がｎ−チャンネルで他方がｐ−チャンネルであるメ
モリセルの２個の別個で相補的な読出トランジスタが形
成される。図８に示すように１対の相補トランジスタの
それぞれのターミナルを接続することにより、外部回路
に向かう「読出インターフェイス」が得られ、これは実
質的にＣＭＯＳインバータとして形成される。このタイ
プの読出インターフェイスは後述の通り非常に便利な回
路の用途に役立つ。より一般的に言うと、本発明のＥＥ
ＰＲＯＭメモリセルは当業者には周知な通り、非常に多
くの用途に役立てることができる。
造の最も顕著な特色は、必要な場合にセルの読出トラン
ジスタの電気的特性を差動させる可能性と、それぞれが
他とは異なった電気的特性を有する２以上の読出トラン
ジスタの電気的特性を差動させる可能性である。これら
の代わり得る態様のうち、特に好ましいものは図８に示
されているものである。この態様によると、分離された
ゲート１には第４の活性エリア12上に広がる他の突起部
１ｌ´が形成され、このエリアは前記活性エリア11の導
電性のタイプと逆のタイプの導電性とされている。それ
ぞれのソース及びドレン拡散部を形成することにより、
一方がｎ−チャンネルで他方がｐ−チャンネルであるメ
モリセルの２個の別個で相補的な読出トランジスタが形
成される。図８に示すように１対の相補トランジスタの
それぞれのターミナルを接続することにより、外部回路
に向かう「読出インターフェイス」が得られ、これは実
質的にＣＭＯＳインバータとして形成される。このタイ
プの読出インターフェイスは後述の通り非常に便利な回
路の用途に役立つ。より一般的に言うと、本発明のＥＥ
ＰＲＯＭメモリセルは当業者には周知な通り、非常に多
くの用途に役立てることができる。
【００１３】用途１は次の通りである。集積デバイス中
でしばしば実行される論理機能は、個々にアドレスでき
プログラムできる行及び列に配置されたＥＥＰＲＯＭセ
ル、及びアレイから来る10ｍＶのオーダーの振幅を有す
るＥＥＰＲＯＭセルの弱い読出シグナルを増幅する機能
を有するアナログ回路（センス増幅器）を使用すること
による積の項の発生である。シリコンエリアの占有の点
からは非常にコンパクトであるが、これらの集積構造は
電力消費が大きくかつＥＥＰＲＯＭセルのアレイから誘
導される読出シグナルのＣＭＯＳ論理レベルの再生に顕
著な遅れがあるという欠点がある。図９はこのような回
路の機能的ブロックダイアグラムを示している。
でしばしば実行される論理機能は、個々にアドレスでき
プログラムできる行及び列に配置されたＥＥＰＲＯＭセ
ル、及びアレイから来る10ｍＶのオーダーの振幅を有す
るＥＥＰＲＯＭセルの弱い読出シグナルを増幅する機能
を有するアナログ回路（センス増幅器）を使用すること
による積の項の発生である。シリコンエリアの占有の点
からは非常にコンパクトであるが、これらの集積構造は
電力消費が大きくかつＥＥＰＲＯＭセルのアレイから誘
導される読出シグナルのＣＭＯＳ論理レベルの再生に顕
著な遅れがあるという欠点がある。図９はこのような回
路の機能的ブロックダイアグラムを示している。
【００１４】図10には、ＣＭＯＳタイプデバイスの図９
の回路の機能の実行のサンプルに関するブロックダイア
グラムが示されている。セレクタを使用可能にする機能
に適したパーツは、その中で最も典型的な配置がこれも
相対論理動作表を含む図11に示した２個のＥＥＰＲＯＭ
セルを使用する電圧デバイダである当業者には周知な種
々の回路配置による通常のタイプのＥＥＰＲＯＭセルを
使用することにより包括的に形成されることができる。
２個のｎ−チャンネルＥＥＰＲＯＭセルを使用する図11
に示したタイプのＣＭＯＳデバイスの態様は、サプライ
電圧より低い値の出力高レベル、より正確にはメモリセ
ルの分離されたゲートに存在する電圧よりしきい値だけ
低い出力レベルを生成するという欠点を有する。つまり
Ｖoutput＝Ｖ(gate of cell 1)─Ｖthreshold である。
の回路の機能の実行のサンプルに関するブロックダイア
グラムが示されている。セレクタを使用可能にする機能
に適したパーツは、その中で最も典型的な配置がこれも
相対論理動作表を含む図11に示した２個のＥＥＰＲＯＭ
セルを使用する電圧デバイダである当業者には周知な種
々の回路配置による通常のタイプのＥＥＰＲＯＭセルを
使用することにより包括的に形成されることができる。
２個のｎ−チャンネルＥＥＰＲＯＭセルを使用する図11
に示したタイプのＣＭＯＳデバイスの態様は、サプライ
電圧より低い値の出力高レベル、より正確にはメモリセ
ルの分離されたゲートに存在する電圧よりしきい値だけ
低い出力レベルを生成するという欠点を有する。つまり
Ｖoutput＝Ｖ(gate of cell 1)─Ｖthreshold である。
【００１５】出力シグナルは縮退し下流のＣＭＯＳ回路
を駆動するためには不十分であるため、この電圧ディバ
イダ構造は非常に重要である。従ってディバイダの下流
にレベル再生段を付加してこの重要性を減少させること
が必要である。これらの制限はプログラム特性に厳しい
制限を課し、生産効率を顕著に減少させることがある。
更にそれぞれの使用可能シグナルについて、２個のＥＥ
ＰＲＯＭセルと電圧シグナル用の相対レベル再生段がつ
まり実際には厳格な機能的ニーズに匹敵する「リダンダ
ント」回路段が必要となる。図８に示したタイプの本発
明の単一ＥＥＰＲＯＭメモリセルを使用することによ
り、メモリ機能及び論理シグナルの電圧レベルの再生の
補助機能が結合した状態で実施される。実際に図８で述
べた本発明のＥＥＰＲＯＭセルのＯＵＴターミナルは図
11の機能的スキームの出力ターミナルを示し、一方ｐ−
チャンネル読出トランジスタのそれぞれのソースターミ
ナルは直接サプライレールＶDDに接続され、ｎ−チャン
ネル読出トランジスタのソースターミナル５は接地（Ｇ
ＤＮ）されている。
を駆動するためには不十分であるため、この電圧ディバ
イダ構造は非常に重要である。従ってディバイダの下流
にレベル再生段を付加してこの重要性を減少させること
が必要である。これらの制限はプログラム特性に厳しい
制限を課し、生産効率を顕著に減少させることがある。
更にそれぞれの使用可能シグナルについて、２個のＥＥ
ＰＲＯＭセルと電圧シグナル用の相対レベル再生段がつ
まり実際には厳格な機能的ニーズに匹敵する「リダンダ
ント」回路段が必要となる。図８に示したタイプの本発
明の単一ＥＥＰＲＯＭメモリセルを使用することによ
り、メモリ機能及び論理シグナルの電圧レベルの再生の
補助機能が結合した状態で実施される。実際に図８で述
べた本発明のＥＥＰＲＯＭセルのＯＵＴターミナルは図
11の機能的スキームの出力ターミナルを示し、一方ｐ−
チャンネル読出トランジスタのそれぞれのソースターミ
ナルは直接サプライレールＶDDに接続され、ｎ−チャン
ネル読出トランジスタのソースターミナル５は接地（Ｇ
ＤＮ）されている。
【００１６】ＥＥＰＲＯＭセル（一般に２個の読出ゲー
ト１ｌ及び１ｌ´を有する）の相補読出トランジスタ対
により構成されるＣＭＯＳインバータの大きさを好適に
決めることにより、必要な機能を実際に得ることができ
る。図12は、図10の回路の単一入力用の使用可能及び選
択シグナルの発生用回路の部分をより詳細に示すもので
ある。勿論この構造は入力の数と同じ数だけ複製するこ
とができる。メモリセルのそれぞれの出力ターミナル
（ＯＵＴＰＵＴ）を通して図13に示したダイアグラムに
従って論理ＡＮＤ演算子を形成する回路を駆動するため
の図４に示したタイプの本発明の２個のみのＥＥＰＲＯ
Ｍセルを使用することにより同じ機能を実行させること
ができる。本発明のＥＥＰＲＯＭセルを使用することに
より、セルの全数の冗長度が除去され（４個の代わりに
２個のセル）、これにより占有エリアの顕著なセービン
グが実現され（当業者には周知なように図12によると必
要なのは12の代わりに２個のトランジスタである）、そ
して２個の論理ＡＮＤゲートの伝搬遅れの合計の代わり
に単一伝達ゲートに転嫁できる伝搬遅れが生ずる。
ト１ｌ及び１ｌ´を有する）の相補読出トランジスタ対
により構成されるＣＭＯＳインバータの大きさを好適に
決めることにより、必要な機能を実際に得ることができ
る。図12は、図10の回路の単一入力用の使用可能及び選
択シグナルの発生用回路の部分をより詳細に示すもので
ある。勿論この構造は入力の数と同じ数だけ複製するこ
とができる。メモリセルのそれぞれの出力ターミナル
（ＯＵＴＰＵＴ）を通して図13に示したダイアグラムに
従って論理ＡＮＤ演算子を形成する回路を駆動するため
の図４に示したタイプの本発明の２個のみのＥＥＰＲＯ
Ｍセルを使用することにより同じ機能を実行させること
ができる。本発明のＥＥＰＲＯＭセルを使用することに
より、セルの全数の冗長度が除去され（４個の代わりに
２個のセル）、これにより占有エリアの顕著なセービン
グが実現され（当業者には周知なように図12によると必
要なのは12の代わりに２個のトランジスタである）、そ
して２個の論理ＡＮＤゲートの伝搬遅れの合計の代わり
に単一伝達ゲートに転嫁できる伝搬遅れが生ずる。
【００１７】用途２は次の通りである。本発明に従って
形成された単一のＥＥＰＲＯＭセルを、図14に示された
簡略化された集積構造により概略的かつ機能的に示すこ
とができる。この構造には図15に示した機能的電気回路
が対応する。本発明のＥＥＰＲＯＭセルは複雑なプログ
ラムできる集積デバイス中でＥＥＰＲＯＭ相互接続素子
として特に好適に機能する。実際にこのセルはメモリ機
能とスイッチ機能を同時に果たすことができ、このスイ
ッチ機能は標準的なＣＭＯＳ回路と互換できる電圧レベ
ルで動作するために特に適している。従って本発明のＥ
ＥＰＲＯＭセルは複雑な構造又はプログラムできる相互
接続アレイを実現するための特別な有用性を有してい
る。本発明のこのようなＥＥＰＲＯＭセルのアレイの機
能的なスキームが図16に示されている。プログラムでき
る相互接続アレイが、第１のレベルの金属層（ＭＥＴＡ
Ｌ１）を通して各々がそれぞれアレイの入力に対応する
パターン化された第１のオーダーの平行な導電ライン
中、及び各々がアレイのそれぞれの出力に対応する第２
のレベルの金属層（ＭＥＴＡＬ２）を通して共通にパタ
ーン化された第１のオーダーの導電ライン上に直角に配
置された第１のオーダーの導電ラインから電気的に絶縁
された第２のオーダーの平行な導電ライン中に形成され
ている。第１のオーダーの導電ライン（入力ライン）と
第２のオーダーの導電ライン（出力ライン）間の各交点
に、プログラムできる接続デバイスがあり、これは都合
良く本発明のＥＥＰＲＯＭセルにより構成されている。
接続素子は、そのソース及びドレンターミナルがそれぞ
れ第１のオーダーの導電ラインに（入力に）及び第２の
オーダーの導電ラインに（出力に）又はその逆に接続さ
れているプログラムできるメモリセルの状態の読出トラ
ンジスタにより構成される。既述の通り、本発明に従っ
て形成されたＥＥＰＲＯＭセルのこの読出トランジスタ
は、メモリセルのプログラムできる活性エリアから実質
的に分離されることにより相互接続アレイの外側の論理
回路のレベルに匹敵する電圧及び電流レベルに耐え得る
ように都合良くサイズを決定できる。
形成された単一のＥＥＰＲＯＭセルを、図14に示された
簡略化された集積構造により概略的かつ機能的に示すこ
とができる。この構造には図15に示した機能的電気回路
が対応する。本発明のＥＥＰＲＯＭセルは複雑なプログ
ラムできる集積デバイス中でＥＥＰＲＯＭ相互接続素子
として特に好適に機能する。実際にこのセルはメモリ機
能とスイッチ機能を同時に果たすことができ、このスイ
ッチ機能は標準的なＣＭＯＳ回路と互換できる電圧レベ
ルで動作するために特に適している。従って本発明のＥ
ＥＰＲＯＭセルは複雑な構造又はプログラムできる相互
接続アレイを実現するための特別な有用性を有してい
る。本発明のこのようなＥＥＰＲＯＭセルのアレイの機
能的なスキームが図16に示されている。プログラムでき
る相互接続アレイが、第１のレベルの金属層（ＭＥＴＡ
Ｌ１）を通して各々がそれぞれアレイの入力に対応する
パターン化された第１のオーダーの平行な導電ライン
中、及び各々がアレイのそれぞれの出力に対応する第２
のレベルの金属層（ＭＥＴＡＬ２）を通して共通にパタ
ーン化された第１のオーダーの導電ライン上に直角に配
置された第１のオーダーの導電ラインから電気的に絶縁
された第２のオーダーの平行な導電ライン中に形成され
ている。第１のオーダーの導電ライン（入力ライン）と
第２のオーダーの導電ライン（出力ライン）間の各交点
に、プログラムできる接続デバイスがあり、これは都合
良く本発明のＥＥＰＲＯＭセルにより構成されている。
接続素子は、そのソース及びドレンターミナルがそれぞ
れ第１のオーダーの導電ラインに（入力に）及び第２の
オーダーの導電ラインに（出力に）又はその逆に接続さ
れているプログラムできるメモリセルの状態の読出トラ
ンジスタにより構成される。既述の通り、本発明に従っ
て形成されたＥＥＰＲＯＭセルのこの読出トランジスタ
は、メモリセルのプログラムできる活性エリアから実質
的に分離されることにより相互接続アレイの外側の論理
回路のレベルに匹敵する電圧及び電流レベルに耐え得る
ように都合良くサイズを決定できる。
【図１】従来技術によるＥＥＰＲＯＭセルの構造の概略
平面図。
平面図。
【図２】図１の構造のＩＩ−ＩＩ線簡略化縦断面図。
【図３】図１の集積構造のＩＩＩ−ＩＩＩ線簡略化縦断
面図。
面図。
【図４】本発明に従って形成された単一レベルのゲート
メタライゼーションのＥＥＰＲＯＭメモリセルの集積構
造の概略平面図。
メタライゼーションのＥＥＰＲＯＭメモリセルの集積構
造の概略平面図。
【図５】図４の構造のＩＶ−ＩＶ線で切断した簡略され
た縦断面図。
た縦断面図。
【図６】図４の集積構造のＶ−Ｖ線で切断した簡略化さ
れた縦断面図。
れた縦断面図。
【図７】図４の集積構造のＶＩ−ＶＩ線で切断した簡略
された縦断面図。
された縦断面図。
【図８】本発明のＥＥＰＲＯＭメモリセルの集積構造の
他の態様の概略平面図。
他の態様の概略平面図。
【図９】既知技術に従って、ＥＥＰＲＯＭセルを使用す
ることにより積の項を発生させるための論理回路の機能
的ブロックダイアグラム。
ることにより積の項を発生させるための論理回路の機能
的ブロックダイアグラム。
【図10】既知技術による、図９の回路と機能的に等価な
論理回路のブロックダイアグラム。
論理回路のブロックダイアグラム。
【図11】従来の構造を有するＥＥＰＲＯＭセルを使用す
ることにより実現された図10の機能的ダイアグラムの使
用可能回路セクションの部分ブロックダイアグラム。
ることにより実現された図10の機能的ダイアグラムの使
用可能回路セクションの部分ブロックダイアグラム。
【図12】図10の回路の単一入力用使用可能及び選択シグ
ナルの発生用部分を更に詳細に示す他の機能的ブロック
ダイアグラム。
ナルの発生用部分を更に詳細に示す他の機能的ブロック
ダイアグラム。
【図13】図８に示した形態の、本発明に従ってＥＥＰＲ
ＯＭセルを使用することにより実現された図12の回路と
機能的に等価な回路ダイアグラム。
ＯＭセルを使用することにより実現された図12の回路と
機能的に等価な回路ダイアグラム。
【図14】本発明のＥＥＰＲＯＭセルの集積構造の機能的
な概略平面図。
な概略平面図。
【図15】図14の集積構造の等価な回路ダイアグラム。
【図16】本発明のＥＥＰＲＯＭセルで形成された相互接
続アレイの機能的ダイアグラムの概略的な代表例。
続アレイの機能的ダイアグラムの概略的な代表例。
１・・・分離されたゲート １ｌ、１ｔ・・・突起部
４・・・活性エリア ５、６・・・コンタクト ７・・・絶縁層 ７ｔ・・・
トンネルゾーン ８・・・ゲート ９・・・コントロー
ルターミナル 10・・・ソースターミナル 11、12・・
・活性エリア
４・・・活性エリア ５、６・・・コンタクト ７・・・絶縁層 ７ｔ・・・
トンネルゾーン ８・・・ゲート ９・・・コントロー
ルターミナル 10・・・ソースターミナル 11、12・・
・活性エリア
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (5)
- 【請求項１】 セルのコントロールターミナルとの容量
性カップリングを確立するために絶縁ゲート層で被覆さ
れた半導体基板の第１の活性エリア上に広がる第１の部
分と、該第１の部分と分離され第２の活性エリア上に広
がる第２の部分を有し、該第２の部分の少なくとも分離
されたゲートの前記第２の部分の下のエリアの部分が前
記絶縁ゲート層より実質的に薄い絶縁トンネル層により
被覆されている、導電物質製の前記分離されたゲートを
含んで成る単一レベルのゲート構造のＥＥＰＲＯＭメモ
リセルにおいて、 前記分離されたゲートが、絶縁ゲート層で被覆された第
３の活性エリアの少なくとも第１の部分上に広がりかつ
前記第１の活性エリアから及び第２の活性エリアから分
離された少なくとも１個の第３の部分を有し、前記分離
されたゲートの第３の部分がメモリセルの少なくとも１
個の第１の読出トランジスタのゲートを構成しているこ
とを特徴とするＥＥＰＲＯＭメモリセル。 - 【請求項２】 前記分離されたゲートが、絶縁ゲート層
で被覆された第４の活性エリア上に広がりかつ前記他の
活性エリアから分離された第４の部分を有し、該第４の
部分が前記第１の読出トランジスタと相補的な、メモリ
セルの第２の読出トランジスタのゲートを構成する請求
項１に記載のＥＥＰＲＯＭセル。 - 【請求項３】 前記第２の活性エリア中及び絶縁ゲート
層が被覆された前記第２の活性エリアの部分上にセルの
セレクトトランジスタのゲートが広がっている請求項１
に記載のＥＥＰＲＯＭセル。 - 【請求項４】 個々にアドレスできプログラムできるセ
ルが行列のアレイに配置された単一のレベルのゲート構
造を有するＥＥＰＲＯＭメモリセルを使用する半導体基
板上に形成された論理回路において、 各ＥＥＰＲＯＭメモリセルが、前記半導体基板の少なく
とも３個の別個の活性エリア上に構成され、これらのエ
リア上にセルの単一の分離されたゲートの部分が広が
り、 その上をＥＥＰＲＯＭセルの読出トランジスタのゲート
を構成する前記分離されたゲートの部分が広がる活性エ
リアが、前記個々の活性エリアの他のエリアにより示さ
れるセルのセレクト及びプログラム回路を有するインタ
ーフェイスゾーンから実質的に分離された外部回路を有
するインターフェイスゾーンであり、 セルの前記読出トランジスタが前記外部回路の動作電圧
及び電流レベルで匹敵する電圧及び電流レベルで動作で
きることを特徴とする論理回路。 - 【請求項５】 各々がアレイのそれぞれの入力に接続さ
れた第１のオーダーの平行な導電ラインと、前記第１の
オーダーの導電ライン上に直角に配置された前記第１の
オーダーの導電ラインから電気的に分離された第２のオ
ーダーの平行な導電ラインを含んで成り、第２のオーダ
ーの各ラインがアレイのそれそれの出力、及び前記第１
のオーダーの各ラインと、第１のオーダーの各ラインと
第２のオーダーの各ライン間の各交点の前記第２のオー
ダーの各ライン間のプログラムできる電気接続に接続さ
れているプログラムできる相互接続アレイにおいて、 前記プログラムできる電気的相互接続の各々が、その第
１の部分がセルのコントロールターミナルとの容量性カ
ップリングを確立するために絶縁ゲート層で被覆された
半導体基板の第１の活性エリア上を広がり、その第２の
部分が前記第１の部分と分離されかつその分離されたゲ
ートの前記第２の部分の下に位置するエリアの少なくと
も第１の部分上が前記絶縁ゲート層より実質的に薄い絶
縁トンネル層により被覆され、その第３の部分が絶縁ゲ
ート層が被覆されかつ前記第１の活性エリアから及び前
記第２の活性エリアから分離され、かつそのエリアのソ
ース及びドレンターミナルがそれぞれ第１のオーダーの
導電ライン及び第２のオーダーの導電ラインに接続され
たメモリセルの少なくとも１個の読出トランジスタのゲ
ートを構成している分離されたゲートを有する単一レベ
ルのゲート構造を有するＥＥＰＲＯＭセルにより構成さ
れ、 前記セルの読出トランジスタが、前記絶縁トンネル層で
被覆されたセルの前記第２の活性エリアから実質的に分
離されることにより、論理回路の動作レベルに匹敵する
電圧及び電流レベルでセルのプログラムされた状態の関
数でスイッチとして動作できることを特徴とするプログ
ラムできる相互接続アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT90830622.8 | 1990-12-31 | ||
| EP90830622A EP0493640B1 (en) | 1990-12-31 | 1990-12-31 | EEPROM cell with single metal level gate having a (read) interface toward the external circuitry isolated from the (write/erase) interface toward the programming circuitry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685275A true JPH0685275A (ja) | 1994-03-25 |
Family
ID=8206046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35994591A Pending JPH0685275A (ja) | 1990-12-31 | 1991-12-31 | プログラム回路に向かうインターフェイスから分離された外部回路に向かうインターフェイスを有する単一金属レベルのゲートを有するｅｅｐｒｏｍセル |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0493640B1 (ja) |
| JP (1) | JPH0685275A (ja) |
| DE (1) | DE69018832T2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6949790B2 (en) | 2001-09-19 | 2005-09-27 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
| US6952035B2 (en) | 2002-11-08 | 2005-10-04 | Ricoh Company, Ltd. | Semiconductor device of non-volatile memory |
| JP2006344736A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP2006344735A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP2007088216A (ja) * | 2005-09-22 | 2007-04-05 | Nec Electronics Corp | 半導体装置とその駆動方法 |
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