JPH022178A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願の記載） いずれも共願である１９８５年９月２３日出願の米国特
許出願第７８５，３０９号及び１９８５年９月２７日出
願の米国特許出願第７８０，８５１号は、関連する主題
を開示している。これらの出願は、本出願の譲受人に譲
渡されている。

（発明の分野） 本発明は、電子半導体装置に関し、更に詳しくは、消去
可能プログラマブル・メモリ装置及び製造方法に関する
。

（従来技術） 金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ
）による非揮発性半導体メモリ装置は、１９６７年に初
めて提案された。〔例えば、半導体装置の物理学（Ｐｈ
ｙｓｉｃｓ　ｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｎ　Ｄｅ
ｖｉｃｅｓ　）４９６５０６頁（ワイリーインターサイ
エンス（ＷｉｌｅｙＩｎｔｅｒｓｃｉｅｎｃｅ　）第２
版、１９８１年）参照〕。これらの装置は、配設されて
いる浮遊ゲートに対する一定量の電荷の存在または非存
在としてのｌビットの情報を格納し、その結果この電荷
はＭＯ，５ＦＥＴのしきい電圧に影響を与える。現在Ｍ
Ｏ３ＦＥＴの非揮発性メモリ装置には、Ｅ　Ｐ　ＲＯＭ
、、ＥＥＦＲＯＭ及びフラッシュＥＥＰＲＯＭが含まれ
ている。

ＥＰＲＯＭ　（消去可能プログラマブル読み出し専用メ
モリ）セルは、浮遊ゲートに一定量の電子としての１ビ
ツトの情報を格納し、この電子はなだれ状にセル・トラ
ンジスタ・チャンネルのドレン端から浮遊ゲートに注入
され、紫外線中で光電子を照射することにより同時に全
てのセルに対して消去される。浮遊ゲート・アバランシ
注入ＭＯＳトランジスタは、−船釣に「ＦＡＭＯ８」ト
ランジスタと呼ばれる。ＥＰＲＯＭの密度は、１９８４
年迄に１メガビツトに達したが、紫外線による消去の不
便さによって、開発はＥＥＰＲＯＭ及びフラッシュ（Ｆ
１ａ５ｈ　）ＥＥＰＲＯＭを指向している。

ＥＥＰＲＯＭ　（電気的消去可能プログラマブル読み出
し専用メモリ）は、絶縁体に電荷を貫通させる（　ｔｕ
ｎｎｅｌ　）ことにより、１個のメモリ・セルに対して
情報のプログラムと消去の両方を行う。

ＦＬＯＴＯＸバージョンは、ＥＰＲＯＭと同様に浮遊ゲ
ートを使用しているが、浮遊ゲートとトランジスタ・ゲ
ートの間に薄いトンネル酸化物を使用している。織り目
付ポリ・バージョンは、３つの多結晶シリコン・ゲート
の間に、ゲートの１つ、すなわち浮遊ゲートで貫通させ
ている。ＭＮＯＳバージョンは、積み重ねられた酸化物
及び窒化物ゲート絶縁体を使用し、窒化物のトラップに
電荷を格納し、酸化物にチャンネル領域を貫通させるこ
とによってプログラム及び消去を行う。一般論について
は、１９８６年発行のＴＥＤＭ技術ダイジェスト（Ｔｅ
ｃｈ、　Ｄｉｇｅｓｔ　）　５８０頁のＳ、ライ（Ｌａ
ｉ）他による「最近の主要なＥ２技術の比較と趨勢（ｃ
ｏｍｐａｒｉｓｏｎ　ａｎｄ　Ｔｒｅｎｄｓ　ｉｎ　Ｔ
ｏｄａｙ　ｓＤｏｍｉｎａｎｔ　Ｅ”　Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ　）を参照されたい。

フラッシュＥＥＰＲＯＭは、ＥＰＲＯＭ　（アバランシ
注入）またはＥＥＰＲＯＭ　（貫通）のいずれかの方法
でプログラムを行い、ＥＥＰＲＯＭ（貫通）の方法で消
去を行うハイブリッドであるが、消去は一般的にＥＰＲ
ＯＭの紫外線による消去に類似するメモリ全体のバルク
電気消去に限定されている。

大規模集積度への趨勢は、電力損失の少ない、高度にパ
ッケージされたメモ°す・セルを必要とし、マルチプル
・リプログラミングを柔軟に行うことに対する要望が、
耐久性のあるトンネル酸化物を必要としている。その結
果、基本となるＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシ
ュＥＥＰＲＯＭのセルの多くの変形が紹介されている。

例えばマソクエルロイ（ＭｃＥｌｒｏｙ　）の米国特許
第４，３７３，２４８号は、浮Ｍ’ｙ’−ト・セルに対
するソース及びドレン（ビット線）として動作するシリ
コン基板中の１組の並列連続埋設ｎ゛拡散線及び制御ゲ
ート（ワード線）として動作する浮遊ゲート上の第２組
の平行連続多結晶シリコン線を有するアレイ状のＥＦＲ
ＯＭセルを示している。ポリ・シリコン線は、埋設拡散
線に直角である。Ｊ、エスキベル（Ｅｓｑｕｉｖｅｌ）
他による１９８６年発行のＩＥＤＭ技術ダイジェスト５
９２頁の［高密度無接触自己整合ＵＰＲＯＭセル・アレ
イ技術（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｃｏｎｔａｃｔｌ
ｅｓｓ。

５ｅｌｆ　Ａｌｉｇｎｅｄ　ＥＰＲＯＭ　Ｃｅ１ｌ　Ａ
ｒｒａｙ　Ｔｅｃｈｎｏｌｏｇｙ　）Ｊ、ミッチェル（
旧ｔｃｈｅ１１　）の米国特許第４，５９７，０６０号
及び杉浦他の米国特許第４，４５１，９０４号は、また
ＥＰＲＯＭアレイ中に埋設ビット線及びこれと直角の多
結晶シリコン・ワード線をまた有している。

官本の米国特許第４，６４２，６７３号は、制御ゲート
として動作する平行連続埋設拡散線のついたＥＰＲＯＭ
セル・アレイを有し、各セルは、浮遊ゲート・トランジ
スタ及び拡散線上に延びる浮遊ゲートと直列の選択トラ
ンジスタを有している。

ソース及びドレン接点は、拡散線と直角な金属線（ビッ
ト線及びソース線）であり、選）尺トランジスタのゲー
トは拡散線と平行な多結晶シリコン線（ワード線）であ
る。過剰消去された浮遊ゲート・トランジスタがデプレ
ッション・モードになり制御ゲートに電源が供給されな
くても導通することを回避するため、直列選択トランジ
スタが付加されていることに留意されたい。

Ｄ、ガソターマン（Ｇｕｔｅｒｍａｎ　）の米国特許第
４．５９０，５０４号は、金属ビット線及び平行多結晶
シリコン制御ゲート線及び選択トランジスタ・ゲート線
に接続された浮遊ゲートにトンネルを行うため、各セル
が埋設アース線及び離れたドレン部を存する埋設ドレン
領域に接続された埋設ソースを有するＥＥＰＲＯＭアレ
イを有している。

Ｆ、増岡他の１９８５年発行のＩ　５ＳＣＣ技術ダイジ
ェスｌ−１６８頁の「トリプル多結晶技術を使用した２
５６にフラッシュＥＥＰＲＯＭ（Ａ２５６Ｋ　Ｆ１ａ５
ｈ　ＥＥＰＲＯＭ　Ｕｓｉｎｇ　Ｔｒｉｐｌｅ　Ｐｏｌ
ｙｓｉｌｉｃｏｎＴｅｃｈｎｏｌｏｇｙ　）Ｊは、第ル
ベル多結晶消去線、第２レベル多結晶浮遊ゲート及び第
３レベル制御ゲート線（ワード線）の付いたフラッシュ
ＥＥＰＩ？ＯＭセル・アレイを有している。浮遊ゲート
・トランジスタ及び選択トランジスタは、チャンネル領
域の１部の上のみに浮遊ゲートを有していることによっ
て併合されている。トランジスタのソースは、拡散線に
接続され、ドレンは多結晶線上の金属線に接続されてい
る。拡散線とワード線は平行であり、消去線と金属線は
平行であってかつ拡散線とワード線に対して直角である
。浮遊ゲートは、ＥＰＲＯＭの場合のようにアバランシ
注入によってプログラムされ、浮遊ゲートの消去は隣接
の消去線に対してトンネルすることによって行われる。

しかし、公知のＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯ
Ｍには、セルのサイズが大きくてパッケージの密度を制
約する問題、高密度のセルのアレイの絶縁及びプログラ
ム性の問題及び工程が複雑であるという問題がある。

（発明の概要） 本発明は、小形で高度にパッケージされたＥＥＰＲＯＭ
及びフラ７　’／　ユＥ　Ｅ　Ｐ　ＲＯＭ　＋　ル・ア
レイを提供するものであり、これらのＥＥＰＲＯＭは、
金属線を使用することなく平坦な形状を得るために埋設
ソース、ドレン、及び消去線を有し、高密度のパッケー
ジを得るために準写真石版によるソースとドレンの寸法
を有し、かつ離れた位置にある消去ノード及び併合パス
・ゲートの付いた最小面積の二重ポリ、シリコン・セル
及びアレイを有し、第ルベルのポリシリコンからその下
に位置する拡散層に電気的に書き込み及び消去を行うも
のである。

これによって、公知のセル及びアレイのす面積大きく工
程が複雑であるという問題が解決される。

（実施例） 第１図は、メモリ・セルのアレイ及び周辺装置の一部を
示す第１の好適な実施例のＥＥＰＲＯＭの概略平面図で
ある。アレイ全体は、１００万個以上のセルを有し、約
６０平方ミリメートルのサイズのシリコン基板上に組み
立てられている。各セルは、ソース１１、ドレン１２、
浮遊ゲートＩ３及び制御ゲート１４を有する浮遊ゲート
ｎチャンネルＭＯ３ＦＥＴＩＯである。１ビツトの情報
は、浮遊ゲート１３上のネットの電荷によってセル１０
内に格納される。浮遊ゲー１−１３にネットの電荷のな
い場合、またはネットの正の電荷のある場合は、セル１
０のしきい電圧はＬであり、浮遊ゲート１３に実質的に
負のネット電荷のある場合、しきい電圧はＨである。セ
ルＩＯのしきい電圧は、車に制御ゲート電圧（Ｈまたは
Ｌのしきい電圧の間にある）を加え、トランジスタのチ
ャンネル・インピーダンスを検出することによってＨま
たはＬに決められる。セルの消去された状態はＨのしき
い電圧（浮遊ゲート１３の実質的にネットの負の電荷）
を有する状態であると理解され、プログラムされた状態
はＬのしきい電圧を有する状態であると理解される。

行のセルのゲート１４は、全て行アドレス線（ワード線
）１５に接続され、ワード線１５は全て行デコーダ１６
に接続されている。列のセルのソース及びドレン電極１
１または１２の全ては、列ライン（ビット線）１７に接
続され、ソース及びドレンのビット線１７は列デコーダ
１８に接続されている。第１の好適な実施例の動作は、
以下の個々のセルの説明と関連して詳細に考察される。

しかし、下記の動作についての概略の説明は、大要を把
握するのに便利である。選択されたセルを読み出すため
、列デコーダ１８は、この選択されたセルのドレン１２
に接続されたビット線１７に約＋３Ｖを加えると共にそ
の他全てのビット線１７に０■を加え、行デコーダ１６
は、選択されたセルの制御ゲート１４に接続されたワー
ド線１５に約＋５Ｖを加えると共にその他全てのワード
線１５に約ＯＶを加える。従って、この選択されたセル
を除く全てのセルはその浮遊ゲートにネット（ｎｅｔ　
）の電荷があることに関係なくオフされ、選択されたセ
ルは浮遊ゲー１−１３のネット電荷に応じてオンまたは
オフされる。従って、選択されたセルのソースに接続さ
れたビット線１７と選択されたセルのドレンに接続され
たビット線１７の間で列デコーダ１８の検出するインピ
ーダンスは、選択されたセルに格納されている情報のビ
ットを示す。入力線１９Ｃの信号によって、ビット線１
７の選択が決められ、入力８９１９　Ｒの信号によって
、ワード線１５の選択が決められる。

ブロック消去モードでは、列デコーダ１８は約ＯＶの電
圧を全てのビット線１７に加える。セル１０を含む行の
セル、すなわちブロックのセルを消去するためには、行
デコーダ１６は選択された行の制御ゲート１４に接続さ
れたワード線１５に約＋１３Ｖの電圧パルスを加え、他
の全てのワード線１５に約ＯＶを加える。これによって
行の各々のセルに対してドレン１２から浮遊ゲート１３
への電子の貫通が行なわれ、その結果ブロック消去が行
われる。勿論、全てのワード線に電圧パルスを加えるこ
とによって全ての行を同時に消去することができ、これ
によってバルク消去が行われる。プログラムモードでは
、列デコーダ１８は選択されたセルのドレンに接続され
たビット線１７に約＋５■の電圧を加え、その他の全て
のビットｖＡ１７に約０■の電圧を加える。プログラム
を実行するためには、行デコーダ１６は選択されたセル
の制御ゲート１４に接続されたワード線１５に約−８Ｖ
の電圧パルスを加え、その他の全てのワード線１５に約
ＯＶの電圧を加える。電子は選択されたセルに対して浮
遊ゲート１３からドレン１２に貫通する。

第２Ａないし第２Ｄ図は、−船釣に１０で示される第１
の好適な実施例の個々のセルの概略平面図及び縦断面図
である。明確化のために、不活性化、接点、相互接続、
金属化及びパフケイジングは省略されている。第２Ｂ図
に示すように、セル１０はＰ型＜１００＞指向シリコン
基板３２、ソース１１及びドレン１２の設けられている
埋設ｎ゛ビツト線７、フィールド酸化物（二酸化シリコ
ン）３４、ｎ３　ドーピング・ポリシリコン（多結晶シ
リコン）浮遊ゲート１３、層間酸化物３６、層間窒化物
（窒化シリコン）３８、制御ゲート１４が設けられてい
るｎ゛　ドーピング・ポリシリコン・ワード線１５、第
１ゲート酸化物４０、及び第２ゲート酸化物４２を有し
ている。第２Ａ図から明らかなように、セル１０はクロ
ス・ポイント・セル（セルがビット線とワード線の交点
に位置している）であり、計測可能な長さλで表された
下記の寸法を有している。ソース１１とドレイン１２の
間のチャンネル領域は、幅λ及び長さ２λを有し、埋設
ビット線は３λの幅を有し、浮遊ゲート１３は３λの幅
（第２Ａ図における垂直な距離）を有して近接する浮遊
ゲートからλだけ分離され、浮遊ゲート１３の最も幅の
広い部分は２λの長さを有し、浮遊ゲート１３がドレン
領域１２と重なっている面積５２は約（１／３）　　λ
２であり、浮遊ゲー）１３がチャンネル領域と重なって
いる面積５４はまた（１／３）　λ２であり、浮遊ゲー
ト１３の合計面積は約７λ２である。従って、セル１０
は約２０λ２を占めている。−船釣に、λは１メガビツ
トのＥＥＰＲＯＭの場合、約１μｍであり、以下に説明
する酸化物及び窒化物の厚さは、このようなλに適した
ものである。

酸化物及び窒化物の厚さが、第１ゲート酸化物４０に対
して１００オングストローム、層間酸化物３６及び層間
窒化物３８の両方に対して２００オングストローム及び
第２ゲート酸化物４２に対して４００オングストローム
であると仮定して電圧を加えた場合、セル１０の動作は
下記の通りである。ソース１１及びドレン１２の間の領
域は、第１ゲート酸化物４０上の浮遊ゲート１３の上に
ある制御ゲート１４を有し、浮遊ゲート・トランジスタ
を形成すると共に、第２ゲート酸化吻４２上の制御ゲー
ト１４を有し、浮遊ゲート・トランジスタと直列の選択
トランジスタを形成する併合トランジスタによって構成
されている。それぞれのトランジスタは、約０．７５　
Ｖに調整されたしきい電圧（浮遊ゲート１３にはネット
の電荷がない）を有している。セル１０の情報は、併合
トランジスタが５ｖの制御ゲート電圧によってオンされ
ているか否かによって格納される。加えられるドレン電
圧は３■である。もし浮遊ゲート１３が、浮遊ゲート・
トランジスタのしきい電圧を５■以上に上昇させるのに
十分な負のネット電荷を有しているならば、５■の制御
ゲート電圧は併合トランジスタをオンするのには不十分
である。これに反して、もし浮遊ゲート１３が最小のネ
ット電荷を有していれば、５■の制御ゲート電圧は、両
方のトランジスタをオンする。逆に、もし制御ゲート電
圧が約０■であれば、選択トランジスタはオフされる。

これによって、しきい電圧を０以下に下げる可能性のあ
る浮遊ゲート・トランジスタのオーバ・プログラミング
を全て補償する（デプレッション・モード）。

セル１０は、制御ゲート１４を含むワード線に＋１３ｖ
を加え、その他の全てのワード線すなわちワード線セグ
メントにＯＶを加え、ドレン１２を含むビット線１７に
ＯＶを加え、その他の全てのビット線に＋５Ｖを加えた
状態で、電子をドレン１２から浮遊ゲート１３のトンネ
ルすることによって消去される（負のネット電荷を浮遊
ゲート１３に加える）。トンネルは、ドレン１２から浮
遊ゲート１３への薄い酸化物（ドレン端で１００オング
ストローム）両端の約−１０Ｖの最初の電位低下によっ
て駆動される。同一の行内の他のセルは、他の全てのビ
ット線に加えられている＋５Ｖがドレンから浮遊ゲート
への電位低下がかかるセルに対して約−５■にすぎない
ことを意味しているため、消去されない。そして、別の
行内のその他の全てのセルは、制御ゲート電圧がＯｖで
あるため、プログラムされない。

セル１０は、制御ゲート１４を含むワード線１５に一８
■を加え、その他の全てのワード線にＯＶを加え、ドレ
ン１２を含むビット線１７に＋５Ｖを加え、その他の全
てのビット線に０■を加えるとい　状態で、電子を浮遊
ゲー）１３からドレン１２に貫通させることによって、
プログラムされる（浮遊ゲート１３のネット電荷を最小
水準に減少させる）。再び、貫通は、ドレン１２から浮
遊ゲート１３への薄い酸化物両端の約＋１０■の最初の
電位低下によって駆動される。同一の行内の他のセルは
、他の全てのビット線に加えられている＋０■が、ドレ
ンから浮遊ゲートへの電位低下がかかるセルに対して約
＋５■にすぎないことを意味しているため、プログラム
されない。そして、別の行内のその他の全てのセルは、
制御ゲート電圧がＯｖであるため、プログラムされない
。

セル１０をプログラムし消去するのに必要な電圧は、相
対的容量結合及び加えられるバイアスによって決まる。

浮遊ゲート１３は等電位ゲートであり、セル１０の浮遊
ゲート１３とその他のエレメントの間の容量結合は、そ
の重複面積を分離距離で除し、それに分離物質の絶対誘
電率を乗することによって概算することができる。浮遊
ゲート１３を含む容量は下記の通りである。

ドレン１２　　　　０．３３　　　　１００人　　　　
　１基板３２　　　　０．３３　　　　　１００人　　
　　　１市■卸ゲート１４　　７　　　　　　　３００
人　　　　　７ビツト線１７　　　６．３３　　　　４
０００人　　　　　０．４７ここで、浮遊ゲート１３及
びビット線１７の容量は、酸化物３４の下のビット線１
７の部分に対するものであり、浮遊ゲート１３及びドレ
ン１２の容量は、第１ゲート酸化物４０の下のビット線
１７のドレン１２の部分に対するものである。他の４つ
のエレメントの１組のバイアスの下の浮遊ゲート１３の
電位■。は、節単に次式から求められる。

ＣｏＶｏ　＝ＱｎｍＬ＋ＣＦＤＶＤ　＋　Ｃｒ５Ｖ３　
＋　ＣＦＣＶＣ＋　ＣＦＩＩＶＢこの式は、浮遊ゲート
１３の電荷Ｑ７８．を浮遊ゲート１３と他の４つのエレ
メントの各々の間の容ｌｊｔ及び他の４つのエレメント
の各々の電位プラス浮遊ゲート１３に対する容量合計（
ｃ０）と電位（■。）で示している。勿論、Ｑ　ｎ　ｍ
　Ｌ及び■。は、プログラム及び消去中時間と共に変化
し、時間の変化を考慮した解法は、Ｖｏ−Ｖ、で決まる
貫通電流と共に時間に関してファウラーノルドハイム（
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　）電流を貫通積分す
ることを含むであろう。ＣＦＤに対するＣＦＣの比率は
、約７であり、これは、制御ゲート１４とドレン１２の
間の電位の差の約８５％が第１ゲート酸化物４０の両端
に現れることを示している。従って、効率的なトンネル
を行うために第１ゲート酸化物４０の両端に約１０Ｖを
与えるには制御ゲート１４とドレン１２の間には１３Ｖ
しか必要でないが、これは、これが１００オングストロ
ームの厚さの第１ゲート酸化物４０に対して約１０ＭＶ
／ｃｍの電界を表わすからである。酸化物３４上の浮遊
ゲート１３と制御ゲート１４の位置によって、セル１０
のコンパクトな交点の設計の中で大きなオーバーランプ
領域が与えられる。酸化物３４の形成中に不純物の拡散
によってドレン１２が形成されることにより、浮遊ゲー
ト１３に対するドレン１２の小さなオーバーラツプ領域
が作られる（ドレン１２の長さは、準写真石版的である
）。これらのファクターは、大きな容量結合の比率を与
え、これによってプログラム及び消去のために低い電圧
を使用することが可能になる。多結晶シリコン中の横方
向の（第２Ａ図では垂直）出っ張りを無くすることによ
ってセル１０の面積は５λｘ３λ＝１５λ２に削減され
るが、これにより、容量結合率が小さくなり、プログラ
ム及び消去のための電圧の増加が必要になることに留意
されたい。

セル１０の消去中、制御ゲート１４は約１３Ｖであり、
ドレン１２は約０■である。しかし、ドレン１２を含む
ビット線１７は、また同一のワード線１５を使用する同
一の行中の隣接する併合トランジスタのソース１１’を
有している（第２Ｂ図参照）。もし隣接する併合トラン
ジスタのドレン１２′が約５■でバイアスされていれば
、電流はこの隣接する併合トランジスタに流れ、ドレン
１２’のホット？ａ子は、自然に浮遊ゲート１３’に注
入され（ドレン１２′に対する浮遊ゲート１３′の電圧
は貫通するには低すぎることに留意のこと）、浮遊ゲー
ト１３′を消去する。この可能性は、行ブロックを消去
すること、即ちページ・モードの消去によって回避する
ことができる。

第１実施例は、第３Ａ図ないし第３Ｆ図に概略縦断面図
で示されている下記のステップを含む第１の好適な実施
例の製造方法を検討することによって更に理解される。

（ａ）　ｐ型、＜１００＞指向シリコン基板３２上に約
３５０オングストロームの厚さにパッド酸化物を成長さ
せる。次いでフォトレジストのスピンを行い、埋設ピン
ト線１７の境界を定めるためにこれにパターンを形成す
る。注入マスクとしてパターンを形成したフォトレジス
トを使用し、パッド酸化物を介して１５０ｋｅＶで８　
Ｘ　１０１５／ｃｍ２のヒ素を注入する。第３Ａ図参照
。この注入によって突出する領域は約８００オングスト
ロームであり、シリコンに対するピーク濃度は約５００
オングストロームである。

（ｂ）フォトレジスト及びパッド酸化物を剥離する。

９００°Ｃでビット線１７上に厚い自己整合酸化物３４
を成長させる。ヒ素を多量にドーピングされたシリコン
（ビット線１７）は、これを少量ドーピングされたｐ型
シリコン３２の約８倍の速度で蒸気中で酸化する。従っ
て、酸化物３４・を４０００オングストロームの厚さに
成長させても、ドーピングされていないシリコン上には
わずか５００オングストロームの酸化物４４が形成され
るにすぎない。更に注入されたヒ素は、酸化中にシリコ
ンの中に隔離され、従ってヒ素は浮き出ている酸化物と
シリコンの界面の前に優先的に蓄積する。第３Ｂ図を参
照すると、これはまたヒ素の横方向の拡散効果を示しく
矢印で示している）、これによってビット線１７は、酸
化物４４と接っする。横方向の拡散によって、セル１０
のソース１１及びドレン１２領域が設けられる。

（ｃ）不均一性を補償するため、酸化物３４及び４４を
エツチングして５００オングストローム除去すると共に
２０％オーバー・エツチングする。

これによって、酸化物４４は全て除去され、酸化物３４
は約３４００オングストロームの厚さだけ５る。このエ
ツチングは、ＨＦを使用したウェット・エツチングまた
はＣＦ４を使用したプラズマ・エツチングである。次に
、シリコン３２上に第１ゲー１−Ｍ化物４０を１００オ
ングストロームの厚さに成長する。ソース１１及びドレ
ン１２上の酸化物４０の厚さは、残りの基板３２と共に
ソース１１とドレン１２の境界に於ける１００オングス
トロームから酸化物３４との界面に於ける８００オング
ストロームまで連続的に変化する。勿論、この変化は、
ヒ素をドーピングされたシリコンのより速い酸化に加え
て更にヒ素の横方向の拡散によるものである。この成長
によって、酸化物３４の厚さを約４０００オングストロ
ームにする。第３Ｃ図参照。このステップ（ｃ）は、優
先酸化速度の比率を約１１対１に増加するために、酸化
物をステップ（ｂｌでより低い温度（８００℃）で成長
させ、より厚い第１ゲート酸化物、例えば２００オング
ストロームの厚さの第１ゲート酸化物及び２２００オン
グストロームの厚さのフィールド酸化物を使、用するこ
とによって無くすることができる。このようなより厚い
第１ゲート酸化物は、プログラムと消去用の貫通のため
により高い電圧を必要とし、このようなより薄いフィー
ルド酸化物はビット線に対する浮遊ゲートの容量結合を
増加させる。

Ｃｄｌ　Ｌ　Ｐ　ＣＶ　Ｄ法によって第ルベルの多結晶
シリコンを３０００オングストロームの厚さに蒸着し、
多結晶シリコンｎ゛をドーピングするため、リンを注入
または拡散する。レベル間酸化物を１００オングストロ
ームの厚さに蒸着または成長し、レベル間窒化物を１０
０オングストロームの厚さに蒸着するが、各蒸着はＬＰ
ＣＶＤ法によって行われる。フォトレジストのスピンを
行い、これにパターンを形成してビット線Ｉ７に平行な
浮遊ゲート１３の縁部の境界を定める。次いで、パター
ンを形成されたフォトレジストをエツチング・マスクと
して使用し、キャップ酸化物３６及び窒化物３８を有す
る浮遊ゲート１３のプレカーソル（Ｐｒｅｃｕｒｓｏｒ
　）を形成するため、ＣＦ４のプラズマを使用して窒化
物、酸化物及び多結晶シリコンを非等方的にエツチング
する。縦断面図は第３Ｄ図を参照し、平面図は第３Ｅ図
を参照。プラズマ・エツチングはまた第１ゲート酸化物
４ｏの露出部の１部を除去することに留意されたい。第
１ゲート酸化物４０の露出部の残りは、ＨＦで剥離され
る。

（ｅｌパターンを形成されたフォトレジストを剥離し、
第２ゲート酸化物４２を４００オングストロームの厚さ
に成長させる。この酸化によって第１多結晶シリコン１
３の露出された縁部に酸化物５０が６００オングストロ
ームの厚さに成長されるが、窒化物３８によってマスキ
ングされているため、これは、これ以外の場所には成長
しない。

第３Ｆ図参照。

（ｆｌ　Ｌ　Ｐ　ＣＶ　Ｄ法によって、第２多結晶シリ
コンを３０００オングストロームの厚さに共形に蒸着す
る。リンの注入または拡散によって第２多結晶シリコン
ｎ１にドーピングを行う。フォトレジストによるスピン
を行い、これにパターンを形成し、制御ゲート１４を含
むワード線１５の境界を定め、パターンを形成されたフ
ォトレジストをエソチング・マスクとして使用して第２
多結晶シリコン、窒化物、酸化物及び第１多結晶シリコ
ンのエツチングを行ない、ワード線１５の縁部と整合す
る縁部を存するスタックを形成する。このエツチングに
よってステップｆｄ）による第１多結晶シリコンの最初
の両方の縁部とワード線１５の間に位置する基板３２の
部分が除去されることに留意されたい。

第２Ｂ図ないし第２Ｄ図の断面図参照。これによって第
２Ａ図ないし第２Ｄ図に示す装置が完成される。埋設ビ
ット線を使用することによって基本的に平坦な装置を作
ることができ、これによって工程が簡単になる。

第１の好適な実施例のＥＥＦＲＯＭは、ｐ型のウェル即
ち基板内にセル１０のアレイを有し、かつＣＭＯ３に於
ける行デコーダのような周辺装置を有するＣＭＯ３装置
である。セル１０に関する上述の説明は、またＮＭＯ３
装置にも適応される。

ドピングの型と電圧極性を切り替えると、ｎウェル内に
セルのアレイを有するＰＭＯ３装置及びＣＭ　ＯＳ装置
になる。

第４図は、メモリ・セルのアレイ及び周辺装置の一部を
示す第２の好適な実施例のフラッシュＥＥＰＲＯＭの概
略平面図である。アレイ全体は、１００万個以上のセル
を有し、約５０ｍｍ２のサイズのシリコン基板上に組み
立てられている。各セルは、ソース１１１、ドレン１１
２、浮遊ゲート１１３、制御ゲート１１４及び消去ノー
ド１２１を有する浮遊ゲート・トランジスタ１１０であ
る。

１ビツトの情報は、浮遊ゲート１１３上のネットの電荷
によってセル１１０内に格納される。浮遊ゲート１１３
にネットの電荷のない場合、セル１１０のしきい電圧は
してあり、浮遊ゲート１１３に実質的に負のネット電荷
のある場合、しきい電圧はＨである。セル１１０のしき
い電圧は、単に制御ゲート１１４の電圧を加え、インピ
ーダンスを検出することによってＨまたはＬに決められ
る。

行のセルのゲート１１４は、全て行アドレス線であるワ
ード線１１５に接続され、ワード線１１５は全て行デコ
ーダ１１６に接続されている。列のセルのソース及びド
レン電極１１１または１１２の全ては、列ラインビアＨ
ｉｌ１７に接続され、ソース及びドレンのビット線１１
７は列デコーダ１１８に接続されている。第２の好適な
実施例の動作は、以下の個々のセルの説明と関連して詳
細に考察される。しかし、下記の動作についての概略の
説明は、大要を把握するのに便利である。選択されたセ
ルを読み出すため、例デコーダ１１８は、この選択され
たセルのドレン１１２に接続されたビット線１１７に約
＋３■を加えると共にその他全てのビット線１１７にＯ
■を加え、行デコー・ダ１１６は、選択されたセルの制
御ゲート１１４に接続されたワード線１１５に約＋５Ｖ
を加えると共にその他全てのワード線１１５に約ＯＶを
加える。従って、この選択されたセルを除く全てのセル
とドレンとしてピント線を共有するセル及びワード線は
、その浮遊ゲートにネットの電荷があることに関係なく
オフされ、選択されたセルは浮遊ゲート１１３のネット
電荷に応じてオンまたはオフされる。従って、選択され
たセルのソースに接続されたビット線１１７と選択され
たセルのドレンに接続されたビット線１１７の間で列デ
コーダ１１８の検出するインピーダンスは、選択された
セルに格納されている情報のビットを示す。入力線１１
９Ｃの信号によって、ビット線１１７の選択が決められ
、入力線１１９Ｒの信号によって、ワード線１１５の選
択が決められる。

第５Ａ図及び第５Ｂ図は、−ｉ的に１１０で示される第
２の好適な実施例の個々のセルの概略平面図及び縦断面
図である。明確化のために、不活性化、接点、相互接続
、金属化及びツパケイジングは省略されている。第５Ｂ
図に示すように、セル１１０は、ｐ型＜ｉｏｏ＞指向シ
リコン基板１３２、ソース１１１及びドレン１１２の設
けられている埋設ｎ°ビット線１１７、フィールド酸化
物（二酸化物シリコン）１３４、絶縁フィールド酸化物
１３５、ｎ゛　ドーピング・ポリシリコン（多結晶シリ
コン）浮遊ゲート１１３、層間酸化物１３６、層間窒化
物（窒化シリコン）１３８、制御ゲート１１４が設けら
れているｎ゛　ドーピング・ポリシリコン・ワード線１
１５、第１ゲート酸化物１４０、第２ゲート酸化物１４
２及び消去トンネル酸化物１２３を有している。第５Ａ
図から明らかなように、セル１１０は交点型セル（セル
がビット線とワード線の交点に位置し、フィールド酸化
物の絶縁が３つ目のビット線毎に行われている）であり
、計測可能な長さλで表された下記の寸法を有している
。ソース１１１とドレン１１２の間のチャンネル領域は
、幅λ及び長さλを有し、埋設ビット線は２λの幅を有
し、浮遊ゲート１１３はλの幅（第５Ａ図における垂直
な距離）を存して近接する浮遊ゲートからλだけ分離さ
れ、浮遊ゲート１１３は４λの長さを有し、浮遊ゲート
１１３がドレン領域１１２と重なっている面積１５２は
約（１／３）　λ２であり、浮遊ゲート１１３がチャン
ネル領域と重なっている面積１５４はまた約（１／３）
　　λ２であり、浮遊ゲート１１３の合計面積は約４λ
２である。従って、セル１１０は約１２λ２の面積を占
めている。

船釣に、λは１メガビツトのフラッシュＥＥＰＲＯＭの
場合、約１μｍであり、上記の酸化物及び窒化物の厚さ
は、このようなλに適したものである。

酸化物および窒化物の厚さを仮定して電圧を加えた場合
、セル１１０の動作は下記の通りである。

ソース１１１及びドレン１１２の間の領域は、第１ゲー
ト酸化物１４０上の浮遊ゲート１１３の上にある制御ゲ
ート１１４を有し、浮遊ゲート・トランジスタを形成す
ると共に、第２ゲート酸化物１４２上の制御ゲート１１
４を有し、浮遊ゲート・トランジスタと直列の選択トラ
ンジスタを形成する併合トランジスタによって構成され
ている。それぞれのトランジスタは、約０．７５　Ｖに
調整されたしきい電圧を有している。セル１１０の情報
は、併合トランジスタが５Ｖの制御ゲート電圧によって
オンされているか否かによって格納される。加えられる
ドレン電圧は３Ｖである。もし浮遊ゲート１１３が、浮
遊ゲート・トランジスタのしきい電圧を５Ｖ以上に上昇
させるのに十分な負のネット電荷を有しているならば、
５Ｖの制御ゲート電圧は併合トランジスタをオンするの
には不十分である。これに反して、もし浮遊ゲート１１
３が最小のネット電荷を有していれば、５■の制御ゲー
ト電圧は、両方のトランジスタをオンする。逆に、もし
制御ゲート電圧が約ＯＶであれば、選択トランジスタは
オフされる。これによって、しきい電圧を０以下に下げ
る可能性のある浮遊ゲート・トランジスタの過剰消去を
全て補償する（デプレッション・モード）。

ブロック消去モードでは、列デコーダ１１８は約ＯＶの
電圧を全てのビットｂｉｌ１７に加える。

セル１１０を含む行のセル、すなわちブロックのセルを
消去するためには、行デコーダ１１６は選択された行の
制御ゲート１１４に接続されたワーヂ線１１５に約＋１
３Ｖの電圧パルスを加え、他の全てのワード線１１５に
約ＯＶを加える。これによって行の各々のセルに対して
ビット線１１７からトンネル酸化物１２３を介して浮遊
ゲート１１３への電子の貫通が行なわれ、その結果ブロ
ック消去が行われる。勿論、全てのワード線に電圧パル
スを加えることによって全ての行を同時に消去すること
ができ、これによってバルク消去が行われる。

プログラム・モードでは、列デコーダ１１８は選択され
たセルのソースに接続されたビット線１１７に約プラス
５■の電圧を加え、その他の全てのビット線１１７に約
０■の電圧を加える。プログラムを実行するためには、
行デコーダ１１６は選択されたセルの制御ゲート１１４
に接続されたワード線１１５に約−８■の電圧パルスを
加え、その他の全てのワードｖＡｌ１５に約０■の電圧
を加える。電子は選択されたセルに対して浮遊ゲート１
１３から貫通化酸化物１２３を介してソース１１１に貫
通する。

あるいはまた、ホット（ｈｏｔ　）電子は、プログラム
のために浮遊ゲート１１３に注入されてもよく、トンネ
ルは、消去のためにホット電子を除去するのに使用され
てもよい。この場合、浮遊ゲート１１３のネットの負の
電荷及びその結果得られる高いしきい電圧は、プログラ
ムされた状態に対応し、浮遊ゲート１１３の最小のネッ
ト電荷及びその結果得られる低いしきい電圧は、消去さ
れた状態に対応する。従って、全てのワード線１１５に
ＯＶを加え、ソース１１１を含む全てのビット線１１７
に＋１５Ｖを加え、ドレン１１２に接続されたビット線
をフロートする（切り離す）状態で、電子を浮遊ゲート
１１３からソース１１１を含むビット線１１７にトンネ
ルすることによって、セル１１０は、アレイ中の他の全
てのセルと共に消去される（浮遊ゲート１１３のネット
の電荷を最小レベルに引き下げる。） セル１１０は、制御ゲート１１４を含むワード線１１５
に＋１３Ｖを加え、その他の全てのワード線に０■を加
え、ソース１１１を含むビット線１１７に＋ＩＯＶを加
え、その他の全てのビット線に０■を加えた状態で、電
子をソース１１１から浮遊ゲート１１３にアバランシェ
（ａｖａｌａｎｃｈｅ　）注入することによって、プロ
グラムされる（負のネット電荷を浮遊ゲート１１３に与
える）。同一の行内の他のセルは、他の全てのビット線
に加えられている＋０■が、いずれの電流も流れず、ホ
ット電子も存在しないことを示しているため、プログラ
ムされない。そして、異なった行内の全ての他のセルは
、制御ゲート電圧がＯＶであるために、プログラムされ
ない。

セル１１０は、第１の好適な実施例の方法に（１）注入
に先立って、絶８！酸化物１３５を成長させ、ステップ
（ａ）、及び（ｂ）に類似する酸化物１３４を成長させ
るステップと（２）第１ゲート酸化吻１４０及び貫通酸
化物１２３の成長の前または貫通酸化物１２３を通して
、更にヒ素を注入しビット線１１７を貫通酸化物１２３
の下に延ばすステップを追加することによって製造され
ることができる。この追加のヒ素の注入は、消去用の貫
通面積を小さくし、消去時間を長くすることと引き替え
に、無くすることができる。

第３の好適な実施例であるフラッシュＥＥＰＲＯＭが、
第６図の概略平面図に部分的に示され、これはメモリ・
セルのアレイ及び周辺装置を有している。各セルは、ソ
ース２１１、ドレン２１２、浮遊ゲート２１３、制御ゲ
ート２１４および消去ノード２２】を有する浮遊ゲート
・トランジスタ２１０である。即ち、これらはセル１１
０と同一のエレメントである。しかし、セル２１０は、
別の拡散線２２５に消去ノード２２１を有し、これはソ
ース・ビット線２１７から離れている。行のセルのゲー
ト２１４は、全てワード線２１５に接続され、ワード線
２１５は全て行デコーダ２１６に接！されている。列の
セルのソース２１１は全てソース・ビット線２１７内に
あり、列のセルのドレン２１２は全てドレン・ビット線
２１７内にあり、ソース及びドレン・ビット線２１７は
列デコーダ２１８に接続されている。消去ノード２２１
は、全て消去線２２５に接続されている。第３の好適な
実施例の動作は、第２の好適な実施例の動作と類似して
おり、下記の個々のセルの説明と関連して詳細に考察さ
れる。

第７Ａ図及び第７Ｂ図は、−船釣に２１０で示される第
３の好適な実施例の個々のセルの概略平面図及び縦断面
図である。明確化のために、不活性化、接点、相互接続
、金属化及びバンケイジングは省略されている。第７Ｂ
図に示すように、セル２１０は、Ｐ型＜１００＞指向シ
リコン基板２３２、ソース２１１及びドレン２１２の設
けられている埋設Ｎ４ビツト線２１７、フィールド酸化
物２３４、絶縁フィールド酸化物２３５、ｎ゛ドーピン
グポリシリコン浮遊ゲート２１３、層間酸化物２３６、
層間窒化物２３８、制御ゲート２１４が設けられている
ｎ゛　ドーピング・ポリシリコン・ワード線２１５、第
１ゲート酸化物２４０、第２ゲート酸化物２４２、消去
貫通酸化物２２３及び埋設ｎ°消去線２２５を有してい
る。第７Ａ図から明らかなように、セル２１０はおおよ
そ交点型セル（セルがビット線と消去線の対及びワード
線の交点に位置している）であり、計測可能な長さλで
表された下記の寸法を有している。ソース２１１とドレ
ン２１２の間のチャンネル領域は、幅λ及び長さ（２／
３）　λを有し、埋設ソース線２１７はλの幅を有し、
埋設ドレン・ビット線２１７は２λの幅を有し、浮遊ゲ
ート２１３はλの幅（第７Ａ図における垂直な距離）を
有して近接する浮遊ゲートからλだけ分離され、浮遊ゲ
ート２１３は４λの長さを有し、浮遊ゲート２１３がド
レン領域２１２と重なっている面積２５２は約（１／３
）　　λ２であり、浮遊ゲート２１３がチャンネル領域
と重なっている面積２５４はまた約（１／３）　λ２で
あり、浮遊ゲート２１３の合計面積は約４λ２である。

従って、セル２１０は約１２λ２の面積を占めている。

−船釣に、λは１メガビツトのフラッシュＥＥＰＲＯＭ
の場合、約１μｍであり、上記の酸化物及び窒化物の厚
さは、このようなλに適したものである。

セル２１０の動作は、セル１１０の動作と同一であるが
、これは以下で明らかになる浮遊ゲート２１３による電
位の制御を追加する別の消去線２２５を有している。セ
ル１０及びセル１１０と同様に、ソース２１１及びドレ
ン２１２の間の領域は、第１ゲート酸化物２４０上の浮
遊ゲート２１３の上にある制御ゲート２１４を有し、浮
遊ゲート・トランジスタを形成すると共に、第２ゲート
酸化物２４２上の制御ゲート２１４を有し、？＄遊ゲー
ト・トランジスタと直列の選択トランジスタを形成する
併合トランジスタによって構成されている。それぞれの
トランジスタは、約０．７５■に調整されたしきい電圧
を有している。セル２１０の情報は、併合トランジスタ
が５■の制御ゲート電圧によってオンされているか否か
によって格納される。加えられるドレン電圧は３■であ
る。もし浮遊ゲート２１３が、浮遊ゲート・トランジス
タのしきい電圧を５■以上に上昇させるのに十分な負の
ネット電荷を有しているならば、５■の制御ゲート電圧
は併合トランジスタをオンするのには不十分である。こ
れに反して、もし浮遊ゲート２１３が最小のネット電荷
を有していれば、５■の制御ゲート電圧は、両方のトラ
ンジスタをオンする。逆に、もし制御ゲート電圧が０■
であれば、選択トランジスタはオフされる。これによっ
て、しきい電圧を０以下に下げる可能性のある浮遊ゲー
ト・トランジスタの過剰消去を全て補償する（デプレッ
ション・モード）。このセル２１０の読取りの間、消去
線２２５は浮遊ゲート２１３の電位を上昇するために５
■に保持される。

ブロック消去モードでは、列デコーダ２１８は約ＱＶの
電圧を全てのビット線２１７に加える。

セル２１０を含む行のセル、すなわちブロックのセルを
消去するためには、行デコーダ２１６は選択された行の
制御ゲート２１４に接続されたワード線２１５に約＋１
３Ｖの電圧パルスを加え、他の全てのワード線２１５に
約ＯＶを加える。これによって行の各々のセルに対して
ビット線２１７から貫通酸化物２２３を介して浮遊ゲー
ト２１３への電子の貫通が行なわれ、その結果ブロック
消去が行われる。勿論、全てのワード線に電圧パルスを
加えることによって全ての行を同時に消去することがで
き、これによってバルク消去が行われる。

プログラム・モードでは、列デコーダ２１８は選択され
たセルのソースに接続されたビット線２１７に約＋５■
の電圧を加え、その他の全てのビット線２１７に約Ｏ■
の電圧を加える。プログラムを実行するためには、行デ
コーダ２１６は選択されたセルの制御ゲート２１４に接
続されたワード線２１５に約−８Ｖの電圧パルスを加え
、その他の全てのワード線２１５に約ＯＶの電圧を加え
る。電子は、選択されたセルに対して浮遊ゲート２１３
から貫通酸化物２２３を介してソース２１１に貫通する
。

あるいはまた、ホット電子は、プログラムのために浮遊
ゲー１−２１３に注入されてもよく、貫通は、消去のた
めにホット電子を除去するのに使用されてもよい。この
場合、浮遊ゲート２１３のネットの負の電荷及びその結
果得られる高いしきい電圧は、プログラムされた状態に
対応し、浮遊ゲ−）２１３の最小のネット電荷及びその
結果得られる低いしきい電圧は、消去された状態に対応
する。従って、セル２１０は、制御ゲート２１４を含む
ワード線２１５に＋１３Ｖを加え、その他の全てのワー
ド線に０■を加え、ソース２１１を含むビット線２１７
に＋ＩＯＶを加え、その他の全てのビット線（ドレン２
１２を有するビット線を含む）に１■を加え、消去線２
２５に５■を加えた状態で、電子をソース２１１から浮
遊ゲート２１３にアバランシェ注入することによって、
プログラムされる（負のネット電荷を浮遊ゲート２１３
に与える）。消去線２２５の５Ｖのバイアスによって、
浮遊ゲート２１３の電位が上昇され、電荷の収集が改善
される。同一の行内の他のセルは、他の全てのビット線
に加えられている＋１■がホット電子の存在しないこと
を示しているため、プログラムされない。そして、異な
った行内の全ての他のセルは、制御ゲート電圧が０■で
あるために、プログラムされない。

全てのワード線２１５に０■を加え、全ての消去線２２
５に＋１５Ｖを加え、全てのビット線２１７をフロート
した（切り離した）状態で、電子を浮遊ゲート２１３か
ら消去線２２５に貫通することによって、セル２１０は
、アレイ中の他の全てのセルと共に消去される（浮遊ゲ
ート２１３のネットの電荷を最小レヘルに引き下げる）
。貫通は、薄い貫通酸化物２２３の両端の約＋ＩＯＶの
最初の電位の低下によって駆動される。

（変形と利点） 平坦な形状を与えると共に金属線の使用を限定し、低い
電圧で動作するため制御ゲートに対して大きな浮遊ゲー
トの容量結合を与え、高いパケージング密度を与えるた
め併合トランジスタを有すると共に、ポリ・シリコン浮
遊ゲートからその下に位置する拡散線に対して電気的に
プログラム及び消去を行う交点型のレイアウトを行う埋
設ソースとドレン線及び分離された基板消去線の特徴を
保持しつつ、好適な実施例の装置と方法に対して種々の
変形を行うことが可能である。例えば、均一かつ直線的
であるよりも凸部を有する波状の埋設線またはワード線
またはその両方を有するセル、または別の半導体材料ま
たは絶縁体上にシリコンのあるタイプの基板を使用し、
かつ他の絶縁体材料を使用しているケイ化物化ワード線
を有するセル等によって、セルの寸法と形状を変化させ
ることが可能である。

本発明はパフケージング密度が高く、製造工程が簡単で
あるという利点を提供する。

以上の記載に関連して、以下の各項を開示する。

（１）メモリ装置に於いて、上記のメモリ装置は、ｆａ
ｔ　　第１導電型の半導体層、 ｆｂｌ　　それぞれが上記の層の表面に於ける対応する
絶縁線の下にある上記の層における第２導電型の複数の
平行な第１埋設線、 （ｃ１上記の表面及び上記の絶縁線の両方の上に位置し
、上記の埋設線と交差する複数の平行な導電線、 （ｄｌ　　上記の表面の上記の層に於いて上記の埋設線
に平行する上記の第２導電型の複数の平行な消去線、及
び （１１！１　　複数の分離ゲートであって、上記のゲー
トの各々は（ｉ　）　導電性材料によって作られ、（１
１）上記の導電線の１つの下に位置し、（ｉｉｉ　＞上
記の絶縁線の１つの上を上記の１つの絶縁線の両側の上
記の表面に延び（ｉｖ　）上記の表面の部分に延び上が
る上記の埋設線の内の隣接して、対応する対をなす埋設
線と共に上記の表面の上記の部分上で上記の絶縁線の内
の隣接する一対の絶８ｉ線の間で終結する第１端部を有
し、上記の埋設線の内の上記の隣接して対をなす隣接線
は、併合浮遊ゲート・トランジスタのソース及びドレン
を形成し、上記のゲートはこのトランジスタの浮遊ゲー
トを形成すると共に上記の導電線の内の上記の１つはこ
のトランジスタの制御ゲートを形成し、（ｖ）上記の第
１端部から離れかつトンネル可能な絶縁体によって上記
の消去線の１つから分離されている第２端部を有する複
数の分離ゲートによって構成されることを特徴とするメ
モリ装置。

（２）（ａｌ　　上記の各々の消去線は、上記の埋設線
の１つと接続されていることを特徴とする前記項１に記
載のメモリ。

（３）上記の各々の消去線は、第２の絶縁線によって上
記の埋設線の内の隣接する埋設線から分離されているこ
とを特徴とする前記項ｌに記載のメモリ。

（４Ｈａ）　　上記の半導体層はｐ型のシリコンであり
、（ｂｌ　　上記の絶縁線は二酸化シリコンであり、（
ｃ）上記の埋設線はｎ型シリコンであり、Ｔｄ）　　上
記の導電線はポリ・シリコンであり、（ｅ）　　上記の
分離ゲートはポリ・シリコンであり、そして （ｆｌ　　上記のトンネル可能絶縁体は二酸化シリコン
であることを特徴とする前記項１に記載のメモリ。

（５）上記の埋設線及び対応する絶縁線は、上記の半導
体層がｎ型のドーピングされた線で酸化され、上記のド
ーピングされた線は、上記の半導体層の残りよりも速い
速度で酸化し、上記の埋設線を形成するために成長中の
酸化物から不純物を分離することを特徴とする前記項４
に記載のメモリ。

（６）（ａ）　　上記の各埋設線は均一な幅であり、ｆ
ｂ）　　上記の各絶縁線は、均一な幅であり、（ｃ）上
記の各導電線は、均一な幅であり、そして （ｄ）　　上記の埋設線は、上記の導電線と直角をなす
ことを特徴とする前記項４に記載のメモリ。

（７）フラッシュＥＥＰＲＯＭに於いて、上記のフラッ
シュＥＥＰＲＯＭは、 （ａ）　　半導体層の中にある複数のビット線、（ｂｌ
　　上記の半導体層の中にある複数の消去線、（ｃ）上
記の層の上にあり、上記のビット線及び上記の消去線と
交差する複数のワード線、（ｄ）　　複数の浮遊ゲート
であって、上記のゲートの各々は（ｉ）上記のワード線
の１つと上記の半導体層の間に存在し、（１１）上記の
ビット線の中の２つの隣接するビット線の間の上記の半
導体層の部分の上に部分的に位置し、（ｉｉｉ　）上記
の消去線の１つの部分の上に位置し、トンネル可能な誘
電体によってそこから分離されている複数の浮遊ゲート
、及び（Ｑ）　　上記のビット線及び上記のワード線に
接続されている複合及び駆動回路によって構成されてい
ることを特徴とするフラッシュＥＥＦＲＯＭ。

（８）　（ａｌ　　上記の各消去線は上記のビット線の
１つと接続されていることを特徴とする前記項７に記載
のフラッシュＥＥＰＲＯＭ０ （９）　（ａ）　　上記の各消去線は、第２の絶、１Ｍ
線によって上記のビット線の隣接するピッＨ？ｉから分
離されていることを特徴とする前記項７に記載のフラッ
シュＥＥＰＲＯＭ。

（１０）（ａｌ　　上記の半導体層は、ｐ型のシリコン
であり、 （′ｂ）上記のビット線は、上記の半導体層の中にある
ｎ領域であり、 （ｃ１上記のワード線は、ポリ・シリコンであり、（ｄ
＋　　上記の浮遊ゲートは、ポリ・シリコンであり、 （Ｑｌ　　上記のトンネル可能な誘電体は、二酸化シリ
コンであることを特徴とする前記項７に記載のフラッシ
ュＥＥＰＲＯＭ。

（１１）（ａ）　　上記の各ビット線は、均一な幅であ
り、（ｂ）　　上記の各ワード線は、均一な幅であり、
（ｅ）　　上記のビット線は、上記のワード線と直角を
なすことを特徴とする前記項１０に記載のメモリ。

（１２）高ａ？度のパンケージングと低電圧による動作
を実現するため、埋設ソース、ドレン、及び消去線（１
７）及び埋設線絶縁体（３４）上の制御ゲー１−（１５
）に接続する浮遊ゲート（１３）を有する併合浮遊ゲー
ト・トランジスタを使用する交点型セル（１０）を有す
るフラッシュＥＥＰＲＯＭメモリ。

【図面の簡単な説明】

第１図は、第１の好適な実施例のＥＥＰＲＯＭの一部の
平面図である。 第２Ａ図ないし第２Ｄ図は、第１の好適な実施例のセル
の平面図及び縦断面図である。 第３Ａ図ないし第３Ｆ図は、第１の好適な実施例のセル
の第１の好適な実施例の製造方法を示す図である。 第４図は、第２の好適な実施例のフラッシュＥＥＰＲＯ
Ｍの一部の平面図である。 第５Ａ図及び第５Ｂ図は、第２の好適な実施例のセルの
平面図及び縦断面図である。 第６図は、第３の好適な実施例のフラッシュＥＥＰＲＯ
Ｍの一部の平面図である。 第７Ａ図及び第７Ｂ図は、第３の好適な実施例のセルの
平面図及び縦断面図である。 １０・・・セル、 １１・・・ソース、 １２・・　・ドレン、 １３・・・浮遊ゲート、 １４・・・制御ゲート、 １５　・　・　・ワード線、 １６．１８・・・デコーダ、 １７・　・・ビット線、 ３４・−・フィールド酸化物、 ３６・・・層間酸化物、 ３８・・・層間窒化物、 ４０・・・第１ゲート酸化物、 ４２・・・第２ゲート酸化物。 図面の浄吉（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 　メモリ装置に於いて、上記のメモリ装置は、（ａ）第
   １導電型の半導体層、 （ｂ）それぞれが上記の層の表面に於ける対応する絶縁
   線の下にある上記の層における第２導電型の複数の平行
   な第１埋設線、 （ｃ）上記の表面及び上記の絶縁線の両方の上に位置し
   、上記の埋設線と交差する複数の平行な導電線、 （ｄ）上記の表面の上記の層に於いて上記の埋設線に平
   行する上記の第２導電型の複数の平行な消去線、及び （ｅ）複数の分離ゲートであって、上記のゲートの各々
   は（ｉ）導電性材料によって作られ、（ｉｉ）上記の導
   電線の１つの下に位置し、（ｉｉｉ）上記の絶縁線の１
   つの上を上記の１つの絶縁線の両側の上記の表面に延び
   （ｉｖ）上記の表面の部分に延び上がる上記の埋設線の
   内の隣接して、対応する対をなす埋設線と共に上記の表
   面の上記の部分上で上記の絶縁線の内の隣接する一対の
   絶縁線の間で終結する第１端部を有し、上記の埋設線の
   内の上記の隣接して対をなす隣接線は、併合浮遊ゲート
   ・トランジスタのソース及びドレンを形成し、上記のゲ
   ートはこのトランジスタの浮遊ゲートを形成すると共に
   上記の導電線の内の上記の１つはこのトランジスタの制
   御ゲートを形成し、（ｖ）上記の第１端部から離れかつ
   トンネル可能な絶縁体によって上記の消去線の１つから
   分離されている第２端部を有する複数の分離ゲートによ
   って構成されることを特徴とするメモリ装置。