KR920010850B1 - 소거가능한 프로그래머블 메모리 - Google Patents
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Abstract
내용 없음.
Description
제1도는 제1의 양호한 실시예의 EEPROM의 부분 평면도.
제2a-d도는 제1의 양호한 실시예의 셀의 평면도 및 정단면도.
제3a-f도는 제1의 양호한 실시예의 셀의 제1의 양호한 방법 실시예의 설명도.
제4도는 제2의 양호한 실시예의 플래쉬 EEPROM의 부분 평면도.
제5a-b도는 제2의 양호한 실시예의 셀의 평면도 및 정단면도.
제6도는 제3의 양호한 실시예의 플래쉬 EEPROM의 부분 평면도.
제7a-b도는 제3의 양호한 실시예의 셀의 평면도 및 정단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 110, 210 : 셀 11, 111, 211 : 소오스
12, 112, 212 : 드레인 13, 113, 213 : 부동 게이트
14, 114, 214 : 제어 게이트 15, 115, 215 : 워드라인
16, 116, 216 : 행 디코더 17, 117, 217 : 비트라인
18, 118, 218 : 열 디코더 32, 132, 232 : 실리콘 기판
34, 134, 234 : 필드 산화물 36 : 인터레벨 산화물
40, 42, 140, 142, 240, 242 : 게이트 산화물
123, 223 : 터널링 산화물 135, 235 : 아이솔레이션 필드 산화물
225 : 소거 라인
본 발명은 전자 반도체 장치에 관한 것으로, 보다 특정적으로는 소거가능한 프로그래머블 메모리(erasable programmable memory) 장치 및 이의 제조 방법에 관한 것이다.
금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)에 기초한 비휘발성 반도체 메모리 장치는 1967년에 처음으로 제안되었다[스제(Sze)의 반도체 장치의 물리학(Physics of Semiconductor Devices)(496-506), 윌리-인터사이언스사(Wiley-Interscience)의 1981년 제2판을 참조]. 이 장치들은 전하가 MOSFET의 임계 전압에 영향을 미치도록 배치된 부동(floating) 게이트 상의 전기 전하량의 존재 또는 부재에 따라 정보 비트를 저장한다. 최근에, MOSFET 비휘발성 메모리 장치는 EPROM, EEPROM 및 플래쉬(Fiash) EEPROM을 포함한다. EPROM(소거가능한 프로그래머블 판독전용 메모리)셀은 부동 게이트상의 전자량에 따라 정보비트를 저장하는데, 전자는 셀 트랜지스터 채널의 드레인-단부로부터 부동 게이트내로 애벌랜치(avalanche) 주입되고, 자외선 조사하의 광방출에 의해 동시에 모든 셀에 대하여 소거된다. 부동 게이트 애벌랜치 주입 MOS 트랜지스터를 전형적으로 “FAMOS”트랜지스터라고 한다. EPROM의 밀도는 1984까지 1메가비트(megabit)에 도달하였으나, 자외선 소거가 편리하지 않았기 때문에, EEPROM 및 플래쉬 EEPROM을 개발하게 되었다.
EEPROM(전기적으로 소거가능한 프로그래머블 판독전용 메모리)는 절연체를 통한 터널링(tunneling) 전하에 의해 단일 메모리셀에 대한 정보를 프로그램하고 소거한다. FLOTOX 변형물(version)은 부동 게이트와 트랜지스터 드레인 사이의 얇은 터널링 산화물이 아니라 EPROM에 따라 부동 게이트를 사용한다. 조직화(textured) 폴리변형물은 부동 게이트 중의 한 게이트를 갖는 3개의 폴리실리콘 게이트들사이의 터널링을 사용하고, NMOS 변형물은 스택(stack)된 산화물 및 질화물 게이트 절연체를 사용하고, 질화물내의 트랩(trap)에 전하를 저장하고, 산화물을 통한 채널 영역으로의 터널링에 의해 프로그램하여 소거한다. 일반적으로, 1986년 IEDM 텍크, 다이제스트(Tech Digest) 580에 기재된 에스.라이(S.Lai) 등에 의한 “최근의 주요 E2기술의 비교 및 경향(Comparison and Trends in Today's Dominant E2Technologies)을 참조할 수 있다.”
플래쉬 EEPROM은 EPROM(애벌랜치 주입) 또는 EEPROM(터널링)의 방식으로 프로그램하고 EEPROM(터널링) 방식으로 소거하나 이 소거가 일반적으로 EPROM의 자외선 광선소거의 유사한 전체 메모리의 벌크(bulk) 전기적 소거에 제한되는 하이브리드(hybrid)형이다.
대규모 집적화의 경향은 저 전력 소모의 작고 고 밀도 팩크(pack)된 메모리 셀을 요구하고, 다중 재프로그래밍의 신축성에 대한 요구는 영구성 터널링 산화물을 필요로 하였다. 결과적으로, 기본 EPROM, EEPROM, 및 플래쉬 EEPROM 셀의 많은 변화가 도입되었다. 예를 들면, 맥켈로이(McElroy)의 미합중국 특허 제4,373,248호에는 제어 게이트(워드라인)로써 작용하는 부동 게이트 위의 제2병렬 연속 폴리실리콘 라인 셋트와 함께 부동 게이트 셀용의 소오스 및 드레인(비트라인)으로써 작용하는 실리콘기판내의 병렬연속 매입 n+확산 라인 셋트를 갖고 있고, 폴리실리콘 라인이 매입 확산 라인에 수직으로 된 어레이로 되어 있는 EPROM 셀이 제시되어 있다. 1986년 IEDM 텍크, 다이제스트 592에 기재된 제이.에스퀴벨(J. Esquivel)등의 “고 밀도 무접점, 자기 정합 EPROM 셀 어레이 기술(High Density Contactless, Self Aligned EPROM Cell Array Technology)”, 미첼(Mitchell)의 미합중국 특허 제4,597,060호, 및 수지우라(Sugiura)등의 미합중국 특허 제4,451,904호에서도 또한 EPROM 어레이내에 매입 비트라인 및 수직 폴리실리콘 워드라인을 갖고 있다.
미야모또(Miyamoto)의 미합중국 특허 제4,642,673호에는 제어 게이트로써 작용하는 병렬 연속 매입 확산 라인을 갖고 있고, 각각의 셀이 확산 라인위로 연장되는 부동 게이트와 직렬로 된 선택 트랜지스터와 부동 게이트 트랜지스터를 갖고 있으며, 소오스/드레인 접촉부가 확산 라인에 수직한 금속라인(비트라인 및 소오스 라인)으로 되고, 선택 트랜지스터용 게이트가 확산 라인에 평행한 폴리실리콘 라인(워드라인)으로 되어 있는 부동 게이트 EEPROM 셀 어레이에 대해 기술되어 있다. 공핍 모드로 가게 되는 과대-소거 부동 게이트 트랜지스터의 경우를 방지하고 제어 게이트에 인가된 전압이 없더라도 도전상태로 되게 하기 위해 직렬 선택 트랜지스터가 추가된 것을 주목해야 한다.
디.거터맨(D.Guterman)의 미합중국 특허 제4,590,504호에는 각각의 셀이 매입 접지 라인에 접촉된 매입 소오스 영역을 갖고 있고, 매입 드레인 영역이 병렬 폴리실리콘 제어 게이트 라인 및 선택 트랜지스터 게이트 라인과 금속 비트라인에 접속된 부동 게이트내로 터널링하기 위한 원격 드레인 부분을 포함하는 부동 게이트 EEPROM 셀 어레이에 대해 기술되어 있다.
1985년 ISSCC 텍크, 다이제스트 168에 기재된 에프.마쓰오까(F.Masuoka) 등의 “3중 폴리실리콘 기술을 사용한 256K 플래쉬 EEPROM (A 256K Flash EEPROM Using Triple Polysilicon Technology)”에는 제1레벨 폴리실리콘 소거 라인, 제2레벨 폴리실리콘 부동 게이트, 및 제3레벨 제어 게이트 라인(워드라인)을 갖고 있고, 부동 게이트 트랜지스터 및 선택 트랜지스터가 채널 영역의 일부분상에서만 부동 게이트를 가짐으로써 병합되는 플래쉬 EEPROM 셀 어레이에 대해 기술되어 있다. 트랜지스터 소오스는 확산 라인에 접속되고 드레인은 폴리실리콘 라인위에 금속 라인에 접속되며, 확산 라인 및 워드라인은 평행하고, 소거 라인 및 금속 라인은 평행하고 확산 라인 및 워드라인에 수직이다. 부동 게이트는 EPROM 에서와 같이 애벌랜치 주입에 의해 프로그램되고, 부동 게이트의 소거는 인접 소거 라인에의 터널링에 의해 행해진다.
그러나, 공지된 EEPROM 및 플래쉬 EEPROM 은 큰 셀 크기로 제한되는 팩킹 밀도, 아이솔레이션 및 조밀한 셀 어레이 및 복잡한 프로세싱에 대한 프로그램가능성의 문제를 갖고 있다.
본 발명은 금속 라인이 없는 플래너 토포그래피(planar topography)를 위한 매입 소오스, 드레인 및 소거 라인, 고 팩킹 밀도를 위한 서브-사진 석판술 소오스 및 드레인 크기, 원격 소거 노드, 및 병합 패스 게이트 및 제1레벨 폴리실리콘으로부터 하부 확산까지의 전기적 기입 및 소거를 갖고 있는 최소 영역 2중-레벨 폴리실리콘 셀 및 어레이를 갖고 있는 소형의 고 밀도 팩킹 EEPROM 및 플래쉬 EEPROM 셀 어레이를 제공한다.
이것은 큰 영역 및 복잡한 프로세스의 공지된 셀 및 어레이의 문제를 해결한다.
제1도는 메모리 셀 어레이 및 주변 장치의 일부분을 도시한 제1의 양호한 실시예의 EEPROM의 개략적인 정면도이다. 전체 어레이는 1백만개 이상의 셀을 가질 수 있고 약 60m㎡ 크기의 실리콘 기판상에 제조될 수 있다. 각각의 셀은 소오스(11), 드레인(12), 부동게이트(13), 및 제어 게이트(14)를 갖고 있는 부동 게이트 n 채널 MOSFET(10)이다. 정보 비트는 부동 게이트(13)상의 순수 전하에 의해 셀(10)내에 저장된다. 부동 게이트(13)상에 순수 전하 또는 순수 정(+) 전하가 없는 경우에, 셀(10)의 임계 전압은 저 레벨로 되고, 부동 게이트(13)상에 상당한 순수 전하가 있는 경우에, 임계 전압은 고 레벨로 된다. 셀(10)의 임계 전압은 (고 레벨과 저 레벨 임계 전압 사이에 있는) 제어 게이트 전압을 인가하고 트랜지스터 채널 임피던스를 감지함으로써 간단하게 고 레벨 또는 저 레벨로 되도록 결정된다. 셀의 소거 상태는 고 임계 전압을 갖는[부동 게이트(13)상에 상당한 순수 부(-) 전하를 갖는] 상태로 취해지고, 프로그램 된 상태는 저 임계 전압을 갖는 상태로 취해진다.
셀의 행(row)내의 모든 게이트(14)는 행 어드레스 라인(워드라인, 15)에 접속되고, 모든 워드라인(15)는 행 디코더(16)에 접속된다. 셀의 열(column)내의 모든 소오스 및 드레인 전극(11 또는 12)는 열 라인(비트 라인, 17)에 접속되고, 소오스 및 드레인 비트라인(17)은 열 디코더(18)에 접속된다. 제1의 양호한 실시예의 동작에 대해서는 각각의 셀의 다음 설명에 관련하여 상세하게 고찰하겠다. 그러나, 다음의 개략적인 동작 설명은 편리하게 개관(overview)를 제공한다. 선택된 셀을 판독하기 위해서, 열 디코더(18)은 선택된 셀의 드레인(12)에 접속된 비트라인(17)에 약 +3V를 인가하고 모든 다른 비트라인(17)에 OV를 인가하며, 행 디코더(16)은 선택된 셀의 제어 게이트(14)에 접속된 워드라인(15)에 약 +5V를 인가하고 모든 다른 워드라인(15)에 약 0V를 인가한다. 그러므로 선택된 셀을 제외한 모든 셀은 이것들의 부동 게이트상의 소정의 순수 전하에 관계없이 턴 오프되고 선택된 셀은 부동 게이트(13)상의 순수 전하에 따라 턴 온되거나 턴오프된다. 그러므로, 선택된 셀의 소오스에 접속된 비트라인(17)과 선택된 셀의 드레인에 접속된 비트라인(17)사이의 열 디코더(18)에 의해 알 수 있는 임피던스는 선택된 셀에 의해 저장된 정보비트를 나타낸다. 입력 라인(19C) 상의 신호는 비트라인(17) 선택을 결정하고 입력 라인(19R) 상의 신호는 워드라인(15) 선택을 결정한다.
블록 소거 모드에서, 열 디코더(18)은 모든 비트라인(17)에 약 0V의 전압을 인가한다. 셀(10)을 포함하는 셀의 행 또는 셀의 블록을 소거시키기 위해서, 행 디코더(16)은 선택된 행의 제어 게이트(14)에 접속된 워드라인(15)에 약 +13V의 전압 펄스를 인가하고 모든 다른 워드라인(15)에 약 0V의 전압펄스를 인가한다. 이것은 행내의 각각의 셀에 대해 드레인(12)로부터 부동 게이트(13)내로의 전자 터널링을 야기시키어 블록 소거를 발생시킨다. 물론, 모든 행들은 모든 워드라인에 전압 펄스를 인가함으로써 동시에 소거될 수 있는데, 이것은 벌크소거를 발생시킨다. 프로그램 모드에서, 열 디코더(18)은 선택된 셀의 드레인에 접속된 비트라인(17)에 약 +5V의 전압을 인가하고 모든 다른 비트라인(17)에 약 0V의 전압을 인가한다. 프로그래밍을 수행하기 위해서, 행 디코더(16)은 선택된 셀의 제어 게이트(14)에 접속된 워드라인(15)에 약 -8V의 전압 펄스를 인가하고 모든 다른 워드라인(15)에 약 0V의 전압 펄스를 인가한다. 전자는 선택된 셀에 대해 부동 게이트(13)으로부터 드레인(12)내로 터널 아웃(tunnel out)된다.
제2a-d도는 간단히 하기 위해 표면안정화층, 접촉부, 상호접속부, 금속화층, 및 팩키징을 생략하고 도시한, 제1의 양호한 실시예의 각각의 셀(10)의 개략적인 평면도 및 정단면도이다. 셀(10)은 P형 ＜100＞ 배향 실리콘 기판(32), 소오스(11) 및 드레인(12)를 제공하는 매입 n+비트라인(17), 필드 산화물(이산화실리콘)(34), n+도프된 폴리실리콘(다결정질 실리콘) 부동 게이트(13), 인터레벨(interlevel) 산화물(36), 인터레벨 질화물(실리콘 질화물)(38), 제2b도에 도시한 바와 같이 제어 게이트(14)를 제공하는 n+도프된 폴리실리콘 워드라인(15), 제1게이트 산화물(40), 및 제2게이트 산화물(42)를 포함한다. 제2a도로부터 알 수 있는 바와 같이, 셀(10)은 교차점 셀이고(셀은 비트라인 및 워드라인의 교차점에 있다) 측정가능한 길이 λ로 표시된 다음 크기를 갖고 있다. 소오스(11)과 드레인(12) 사이의 채널 영역은 폭 λ 및 길이 2λ를 갖고 있고, 매입 비트라인은 폭 3λ를 갖고 있으며, 부동 게이트(13)은 폭(제2a도에서의 수직거리) 3λ를 갖고 있고 인접한 부동 게이트로부터 λ만큼 분리되고, 부동 게이트(13)의 가장 폭이 넓은 부분은 길이 2λ를 갖고 있고, 드레인 영역(12)상의 부동 게이트(13)의 중첩 영역(52)는 약 1/3λ2이고, 채널 영역상의 부동 게이트(13)의 중첩 영역(54)로 또한 약 1/3λ2이고, 부동 게이트(13)의 전체 영역은 약 7λ2이다. 그러므로 셀(10)은 약 20λ2을 차지한다. 전형적으로, λ는 1메가비트 EEPROM 의 경우에 약 1㎛와 동일하게 되고, 다음에 기술된 산화물 및 질화물 두께에도 이러한 λ가 적합하다.
셀(10)은 동작은 제1게이트 산화물(40) 두께 100Å, 인터레벨 산화물(36) 및 질화물(38) 두께 200Å 및 제2게이트 산화물(42) 두께 400Å의 산화물 및 질화물 두께 가정하에 소정의 전압으로 다음과 같이 행해진다. 소오스(11)과 드레인(12)사이의 영역은 부동 게이트 트랜지스터를 형성하는 제1게이트 산화물(40)상의 부동 게이트(13)위의 제어 게이트(14)와, 부동 게이트 트랜지스터와 직렬로 된 선택 트랜지스터를 형성하는 제2게이트 산화물(42)상의 제어 게이트(14)를 갖고 있는 병합 트랜지스터를 구성한다. 트랜지스터는 약 0.75V로 조정된[부동 게이트(13)상에 순수 전하가 없는] 임계 전압을 갖고 있다. 셀(10)내의 정보는 병합 트랜지스터가 5V의 제어 게이트 전압에 의해 턴 온되었는지의 여부에 따라 저장되고, 인가된 드레인 전압은 3V이다. 부동 게이트(13)이 부동 게이트 트랜지스터의 임계값을 5V 이상으로 상승시키기에 충분한 부(-)의 순수 전하를 갖고 있는 경우에, 5V의 제어 게이트 전압은 병합 트랜지스터를 턴온시키기에 불충분하지만, 부동 게이트(13)이 최소의 순수전하를 갖고 있는 경우에 5V의 제어 게이트 전압은 2개의 트랜지스터를 모두 턴 온시킨다. 반대로, 제어 게이트 전압이 약 0V인 경우에, 선택 트랜지스터는 오프되는데, 이것은 임계 전압을 0이하로 감소시키는(공핍 모드로 되게 하는) 부동 게이트 트랜지스터의 과대 프로그래밍을 보상한다.
셀(10)은 제어 게이트(14)를 포함하는 워드라인(15)상의 +13V, 모든 다른 워드라인 또는 워드라인 세그먼트(segment) 상의 0V, 드레인(12)를 포함하는 비트라인(17)상의 0V, 및 모든 다른 비트라인 상의 5V의 조건하에 드레인(12)로부터 부동 게이트(13)내로 전자를 터널링함으로써 소거된다[부동 게이트(13)상에 부(-)의 순수 전하를 설정한다]. 터널링은 드레인(12)로부터 부동 게이트(13)까지의 얇은 산화물(드레인 연부에서의 100Å) 양단의 약 -10V의 초기 전위 강하에 의해 구동된다. 동일 행내의 다른 셀들은 드레인으로부터 부동 게이트까지의 전위강하가 이러한 셀들에 대해 약 -5V로만 되도록 모든 다른 비트라인상에 -5V가 부과되기 때문에 소거되지 않고, 상이한 행내의 모든 다른 셀들은 제어 게이트 전압이 0V로 되기 때문에 프로그램되지 않는다.
셀(10)은 제어 게이트(14)를 포함하는 워드라인(15)상의 -8V, 모든 다른 워드라인상의 0V, 드레인(12)를 포함하는 비트라인(17)상의 +5V, 및 모든 다른 비트라인상의 0V의 조건하에서 부동 게이트(13)으로부터 드레인(12)까지 전자를 터널링시킴으로써 프로그램된다[부동 게이트(13)상의 순수 전하를 최소 레벨로 감소시킨다]. 또한 터널링은 드레인(12)로부터 부동 게이트(13)까지의 얇은 산화물 양단의 약 +10V의 초기 전위 강하에 의해 구동된다. 동일한 행내의 다른 셀들은 드레인으로부터 부동 게이트까지의 전위 강하가 이러한 셀들에 약 +5V만 되도록 모든 다른 비트라인상에 0V가 부과되기 때문에 프로그램되지 않고, 상이한 행내의 모든 다른 셀들은 제어 게이트 전압이 0V로 되기 때문에 프로그램되지 않는다.
셀(10)을 프로그래밍하고 소거하는데 필요한 전압은 상대적 용량성 결합 및 인가된 바이어스에 좌우된다. 부동 게이트(13)은 등전위이고, 부동 게이트(13)과 셀(10)의 다른 소자사이의 용량성 결합은 분리 거리로 나누어지고 분리 물질의 유전율로 곱하여진 이것들의 중첩영역에 의해 근사화될 수 있다. 부동 게이트(13)을 포함하는 캐패시턴스는 다음과 같다.
여기서, 부동 게이트(13)/비트라인(17) 캐패시턴스는 산화물(34) 하부의 비트라인(17) 부분에 대한 것이고 부동 게이트(13)/드레인(12) 캐패시턴스는 제1게이트 산화물(40)하부의 비트라인(17)의 드레인(12) 부분에 대한 것이다. 다른 4개의 소자상의 바이어스 셋트아래의 부동 게이트(13)의 전위, Vo는 간단히 다음식으로부터 유도된다.
이 식은 부동 게이트(13)과 각각의 다른 4개의 요소 사이의 캐패시턴스 및 각각의 다른 4개의 요소의 전위와 부동 게이트(13)에 대한 전체 캐패시턴스(Co) 및 전위(Vo)의 항으로 부동 게이트(13)상의 순수전하 Qnet를 나타낸다. 물론, Qnet및 Vo는 프로그래밍 및 소거중에 시간에 따라 변화하고, 시간 변화를 고려한 해(solution)는 VO- VD에 따른 터널링 전류로 시간에 걸쳐 포울러-노드하임(Fowler-Nordheim) 터널링 전류를 적분하는 것을 포함한다. CFC대 CFC의 비율은 약 7인데, 이것은 제어 게이트(14)와 드레인(12) 사이의 전위차의 약 85%가 제1게이트 산화물(40) 양단에 나타난다는 것을 의미한다. 그러므로 효율적인 터널링을 위해 제1게이트 산화물(40) 양단에 약 10V를 갖기 위해서 제어 게이트(14)와 드레인(12) 사이에 단지 13V만이 필요하게 되는데, 그 이유는 이것이 100Å 두께의 제1게이트 산화물(40)의 경우에 약 10MV/cm의 전계를 나타내기 때문이다. 산화물(34) 위의 부동 게이트(13) 및 제어 게이트(14)의 위치는 셀(10)의 조밀한 교차점 설계내에 큰 중첩 영역을 제공하고, 산화물(34)의 형성중의 도팬트 확산에 의한 드레인(12)의 형성은 부동 게이트(13)에 대한 드레인(12)의 작은 중첩 영역을 발생시킨다[드레인(12)의 길이는 서브-사진석판술에 의해 결정된다].
이 인자들은 저 전압이 프로그래밍 및 소거용으로 사용되게 하는 커다란 용량성 결합비를 제공한다. 셀(10)의 영역은 폴리실리콘내의 측방(제2a도에서 수직) 벌지(bulge)를 제거시킴으로써 5λ ×3λ=15λ2으로 감소될 수 있지만, 이것은 용량성 결합비를 감소시키고 프로그래밍 및 소거를 위해 증가된 전압을 필요로 한다는 것을 주목해야 한다. 셀(10)의 소거중에, 제어 게이트(14)는 약 13V로 되고 드레인(12)은 약 0V로 된다. 그러나, 드레인(12)를 포함하는 비트라인(17)은 또한 동일 워드라인(15)(제2b도 참조)를 사용한 동일 행내의 인접한 병합 트랜지스터의 소오스(11′)를 포함한다. 인접한 병합 트랜지스터의 드레인(12′)가 약 5V로 바이어스되는 경우에, 전류는 인접한 병합 트랜지스터내로 흐르게 되고, 드레인(12′)에서의 뜨거운(hot) 전자들이 부동 게이트(13′)[부동 게이트(13′)와 드레인(12′)간의 전압은 터널링하기에 너무 적다는 것을 주지해야 함] 내로 비의도적으로 주입되어 부동 게이트(13′)를 소거시킬 수 있다. 이 가능성은 행의 블록내를 소거함으로써 즉, 페이지 모드 소거에 의해 방지될 수 있다.
제3a-f도의 개략적인 정단면도로 도시된 다음 단계를 포함한 제1의 양호한 실시예의 제조 방법을 고려함으로써 제1의 양호한 실시예를 더욱 이해 할 수 있다.
(a) P형 ＜100＞ 배향 실리콘 기판(32)상에 약 350Å 두께로 패드 산화물을 성장시킨 다음에, 포토레지스트상에 스핀(spin)시키고 매입 비트라인(17)을 정하기 위해 이것을 패턴화시킨다. 주입 마스크로써 패턴화된 포토레지스트를 사용하여 패드 산화물을 통하여 150KeV에서 비소 8 ×105/㎠의 도우즈를 주입한다(제3a도 참조). 이 주입을 위한 투사 범위가 약 800Å이므로, 실리콘 내로의 피크 농도가 약 500Å으로 된다.
(b) 포토레지스트 및 패드 산화물을 벗긴다. 900℃로 비트라인(17) 위에 자기-정합된(self-aligned) 두꺼운 산화물(34)를 성장시킨다. 무겁게 비소-도프된 실리콘(비트라인 17)을 가볍게 도프된 P형 실리콘(32)비의 약 8배로 증기 분위기에서 산화한다. 그러므로 4,000Å의 두께로 산화물(34)를 성장시키면, 비도프된 실리콘 위에 500Å의 산화물(44)가 발생된다. 또한, 주입된 비소는 산화중에 실리콘내로 분리되므로, 비소가 선행 산화물/실리콘 인터페이스의 정면에 우선적으로 축적된다. 산화물(44)에 인접한 비트라인(17)을 유지하는(화살표로 표시된) 비소의 측방향 확산 효과를 또한 도시한 제3b도를 참조하면, 측방향 확산은 셀(10)용의 소오스(11) 및 드레인(12) 영역을 제공하게 된다.
(c) 500Å을 제거시키기 위해 산화물(34 및 44)를 에칭하고 비등질성을 보상하기 위해 20% 과대에칭한다. 이것은 모든 산화물(44)를 제거시키고 약 3,400Å의 두께의 산화물(34)를 남긴다. 에칭은 HF로의 습식 에칭이나 CF4로의 플라즈마 에칭으로 될 수 있다. 다음에 실리콘(32) 위에 100Å의 두께로 제1게이트 산화물(40)을 성장시킨다. 소오스(11) 및 드레인(12) 위의 산화물(40)의 두께는 기판(32)의 나머지와 소오스(11) 및 드레인(12)의 경계에서의 100Å으로부터 산화물(34)와의 인터페이스에서의 800Å까지 연속적으로 변하게 된다. 물론, 이 변화는 비소-도프된 실리콘의 더욱 신속한 산화와 비소의 다른 측방향 확산에 기인한 것이다. 성장은 산화물(34)의 두께를 약 4,000Å으로 증가시키게 된다(제3c도 참조). 이 단계(C)는 우선적인 산화율 비율을 약 11대 1로 증가시키기 위해 단계(b)에서 저온(800℃)에서의 산화물을 성장시킴으로써 방지될 수 있고, 예를 들어 200Å 두께의 제1게이트 산화물 및 2,200Å 두께의 제1게이트 산화물 및 2,200Å 두께의 필드 산화물과 같은 두꺼운 제1게이트 산화물을 사용한다. 이러한 두꺼운 게이트 산화물은 프로그래밍 및 소거 터널링을 위해 고전압을 필요로 하고, 이러한 얇은 필드 산화물은 부동 게이트와 비트 라인과의 용량성 결합을 증가시키게 된다.
(d) 두께 3,000Å로 제1레벨 폴리실리콘을 LPCVD 법에 의해 증착하고, 폴리실리콘 n+를 도프시키기 위해 인을 주입 또는 확산시킨다. 100Å의 두께로 인터레벨 산화물을 증착시키거나 성장시키고 100Å의 두께로 인터레벨 질화물을 증착시키는데, 각각의 증착은 LPCVD 법에 의해 행해진다.
포토레지스트 상에 스핀시키고, 비트라인(17)에 평행한 부동 게이트(13)의 연부만을 정하기 위해 이것을 패턴화시키며, 캡핑(capping) 산화물(36) 및 질화물(38)로 부동 게이트(13)의 선구물질(precursor)을 형성하기 위해 CF4의 플라즈마법으로 질화물, 산화물, 및 폴리실리콘을 비등방성으로 에칭하도록 에칭 마스크로써 패턴화된 포토레지스트를 사용한다. 정단면도로 도시된 제3d도 및 정면도로 도시된 제3e도를 참조하면, 플라즈마 에칭은 또한 제1게이트 산화물(40)의 노출부의 일부분을 제거시킨다는 것을 주목해야 한다. 제1게이트 산화물(40)의 노출부의 나머지는 HF로 벗겨진다.
(e) 패턴화된 포토레지스트를 벗겨내고, 제2게이트 산화물(42)를 400Å의 두께로 성장시킨다. 이 산화는 또한 제1폴리실리콘(13)의 노출 단부상에서 산화물(50)을 600Å의 두께로 성장시키지만, 질화물(38)에 의한 마스킹으로 인해 이외의 곳에서는 성장시키지 않는다(제3f도 참조).
(f) LPCVD 법에 의해 제2폴리실리콘을 3,000Å의 두께로 정형적으로 증착시킨다. 인(phosphorus) 주입 또는 확산에 의해 제2폴리실리콘 n+를 도프시킨다. 프로토레지스트상에 스핀시키고, 제어 게이트를 포함하는 워드라인(15)를 정하기 위해 이것을 패턴화시키고, 워드라인(15)의 연부에 일렬정렬된 연부를 갖는 스택(stack)을 형성하기 위해 제2폴리실리콘과 질화물, 산화물, 및 제1폴리실리콘을 에칭하기 위해서 에칭마스크로써 패턴화된 포토레지스트를 사용한다. 에칭은 단계(d)로부터 제1폴리실리콘의 2개의 초기 연부와 워드라인(15) 사이에 배치된 기판(32)의 일부분을 제거시킨다(제2b-d도의 단면도 참조). 이것은 제2a-d도에 도시한 바와 같은 장치를 완성시킨다. 매입 비트라인을 사용하면 기본적으로 플래너 장치를 제공하게 되어 프로세싱을 간단하게 한다는 것을 주목해야 한다.
제1의 양호한 실시예의 EEPROM은 P 우물 또는 기판내에 셀(10)의 어레이를 갖고 있고 CMOS 내의 행디코더와 같은 주변 장치를 갖고 있는 CMOS 장치로 될 수 있다.
셀(10)의 상술한 설명은 또한 NMOS 장치에도 적용된다. 스위칭 도핑 형태 및 전압 극성은 n 우물내에 셀어레이를 갖고 있는 PMOS 장치 및 CMOS 장치를 발생시키게 된다.
제4도는 메모리 셀의 어레이 및 주변장치의 일부분을 도시한 제2의 양호한 실시예의 플래쉬 EEPROM 의 개략정면도이다. 전체 어레이는 1백만개 이상의 셀을 가질 수 있고 약 50m㎡ 크기의 실리콘 기판상에 제조될 수 있다. 각각의 셀은 소오스(111), 드레인(112), 부동 게이트(113), 제어 게이트(114) 및 소거 노드(121)을 갖고 있는 부동 게이트 트랜지스터(110)이다. 정보비트는 부동 게이트(113)상의 순수 전하에 의해 셀(110) 내에 저장되고, 부동 게이트(113) 상에 순수 전하가 없는 경우에 셀(110)의 임계전압은 저레벨로 되고, 부동 게이트(113)상에 상당한 순수부(-) 전하가 있는 경우에 임계 전압은 고 레벨로 된다. 셀(110)의 임계전압은 제어 게이트(114)에 전압을 인가하고 임피던스를 감지함으로써 간단하게 고레벨 또는 저레벨로 되도록 결정된다.
셀의 행내의 모든 게이트(114)는 행 어드레스 라인워드라인(115)에 접속되고, 모든 워드라인(115)는 행디코더(116)에 접속된다. 셀의 열내의 모든 소오스 및 드레인 전극(111 또는 112)는 열 라인 비트라인(117)에 접속되고, 소오스 및 드레인 비트라인(117)은 열 디코더(118)에 접속된다. 제2의 양호한 실시예의 동작에 대해서는 각각의 셀의 다음 설명에 관련하여 상세하게 고찰하겠다. 그러나, 다음의 개략적인 동작 설명은 편리하게 개관(overview)를 제공한다. 선택된 셀을 판독하기 위해서, 열 디코더(118)은 선택된 셀의 드레인(112)에 접속된 비트라인(117)에 약 +3V를 인가하고 모든 다른 비트라인(117)에 0V를 인가하며, 행 디코더(116)은 선택된 셀의 제어 게이트(114)에 접속된 워드라인(115)에 약 +5V를 인가하고 모든 다른 워드라인(115)에 약 0V를 인가한다.
그러므로 선택된 셀과 드레인 및 워드라인으로써 비트라인을 분배하는 셀을 제외한 모든 셀은 이것들의 부동 게이트상의 소정의 순수 전하에 관계없이 턴 오프되고 선택된 셀은 부동 게이트(113)상의 순수 전하에 따라 턴 온되거나 턴 오프된다. 그러므로, 선택된 셀의 소오스에 접속된 비트라인(117)과 선택된 셀의 드레인에 접속된 비트라인(117) 사이의 열 디코더(118)에 의해 알 수 있는 임피던스는 선택된 셀에 의해 저장된 정보비트를 나타낸다. 입력라인(119C) 상의 신호는 비트라인(117) 선택을 결정하고 입력라인(119R)상의 신호는 워드라인(115) 선택을 결정한다.
제5a-b도는 간단히 하기위해 표면안정화층, 접촉부, 상호접속부, 금속화층, 및 팩키징을 생략하고 도시한 제2의 양호한 실시예의 각각의 셀(110)의 개략적인 평면도 및 정단면도이다. 셀(110)은 P형 ＜100＞ 배향 실리콘기판(132), 소오스(111) 및 드레인(112)를 제공하는 매입 n+비트라인(117), 필드 산화물(이산화실리콘)(134), 아이솔레이션 필드 산화물(135), n+도포된 폴리실리콘(다결정질 실리콘) 부동 게이트(113), 인터레벨 산화물(136), 인터레벨 질화물(실리콘 질화물)(138), 제5b도에 도시한 바와 같은 제어 게이트(114)를 제공하는 n+도프된 폴리실리콘 워드라인(115), 제1게이트 산화물(140), 및 제2게이트 산화물(142) 및 소거 터널링 산화물(123)을 포함한다. 제5a도로부터 알 수 있는 바와 같이, 셀(10)은 교차점 셀이고(필드 산화물 아이솔레이션을 모든 제3비트라인을 발생시키지만 셀은 비트라인 및 워드라인의 교차점에 있다) 측정가능한 길이 λ로 표시된 다음 크기를 갖고 있다. 소오스(111)과 드레인(112) 사이의 채널 영역은 폭 λ 및 길이 λ를 갖고 있고, 매입 비트라인은 폭 2λ를 갖고 있으며, 부동 게이트(113)은 폭(제5a도에서의 수직거리) λ를 갖고 있고 인접한 부동 게이트로부터 λ만큼 분리되고, 부동 게이트(113)은 길이 4λ를 갖고 있고, 드레인 영역(112)상의 부동 게이트(113)의 중첩 영역(152)는 약 1/3λ2이고, 채널 영역상의 부동 게이트(113)의 중첩 영역(154)도 또한 약 1/3λ2이고, 부동 게이트(113)의 전체 영역은 약 4λ2이다. 그러므로 셀(110)은 약 12λ2를 차지한다. 전형적으로, λ는 1메가비트 플래쉬 EEPROM 의 경우에 약 1㎛와 동일하게 되고, 상기 산화물 및 질화물 두께에도 이러한 λ가 적합하다.
셀(110)의 동작은 산화물 및 질화물 두께의 가정하에 소정의 전압으로 다음과 같이 행해진다. 소오스(111)과 드레인(112) 사이의 영역은 부동 게이트 트랜지스터를 형성하는 제1게이트 산화물(140)상의 부동 게이트(113) 위의 제어 게이트(114)와, 부동 게이트 트랜지스터와 직렬로된 선택 트랜지스터를 형성하는 제2게이트 산화물(142)상의 제어 게이트(114)를 갖고 있는 병합 트랜지스터를 구성한다. 트랜지스터는 약 0.75V로 조정된 임계 전압을 갖고 있다. 셀(110)내의 정보는 병합 트랜지스터가 5V이 제어 전압에 의해 턴온 되었는지의 여부에 따라 저장되고, 인가된 드레인 전압은 3V이다. 부동 게이트(113)이 부동 게이트 트랜지스터의 임계값을 5V 이상으로 상승시키기에 충분한 부(-)의 순수 전하를 갖고 있는 경우에, 5V의 제어 게이트 전압은 병합 트랜지스터를 턴 온시키기에 불충분하지만, 부동 게이트(113)의 최소의 순수 전하를 갖고 있는 경우에 5V의 제어 게이트 전압은 2개의 트랜지스터를 모두 턴온시킨다. 반대로, 제어 게이트 전압이 약 0V인 경우에, 선택 트랜지스터는 오프되는데, 이것은 임계 전압을 0이하로 감소시키는(공핍 모드로 되게 하는) 부동 게이트 트랜지스터의 과대소거를 보상한다.
블록 소거 모드에서, 열 디코더(118)은 약 0V의 전압을 모든 비트라인(117)에 인가한다. 셀(110)을 포함하는 셀의 행 또는 셀의 블록을 소거시키기 위해서, 행 디코더(116)은 선택된 행의 제어 게이트(114)에 접속된 워드라인(115)에 약 +13V의 전압 펄스를 인가하고 모든 다른 워드라인(115)에 약 0V의 전압펄스를 인가한다.
이것은 행내의 각각의 셀에 대해 터널링 산화물(132)을 통해 비트라인(117)로부터 부동 게이트(113)내로 전자가 터널링하게 하여 블록 소거를 발생시킨다. 물론, 모든 행들은 전압 펄스를 모든 워드라인에 인가시킴으로써 동시에 소거될 수 있어, 이것은 벌크 소거를 발생시킨다.
프로그램 모드에서, 열 디코더(118)은 선택된 셀의 소오스에 접속된 비트라인(117)에 약 +5V의 전압을 인가하고 모든 다른 비트라인(117)에 약 0V의 전압을 인가한다. 프로그래밍을 수행시키기 위해서, 행 디코더(116)은 선택된 셀의 제어 게이트(114)에 접속된 워드라인(115)에 -8V의 전압 펄스를 인가하고 모든 다른 워드라인(115)에 약 0V의 전압펄스를 인가한다. 전자는 선택된 셀에 대해 터널링 산화물(123)을 통하여 부동 게이트(113)으로부터 소오스(111)내로 터널아웃 된다.
선택적으로, 뜨거운 전자가 프로그래밍을 위해 부동 게이트(113)내에 주입될 수 있는데, 이 전자를 소거 시키도록 제거하기 위해 터널링이 사용될 수 있다. 이 경우에, 부동 게이트(113)상의 순수 부전하 및 경과적인 고임계 전압은 프로그램된 상태에 대응하고, 부동 게이트상의 최소 순수 전하 및 결과적인 저 임계 전압은 소거된 상태에 대응한다. 그러므로, 셀(110)은 모든 워드라인(115)상의 0V, 소오스(111)을 포함하는 모든 비트라인(117)상의 +15V, 및 드레인(112)에 접속된 비트라인의 부동(비접속) 조건하에서 부동 게이트(113)으로부터 소오스(111)을 포함하는 비트라인(117)까지 전자를 터널링시킴으로써 어레이 내의 모든 다른 셀과 함께 소거된다[부동 게이트(113)상의 순수 전하가 최소 레벨로 감소된다]. 터널링은 얇은 터널링 산화물(123) 양단의 약 +10V의 초기 전위 강하에 의해 구동된다.
셀(110)은 제어 게이트(114)를 포함하는 워드라인(115)상의 +13V, 모든 다른 워드라인상의 0V, 소오스(111)을 포함하는 비트라인(117)상의 +10V, 및 모든 다른 비트라인상의 OV의 조건하에서 소오스(111)로부터 부동 게이트(113)내로 전자를 애벌랜치 주입함으로써 프로그램된다[부동 게이트(13)상에 부(-)의 순수 전하를 설정한다]. 동일한 행내의 다른 셀들은 모든 다른 비트라인상의 0V가 전류 흐름이 없고 뜨거운 전자가 없다는 것을 의미하기 때문에 프로그램되지 않고, 상이한 행내의 모든 다른 셀들은 제어 게이트 전압이 0V이기 때문에 프로그램되지 않는다.
셀(110)은 (1) 단계 (a) 및 (b)와 유사한 주입 및 산화물(134) 성장전에 아이솔레이션 산화물(135)를 성장시키고(2) 및 제1게이트 산화물(140) 및 터널링 산화물(125)의 성장 전이나 터널링 산화물(123)을 통하여, 터널링산화물(123) 하부에 비트라인(117)을 연장시키도록 후속적으로 비소를 주입하는 부수적인 단계로 제1의 양호한 실시예의 방법에 의해 제조될 수 있다. 이 후속적인 비소주입은 소거 터널링을 위한 영역이 작게되는 교환(tradeoff)가 방지될 수 있으므로 소거시간이 길어지게 할 수 있다.
제3의 양호한 실시예의 플래쉬 EEPROM 은 제6도에 개략적 평면도로 부분적으로 도시되어 있고, 메모리 셀의 어레이 및 주변 장치를 포함한다. 각각의 셀은 소오스(211), 드레인(212), 부동 게이트(213), 제어 게이트(214) 및 소거 노드(221)을 갖고 있는 부동 게이트 트랜지스터(210)이다. 즉, 셀(110)과 동일한 소자를 갖고 있다. 그러나 셀(210)은 분리 확산 라인(225)상에 소오스 비트라인(217)로부터 원격 배치된 소거노드(221)을 갖고 있다. 셀의 행내의 모든 게이트(214)는 워드라인(215)에 접속되고, 모든 워드라인(215)는 행 디코더(216)에 접속된다. 셀의 열내의 모든 소오스(211)은 소오스 비트 라인(217)내에 있게되고, 셀의 열내의 모든 드레인(212)는 드레인 비트라인(217) 내에 있게 되며, 소오스 및 드레인 비트라인(217)은 열 디코더(218)에 접속된다. 소거노드(221)은 소거라인(225)에 모두 접속된다. 제3의 양호한 실시예의 동작은 제2의 양호한 실시예의 동작과 유사한 것으로, 각각의 셀의 다음 설명에 관련하여 상세하게 고찰하겠다.
제7a-b도는 간단히 하기 위해 표면안정화층, 접촉부, 상호접속부, 금속화층, 및 팩키징을 생략하고 도시한 제3의 양호한 실시예의 각각의 셀(210)의 개략적인 평면도 및 정단면도이다. 셀(210)은 P형 ＜100＞배향 실리콘 기판(232), 소오스(211) 및 드레인(212)를 제공하는 매입 n+비트라인(217), 필드 산화물(234), 아이솔레이션 또는 필드 산화물(235), n+도프된 폴리실리콘 부동 게이트(213), 인터레벨 산화물(236), 인터레벨 질화물(238), 제7b도에 도시한 바와 같은 제어 게이트(214)를 제공하는 n+도프된 폴리실리콘 워드라인(215), 제1게이트 산화물(240), 제2게이트 산화물(242), 소거 터널링 산화물(223), 및 매입 n+소거라인(225)를 포함한다.
제7a도로부터 알 수 있는 바와 같이, 셀(10)은 거의 교차점 셀이고(셀은 비트라인/소거라인 쌍 및 워드라인의 교차점에 있다) 측정가능한 길이 λ로 표시된 다음 크기를 갖고 있다. 소오스(211)과 드레인(212) 사이의 채널 영역은 폭 λ 및 길이 2/3λ를 갖고 있고, 매입 소오스 비트라인(217)은 폭 λ를 갖고 있으며, 매입 드레인 비트라인(217)은 폭 2λ를 갖고 있고, 부동 게이트(213)은 폭(제2a도에서의 수직거리)λ를 갖고 있으며 인접한 부동 게이트로부터 λ만큼 분리되고, 부동 게이트(213)은 길이 4λ를 갖고 있고, 드레인 영역(212)상의 부동 게이트(213)의 중첩 영역(252)는 약 1/3λ2이고, 채널 영영상의 부동 게이트(213)의 중첩 영역(254)도 또한 약 1/3λ2이고, 부동 게이트(213)의 전체 영역은 약 4λ2이다. 그러므로 셀(210)은 약 122를 차지한다. 전형적으로 λ는 1메가비트 플래쉬 EEPROM 의 경우에 약 1μ와 동일하게 되고, 상기 산화물 및 질화물 두께에도 이러한 λ가 적합하다.
셀(210)의 동작은 분리 소거라인(225)가 다음 설명에서 알게 되는 부수적인 부동 게이트(213) 전원 제어를 제공하는 것을 제외하고는 셀(110)의 것과 유사하다. 셀(10) 및 (110)에서와 같이, 소오스(211)과 드레인(212) 사이의 영역은 부동 게이트 트랜지스터를 형성시키는 제1게이트 산화물(240)상의 부동 게이트(213)위의 제어 게이트(214)와 부동 게이트 트랜지스터와 직렬로 된 선택트랜지스터를 형성하는 제2게이트 산화물(242)상의 제어 게이트(214)를 갖고 있는 병합 트랜지스터를 구성한다. 트랜지스터는 약 0.75V로 조정된 임계 전압을 갖고 있다. 셀(210)내의 정보는 병합 트랜지스터가 5V의 제어 게이트 전압에 의해 턴온되었는지의 여부에 따라 저장되고, 인가된 드레인 전압은 3V이다. 부동 게이트(213)이 부동 게이트(트랜지스터의 임계값을 5V 이상으로 상승시키기에 충분한 부(-)의 순수 전하를 갖고 있는 경우에, 5V에 제어 게이트 전압은 병합 트랜지스터를 턴 온시키기에 불충분하지만, 부동 게이트(213)이 최소의 순수 전하를 갖고 있는 경우에 5V의 제어 게이트 전압은 2개의 트랜지스터를 모두 턴 온시킨다. 반대로, 제어 게이트 전압이 약 0V인 경우에, 선택 트랜지스터는 오프되는데, 이것은 임계 전압은 0이하로 감소시키는(공핍 모드로 되게 하는) 부동 게이트 트랜지스터의 과대소거를 보상한다. 셀(210)의 이 판독중에, 소거 라인(225)는 부동 게이트(213)의 전위를 상승시키기 위해 5V로 유지된다.
블록 소거 모드에서, 열 디코더(218)은 약 0V의 전압을 모든 비트라인(217)에 인가한다. 셀(210)을 포함하는 셀의 행 또는 셀의 블록을 소거시키기 위해서, 행 디코더(216)은 선택된 행의 제어 게이트(214)에 접속된 워드라인(215)에 약 +13V의 전압 펄스를 인가하고 모든 다른 워드라인(215)에 약 0V의 전압펄스를 인가한다.
이것은 행내의 각각의 셀에 대해 터널링 산화물(123)을 통해 비트라인(217)로부터 부동 게이트(213)내로 전자가 터널링하게 하여 블록소거를 발생시킨다. 물론, 모든 행들은 전압 펄스를 모든 워드라인에 인가시킴으로써 동시에 소거될 수 있어, 이것은 벌크 소거를 발생시킨다.
프로그램 모드에서, 열 디코더(218)은 선택된 셀의 소오스에 접속된 비트라인(217)에 약 +5V의 전압을 인가하고 모든 다른 비트라인(217)에 약 0V의 전압을 인가한다. 프로그래밍을 수행시키기 위해서, 행 디코더(216)은 선택된 셀의 제어 게이트(214)에 접속된 워드라인(215)에 -8V의 전압 펄스를 인가하고 모든 다른 워드라인(215)에 약 0V의 전압펄스를 인가한다. 전자는 선택된 셀에 대해 터널링 산화물(223)을 통하여 부동 게이트(213)으로부터 소오스(211)내로 터널 아웃된다.
선택적으로, 뜨거운 전자가 프로그래밍을 위해 부동 게이트(113)내에 주입될 수 있는데, 이 전자를 소거시키도록 제거하기 위해 터널링이 사용될 수 있다.
이 경우에, 부동 게이트(213)상의 순수 부전하 및 결과적으로 임계 전압은 프로그램된 상태에 대응하고, 부동 게이트(213)상의 최소 순수 전하 및 결과적인 저 임계 저압은 소거된 상태에 대응한다. 그러므로 셀(210)은 제어 게이트(214)를 포함하는 워드라인(215)상의 +13V, 모든 다른 워드라인상의 0V, 소오스(211)을 포함하는 비트라인(217)상의 +10V, [드레인(212)로 비트라인을 포함하는] 모든 다른 비트라인상의 1V, 및 소거라인(225)상의 5V의 조건하에서 소오스(211)로부터 부동 게이트(213)내로 전자를 애벌랜치 주입함으로써 프로그램된다[부동 게이트(213)상에 부의 순수 전하를 설정한다]. 소거 라인(225)상의 5V 바이어스는 부동 게이트(213)의 전위를 상승시키어 전하 집중을 개량시킨다. 동일 행내의 다른 셀들은 모든 다른 비트라인 상의 1V가 뜨거운 전자가 없다는 것을 의미하기 때문에 프로그램되지 않고, 상이한 행내의 모든 다른 셀들은 제어 게이트 전압이 0V이기 때문에 프로그램되지 않는다.
셀(210)은 모든 워드라인(215)상의 0V, 모든 소거라인(225)상의 +15V, 및 모든 비트라인(217)의 부동(비접속) 조건하에서 부동 게이트(213)으로부터 소거라인(225)내로 전자를 터널링함으로써 어레이 내의 모든 다른 셀들과 함께 소거된다[부동 게이트(213) 상의 순수 전하를 최소 레벨로 감소시킨다].
플래너 토포그래피 및 금속 라인의 제한된 사용, 저전압 동작을 위한 제어 게이트와의 커다란 부동 게이트 용량성 결합, 및 병합 트랜지스터로의 고 팩킹 밀도를 위한 교차점 레이아웃을 제공하는 매입 소오스 및 드레인 라인과 원격 기판 소거라인 특징과 폴리실리콘 부동 게이트로부터 하부 확산라인까지의 전기적 프로그래밍 및 소거의 특징을 유지하면서, 양호한 실시예의 장치 및 방법의 여러 가지 변형이 행해질 수 있다. 에를 들어, 셀의 크기 및 형태는 균일하고 직선으로 되지않고 구부러지고 만곡된 매입 라인 및/또는 워드라인을 가지며, 규화된(silicided) 워드라인을 갖고, 다른 반도체 물질 또는 실리콘-온-절연체 형태 기판을 사용하며, 다른 절연체 물질을 사용하는 것으로 변화될 수 있다.
본 발명은 고 팩킹 밀도 및 간단한 제조공정의 장점을 제공한다.
Claims (21)
- 제1도전형의 반도체층, 상기 층의 표면에 있는 대응하는 절연라인 아래에 각각 배치된, 상기 층내의 제2도전형의 다수의 병렬 제1매입 라인들, 상기 매입 라인들과 교차하고, 상기 표면과 상기 절연라인들위에 있는 다수의 병렬 도전 라인들, 상기 매입 라인들에 평행하고, 상기 표면에서의 상기 층내에 있는 상기 제2도전형의 다수의 병렬 소거라인, 및 각각이 도전성 물질로 형성되고, 상기 도전라인들중의 한 라인 아래에 배치되며, 상기 한 절연 라인의 양 측상의 상기 표면으로 상기 절연 라인들 중의 한 라인위로 연장되고, 제1단부가 상기 절연 라인들중의 한쌍의 인접라인들 사이의 상기 표면의 일부분위에서 종료되고 상기 매입 라인들 중의 대응하는 한쌍의 인접 라인들이 상기 표면의 상기 일부분으로까지 연장되어 상기 인접한 매입 라인 쌍이 트랜지스터의 부동 게이트를 형성하는 게이트를 갖고 있고 또한 상기 트랜지스터의 제어 게이트를 형성하는 상기 도전라인중 상기 한 라인을 갖고 있는 병합 부동 게이트 트랜지스터의 소오스 및 드레인을 형성하며, 제2단부가 상기 제1단부로부터 원격 배치되고 터널가능한 절연체에 의해 상기 소거 라인들 중의 한 라인으로부터 분리된 다수의 분리 게이트들을 포함하는 것을 특징으로 하는 메모리장치.
- 제1항에 있어서, 각각의 소거 라인들이 상기 매입 라인들중의 한 라인과 결합되는 것을 특징으로 하는 메모리.
- 제1항에 있어서, 각각의 상기 소거라인들이 제2절연라인에 의해 상기 매입 라인들 중의 인접 라인으로부터 분리되는 것을 특징으로 하는 메모리.
- 제1항에 있어서, 상기 반도체 층이 P형 실리콘이고, 상기 절연라인들이 이산화실리콘이며, 상기 매입 라인들이 n형 실리콘이고, 상기 도전라인들이 폴리실리콘이며, 상기 분리 게이트들이 폴리실리콘이고, 상기 터널가능한 절연체가 이산화실리콘인 것을 특징으로 하는 메모리.
- 제4항에 있어서, 상기 매입 라인들 및 대응하는 절연 라인들이 n형 도핑된 라인들을 갖는 상기 반도체 층의 산화에 의해 특성화되되, 상기 반도체 층의 나머지 보다 신속한 비율로 산화하고 산화물로부터 도펀트를 분리시키는 상기 도핑된 라인들이 상기 매입 라인들을 형성하도록 성장되는 것을 특징으로 하는 메모리.
- 제4항에 있어서, 각각의 상기 매입 라인들이 균일한 폭으로 되어 있고, 각각의 상기 절연 라인들이 균일한 폭으로 되어 있으며, 각각의 상기 도전 라인들이 균일한 폭으로 되어있고, 상기 매입 라인들이 상기 도전 라인들에 수직인 것을 특징으로 하는 메모리.
- 반도체 층내의 다수의 비트라인들, 상기 반도체 층내의 다수의 소거 라인들, 상기 층위에 있고 상기 비트라인들 및 상기 소거라인들과 교차하는 다수의 워드라인들, 각각이 상기 워드라인들 중의 한 라인과 상기 반도체층 사이에 있고, 상기 비트라인들중의 2개의 인접한 라인들 사이의 상기 반도체 층의 일부분위에 부분적으로 배치되며, 상기 소거 라인들중의 한 라인의 일부분위에 부분적으로 배치되고 터널가능한 유전체에 의해 이로부터 분리되는 다수의 부동 게이트들, 및 상기 비트라인들 및 상기 워드라인들에 접속된 디코드 및 구동회로를 포함하는 것을 특징으로 하는 플래쉬 EEPROM.
- 제7항에 있어서, 각각의 상기 소거 라인들이 상기 비트라인들중의 한 라인과 결합되는 것을 특징으로 하는 플래쉬 EEPROM.
- 제7항에 있어서, 각각의 상기 소거 라인들이 제2절연 라인에 의해 상기 비트 라인들중의 인접 라인으로부터 분리되는 것을 특징으로 하는 플래쉬 EEPROM.
- 제7항에 있어서, 상기 반도체 층이 P형 실리콘이고, 상기 비트라인들이 상기 반도체 층내의 n영역이며, 상기 워드라인들이 폴리실리콘이고, 상기 부동 게이트들이 폴리실리콘이며, 상기 터널가능한 유전체가 이산화실리콘인 것을 특징으로 하는 플래쉬 EEPROM.
- 제10항에 있어서, 각각의 상기 비트라인들이 균일한 폭으로 되어 있고, 각각의 상기 워드라인들이 균일한 폭으로 되어 있으며, 상기 비트라인들이 상기 워드라인들에 수직인 것을 특징으로 하는 플래쉬 EEPROM.
- 제1도전형의 반도체 층, 상기 층의 표면에 있는 대응하는 절연 라인 아래에 각각 배치된 상기 층내의 제2도전형의 다수의 병렬 매입라인들, 상기 매입 라인들과 교차하고 상기 표면과 상기 절연라인들 위에 있는 다수의 병렬 도전라인들, 각각이 도전성 물질로 형성되고, 상기 도전 라인들중의 한 라인 아래에 배치되며, 상기 한 절연 라인의 한측상의 상기 표면으로 상기 절연 라인들 중의 한 라인위로 연장되고, 제1단부가 상기 절연 라인들중의 한쌍의 인접라인들 사이의 상기 표면의 일부분위에서 종료되고 상기 매입 라인들 중의 대응하는 한쌍의 인접 라인들이 상기 표면의 상기 일부분으로까지 연장되며 터널 가능한 유전체에 의해 게이트로부터 분리된 다수의 분리 게이트들을 포함하되, 여기서, 상기 인접한 매입 라인 쌍이 트랜지스터의 부동 게이트를 형성하는 상기 게이트를 갖고 있고 상기 트랜지스터의 제어 게이트를 형성하는 상기 도전라인들 중의 상기 한 라인을 갖고 있는 병합 부동 게이트 트랜지스터의 소오스 및 드레인을 형성하는 것을 특징으로 하는 메모리 장치.
- 제12항에 있어서, 상기 반도체 층이 P형이 실리콘이고, 상기 절연 라인들이 이산화실리콘이며, 상기 매입 라인들이 상기 P형 실리콘 내의 n형 영역들이고, 상기 도전 라인들이 폴리실리콘이며, 상기 분리 게이트들이 폴리실리콘인 것을 특징으로 하는 메모리.
- 제13항에 있어서, 상기 매입 라인들 및 대응하는 절연 라인들이 n형 도핑된 라인들을 갖는 상기 반도체 층의 산화물에 의해 특성화되되, 상기 반도체 층의 나머지보다 신속한 비율로 산화하고 산화물로부터 도펀트를 분리시키는 상기 도핑된 라인들이 상기 매입 라인들을 형성하도록 성장되는 것을 특징으로 하는 메모리.
- 제13항에 있어서, 각각의 상기 매입 라인들이 균일한 폭으로 되어 있고, 각각의 상기 절연 라인들이 균일한 폭으로 되어 있으며, 각각의 상기 도전 라인들이 균일한 폭으로 되어 있고, 상기 매입라인들이 상기 도전라인들에 수직인 것을 특징으로 하는 메모리.
- 제13항에 있어서, 각각의 상기 매입 라인들이 균일한 폭으로 되어 있고, 각각의 상기 절연 라인들이 균일한 폭을 되어 있으며, 각각의 상기 도전 라인들이 가변 폭이고, 상기 매입 라인들이 상기 도전 라인들에 수직인 것을 특징으로 하는 메모리.
- 반도체 층 내의 다수의 비트라인들, 상기 층 위에 있고 상기 비트 라인들과 교차하는 다수의 워드라인들, 각각이 상기 워드 라인들 중의 하나와 상기 비트라인들 중의 하나와의 사이에 배치되고 상기 비트라인들 중의 두 개의 인접한 비트라인들 사이의 상기 반도체 층의 일부분위로 연장되는 다수의 부동 게이트들, 각각이 상기 게이트들 중의 한 게이트의 일부분을 하부의 비트라인에 연결하는 다수의 터널가능한 유전체들, 및 상기 비트라인들 및 상기 워드 라인들에 연결된 디코드 및 구동회로를 포함하는 것을 특징으로 하는 EEPROM.
- 제17항에 있어서, 상기 비트라인들 각각이 상기 비트 라인에 대응하는 절연 라인 하부에 배치되는 상기 반도체 층내의 도핑된 영역이며, 상기 비트라인들과 대응하는 절연 라인들이 도핑된 라인들을 갖는 상기 반도체 층의 산화에 의해 특성화되되, 상기 반도체층의 나머지보다 신속한 비율로 산화하고 산화물로부터 도펀트를 분리시키는 상기 도핑된 라인들이 상기 비트라인들을 형성하도록 성장되는 것을 특징으로 하는 EEPROM.
- 제17항에 있어서, 상기 반도체 층이 P형 실리콘이고, 상기 비트라인들이 상기 반도체 층 내의 n영역이며, 상기 워드라인들이 폴리실리콘이고, 상기 부동 게이트들이 폴리실리콘이며, 상기 터널 가능한 유전체가 이산화 실리콘인 것을 특징으로 하는 EEPROM.
- 제19항에 있어서, 각각의 상기 비트라인들이 균일한 폭으로 되어 있고, 각각의 상기 워드라인들이 균일한 폭으로 되어 있으며, 상기 비트라인들이 상기 워드라인들에 수직인 것을 특징으로 하는 EEPROM.
- 제19항에 있어서, 각각의 상기 비트라인들이 균일한 폭으로 되어 있고, 각각의 상기 워드라인들이 가변 폭이며, 상기 비트라인들이 상기 워드라인들에 수직인 것을 특징으로 하는 EEPROM.
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