JP2833627B2 - メモリ装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 （関連出願の記載） いずれも共願である1985年９月23日出願の米国特許出
願第785,309号及び1985年９月27日出願の米国特許出願
第780,851号は、関連する主題を開示している。これら
の出願は、本出願の譲受人に譲渡されている。
願第785,309号及び1985年９月27日出願の米国特許出願
第780,851号は、関連する主題を開示している。これら
の出願は、本出願の譲受人に譲渡されている。
（発明の分野） 本発明は、電子半導体装置に関し、更に詳しくは、消
去可能プログラマブル・メモリ装置及び製造方法に関す
る。
去可能プログラマブル・メモリ装置及び製造方法に関す
る。
（従来技術） 金属酸化物半導体電界効果トランジスタ（MOSFET）に
よる非揮発性半導体メモリ装置は、1967年に初めて提案
された。〔例えば、半導体装置の物理学（Physics of S
emiconducton Devices）496−506頁（ワイリーインター
サイエンス（Wiley−Interscience）第２版、1981年）
参照〕。これらの装置は、配設されている浮遊ゲート又
はフローティング・ゲートに対する一定量の電荷の存在
または非存在としての１ビットの情報を格納し、その結
果この電荷はMOSFETのしきい電圧に影響を与える。現在
MOSFETの非揮発性メモリ装置には、EPROM、EEPROM及び
フラッシュEEPROMが含まれている。
よる非揮発性半導体メモリ装置は、1967年に初めて提案
された。〔例えば、半導体装置の物理学（Physics of S
emiconducton Devices）496−506頁（ワイリーインター
サイエンス（Wiley−Interscience）第２版、1981年）
参照〕。これらの装置は、配設されている浮遊ゲート又
はフローティング・ゲートに対する一定量の電荷の存在
または非存在としての１ビットの情報を格納し、その結
果この電荷はMOSFETのしきい電圧に影響を与える。現在
MOSFETの非揮発性メモリ装置には、EPROM、EEPROM及び
フラッシュEEPROMが含まれている。
EPROM（消去可能プログラマブル読み出し専用メモ
リ）セルは、浮遊ゲートに一定量の電子としての１ビッ
トの情報を格納し、この電子はなだれ状にセル・トラン
ジスタ・チャンネルのドレン端から浮遊ゲートに注入さ
れ、紫外線中で光電子を照射することにより同時に全て
のセルに対して消去される。浮遊ゲート・アバランシ注
入MOSトランジスタは、一般的に「FAMOS」トランジスタ
と呼ばれる。EPROMの密度は、1984年迄に１メガビット
に達したが、紫外線による消去の不便さによって、開発
はEEPROM及びフラッシュ（Flash）EEPROMを指向してい
る。
リ）セルは、浮遊ゲートに一定量の電子としての１ビッ
トの情報を格納し、この電子はなだれ状にセル・トラン
ジスタ・チャンネルのドレン端から浮遊ゲートに注入さ
れ、紫外線中で光電子を照射することにより同時に全て
のセルに対して消去される。浮遊ゲート・アバランシ注
入MOSトランジスタは、一般的に「FAMOS」トランジスタ
と呼ばれる。EPROMの密度は、1984年迄に１メガビット
に達したが、紫外線による消去の不便さによって、開発
はEEPROM及びフラッシュ（Flash）EEPROMを指向してい
る。
EEPROM（電気的消去可能プログラマブル読み出し専用
メモリ）は、絶縁体に電荷をトンネル、すなわち貫通さ
せることにより、１個のメモリ・セルに対して情報のプ
ログラムと消去の両方を行う。FLOTOXバージョンは、EP
ROMと同様に浮遊ゲートを使用しているが、浮遊ゲート
とトランジスタ・ゲートの間に薄いトンネル酸化物を使
用している。集合組織化したポリ・バージョンは、一つ
が浮遊ゲートである３つのポリシリコン・ゲート間での
電子の貫通（通り抜け）を利用している。MNOSバージョ
ンは、積み重ねられた酸化物及び窒化物ゲート絶縁体を
使用し、窒化物のトラップに電荷を格納し、酸化物を通
してチャンネル領域へ電子を貫通（通り抜け）させるこ
とによってプログラム及び消去を行う。一般論について
は、1986年発行のIEDM技術ダイジェスト（Tech.Diges
t）580頁のS.ライ（Lai）他による「最近の主要なE2技
術の比較と趨勢（Comparison and Trends in Today's D
ominant E2 Technologies）を参照されたい。
メモリ）は、絶縁体に電荷をトンネル、すなわち貫通さ
せることにより、１個のメモリ・セルに対して情報のプ
ログラムと消去の両方を行う。FLOTOXバージョンは、EP
ROMと同様に浮遊ゲートを使用しているが、浮遊ゲート
とトランジスタ・ゲートの間に薄いトンネル酸化物を使
用している。集合組織化したポリ・バージョンは、一つ
が浮遊ゲートである３つのポリシリコン・ゲート間での
電子の貫通（通り抜け）を利用している。MNOSバージョ
ンは、積み重ねられた酸化物及び窒化物ゲート絶縁体を
使用し、窒化物のトラップに電荷を格納し、酸化物を通
してチャンネル領域へ電子を貫通（通り抜け）させるこ
とによってプログラム及び消去を行う。一般論について
は、1986年発行のIEDM技術ダイジェスト（Tech.Diges
t）580頁のS.ライ（Lai）他による「最近の主要なE2技
術の比較と趨勢（Comparison and Trends in Today's D
ominant E2 Technologies）を参照されたい。
フラッシュEEPROMは、EPROM（アバランシ注入）また
はEEPROM（貫通）のいずれかの方法でプログラムを行
い、EEPROM（貫通）の仕方で消去を行うハイブリッドで
あるが、消去は一般的にEPROMの紫外線による消去に類
似するメモリ全体のバルク電気消去に限定されている。
はEEPROM（貫通）のいずれかの方法でプログラムを行
い、EEPROM（貫通）の仕方で消去を行うハイブリッドで
あるが、消去は一般的にEPROMの紫外線による消去に類
似するメモリ全体のバルク電気消去に限定されている。
大規模集積度への趨勢は、電力損失の少ない、高度に
パッケージされたメモリ・セルを必要とし、マルチブル
・リプログラミングを柔軟に行うことに対する要望が、
耐久性のあるトンネル酸化物を必要としている。その結
果、基本となるEPROM、EEPROM及びフラッシュEEPROMの
セルの多くの変形が紹介されている。例えばマックエル
ロイ（McElroy）の米国特許第4,373,248号は、浮遊ゲー
ト・セルに対するソース及びドレン（ビット線）として
動作するシリコン基板中の１組の並列連続埋設n+拡散線
及び制御ゲート（ワード線）として動作する浮遊ゲート
上の第２組の平行連続多結晶シリコン線を有するアレイ
状のEPROMセルを示している。ポリ・シリコン線は、埋
設拡散線に直角である。J.エスキベル（Esquivel）他に
よる1986年発行のIEDM技術ダイジェスト592頁の「高密
度無接触自己整合EPROMセル・アレイ技術（High Densit
y Contactless,Self Aligned EPROM Cell Array Techno
logy）」、ミッチェル（Mitchell）の米国特許第4,597,
060号及び杉浦他の米国特許第4,451,904号は、またEPRO
Mアレイ中に埋設ビット線及びこれと直交する多結晶シ
リコンのワード線を有している。
パッケージされたメモリ・セルを必要とし、マルチブル
・リプログラミングを柔軟に行うことに対する要望が、
耐久性のあるトンネル酸化物を必要としている。その結
果、基本となるEPROM、EEPROM及びフラッシュEEPROMの
セルの多くの変形が紹介されている。例えばマックエル
ロイ（McElroy）の米国特許第4,373,248号は、浮遊ゲー
ト・セルに対するソース及びドレン（ビット線）として
動作するシリコン基板中の１組の並列連続埋設n+拡散線
及び制御ゲート（ワード線）として動作する浮遊ゲート
上の第２組の平行連続多結晶シリコン線を有するアレイ
状のEPROMセルを示している。ポリ・シリコン線は、埋
設拡散線に直角である。J.エスキベル（Esquivel）他に
よる1986年発行のIEDM技術ダイジェスト592頁の「高密
度無接触自己整合EPROMセル・アレイ技術（High Densit
y Contactless,Self Aligned EPROM Cell Array Techno
logy）」、ミッチェル（Mitchell）の米国特許第4,597,
060号及び杉浦他の米国特許第4,451,904号は、またEPRO
Mアレイ中に埋設ビット線及びこれと直交する多結晶シ
リコンのワード線を有している。
宮本の米国特許第4,642,673号は、制御ゲートとして
動作する平行連続埋設拡散線のついたEPROMセル・アレ
イを有し、各セルは、浮遊ゲート・トランジスタ及び拡
散線上に延びる浮遊ゲートと直列の選択トランジスタを
有している。ソース及びドレン接点は、拡散線と直角な
金属線（ビット線及びソース線）であり、選択トランジ
スタのゲートは拡散線と平行な多結晶シリコン線（ワー
ド線）である。過剰消去された浮遊ゲート・トランジス
タがデプレッション・モードになり制御ゲートに電源が
供給されなくても導通することを回避するため、直列選
択トランジスタが付加されていることに留意されたい。
動作する平行連続埋設拡散線のついたEPROMセル・アレ
イを有し、各セルは、浮遊ゲート・トランジスタ及び拡
散線上に延びる浮遊ゲートと直列の選択トランジスタを
有している。ソース及びドレン接点は、拡散線と直角な
金属線（ビット線及びソース線）であり、選択トランジ
スタのゲートは拡散線と平行な多結晶シリコン線（ワー
ド線）である。過剰消去された浮遊ゲート・トランジス
タがデプレッション・モードになり制御ゲートに電源が
供給されなくても導通することを回避するため、直列選
択トランジスタが付加されていることに留意されたい。
D.ガッターマン（Guterman）の米国特許第4,590,504
号は、金属ビット線及び平行多結晶シリコン制御ゲート
線及び選択トランジスタ・ゲート線に接続された浮遊ゲ
ートにトンネルを行うため、各セルが埋設アース線及び
離れたドレン部を有する埋設ドレン領域に接続された埋
設ソースを有するEEPROMアレイを有している。
号は、金属ビット線及び平行多結晶シリコン制御ゲート
線及び選択トランジスタ・ゲート線に接続された浮遊ゲ
ートにトンネルを行うため、各セルが埋設アース線及び
離れたドレン部を有する埋設ドレン領域に接続された埋
設ソースを有するEEPROMアレイを有している。
F.増岡他の1985年発行のISSCC技術ダイジェスト168頁
の「トリプル多結晶技術を使用した256KフラッシュEEPR
OM（A 256K Flash EEPROM Using Triple Polysilicon T
echnology）」は、第１レベル多結晶消去線、第２レベ
ル多結晶浮遊ゲート及び第３レベル制御ゲート線（ワー
ド線）の付いたフラッシュEEPROMセル・アレイを有して
いる。浮遊ゲート・トランジスタ及び選択トランジスタ
は、チャンネル領域の１部の上のみに浮遊ゲートを有し
ていることによって併合されている。トランジスタのソ
ースは、拡散線に接続され、ドレンは多結晶線上の金属
線に接続されている。拡散線とワード線は平行であり、
消去線と金属線は平行であってかつ拡散線とワード線に
対して直角である。浮遊ゲートは、EPROMの場合のよう
にアバランシ注入によってプログラムされ、浮遊ゲート
の消去は隣接の消去線に対してトンネルすることによっ
て行われる。
の「トリプル多結晶技術を使用した256KフラッシュEEPR
OM（A 256K Flash EEPROM Using Triple Polysilicon T
echnology）」は、第１レベル多結晶消去線、第２レベ
ル多結晶浮遊ゲート及び第３レベル制御ゲート線（ワー
ド線）の付いたフラッシュEEPROMセル・アレイを有して
いる。浮遊ゲート・トランジスタ及び選択トランジスタ
は、チャンネル領域の１部の上のみに浮遊ゲートを有し
ていることによって併合されている。トランジスタのソ
ースは、拡散線に接続され、ドレンは多結晶線上の金属
線に接続されている。拡散線とワード線は平行であり、
消去線と金属線は平行であってかつ拡散線とワード線に
対して直角である。浮遊ゲートは、EPROMの場合のよう
にアバランシ注入によってプログラムされ、浮遊ゲート
の消去は隣接の消去線に対してトンネルすることによっ
て行われる。
しかし、公知のEEPROM及びフラッシュEEPROMには、セ
ルのサイズが大きくてパッケージの密度を制約する問
題、高密度のセルのアレイの絶縁及びプログラム性の問
題及び工程が複雑であるという問題がある。
ルのサイズが大きくてパッケージの密度を制約する問
題、高密度のセルのアレイの絶縁及びプログラム性の問
題及び工程が複雑であるという問題がある。
（発明の概要） 本発明のメモリ装置においては、第１の導電型の半導
体層に第２の導電型の複数の平行なビット線を形成し、
それぞれのビット線はフイールド酸化物の下になってい
るが、そのフイールド酸化物の端で前記の半導体層の表
面に延び、そしてフイールド酸化物の端から半導体層の
表面に延びるところでソースとドレインとを形成してお
り、複数の平行なワード線はビット線とフイールド酸化
物の上で、前記の半導体層の表面上で交差しており、ワ
ード線の下で、フイールド酸化物の上に浮遊ゲートがあ
って、このゲートはソース／ドレインの上に延び、そし
て浮遊ゲートとビット線との間にトンネル酸化物が存在
している。この構成が面積が大きく、製造プロセスが複
雑であるという既知のセルとアレイの問題を解決する。
体層に第２の導電型の複数の平行なビット線を形成し、
それぞれのビット線はフイールド酸化物の下になってい
るが、そのフイールド酸化物の端で前記の半導体層の表
面に延び、そしてフイールド酸化物の端から半導体層の
表面に延びるところでソースとドレインとを形成してお
り、複数の平行なワード線はビット線とフイールド酸化
物の上で、前記の半導体層の表面上で交差しており、ワ
ード線の下で、フイールド酸化物の上に浮遊ゲートがあ
って、このゲートはソース／ドレインの上に延び、そし
て浮遊ゲートとビット線との間にトンネル酸化物が存在
している。この構成が面積が大きく、製造プロセスが複
雑であるという既知のセルとアレイの問題を解決する。
（実施例） 第１図は、メモリ・セルのアレイ及び周辺装置の一部
を示す第１の好適な実施例のEEPROMの概略平面図であ
る。アレイ全体は、100万個以上のセルを有し、約60平
方ミリメートルのサイズのシリコン基板上に組み立てら
れている。各セルは、ソース11、ドレン12、浮遊ゲート
13及び制御ゲート14を有する浮遊ゲートｎチャンネルMO
SFET10である。１ビットの情報は、浮遊ゲート13上のネ
ットの電荷によってセル10内に格納される。浮遊ゲート
13にネットの電荷のない場合、またはネットの正の電荷
のある場合は、セル10のしきい電圧はＬであり、浮遊ゲ
ート13に実質的に負のネット電荷のある場合、しきい電
圧はＨである。制御ゲート電圧（ＨまたはＬのしきい電
圧の間にある）を加え、トランジスタのチャンネル・イ
ンピーダンスを検出するだけでセル10のしきい電圧はＨ
またはＬに決められる。セルの消去された状態はＨのし
きい電圧（浮遊ゲート13の実質的にネットの負の電荷）
を有する状態であると理解され、プログラムされた状態
はＬのしきい電圧を有する状態であると理解される。
を示す第１の好適な実施例のEEPROMの概略平面図であ
る。アレイ全体は、100万個以上のセルを有し、約60平
方ミリメートルのサイズのシリコン基板上に組み立てら
れている。各セルは、ソース11、ドレン12、浮遊ゲート
13及び制御ゲート14を有する浮遊ゲートｎチャンネルMO
SFET10である。１ビットの情報は、浮遊ゲート13上のネ
ットの電荷によってセル10内に格納される。浮遊ゲート
13にネットの電荷のない場合、またはネットの正の電荷
のある場合は、セル10のしきい電圧はＬであり、浮遊ゲ
ート13に実質的に負のネット電荷のある場合、しきい電
圧はＨである。制御ゲート電圧（ＨまたはＬのしきい電
圧の間にある）を加え、トランジスタのチャンネル・イ
ンピーダンスを検出するだけでセル10のしきい電圧はＨ
またはＬに決められる。セルの消去された状態はＨのし
きい電圧（浮遊ゲート13の実質的にネットの負の電荷）
を有する状態であると理解され、プログラムされた状態
はＬのしきい電圧を有する状態であると理解される。
行のセルのゲート14は、全て行アドレス線（ワード
線）15に接続され、ワード線15は全て行デコーダ16に接
続されている。列のセルのソース及びドレン電極11また
は12の全ては、列ライン（ビット線）17に接続され、ソ
ース及びドレンのビット線17は列デコーダ18に接続され
ている。第１の好適な実施例の動作は、以下の個々のセ
ルの説明と関連して詳細に考察される。しかし、下記の
動作についての概略の説明は、大要を把握するのに便利
である。選択されたセルを読み出すため、列デコーダ18
は、この選択されたセルのドレン12に接続されたビット
線17に約＋3Vを加えると共にその他全てのビット線17に
0Vを加え、行デコーダ16は、選択されたセルの制御ゲー
ト14に接続されたワード線15に約＋15Vを加えると共に
その他全てのワード線15に約0Vを加える。従って、この
選択されたセルを除く全てのセルはその浮遊ゲートにネ
ット（net）の電荷があることに関係なくオフされ、選
択されたセルは浮遊ゲート13のネット電荷に応じてオン
またはオフされる。従って、選択されたセルのソースに
接続されたビット線17と選択されたセルのドレンに接続
されたビット線17の間で列デコーダ18の検出するインピ
ーダンスは、選択されたセルに格納されている情報のビ
ットを示す。入力線19Cの信号によって、ビット線17の
選択が決められ、入力線19Rの信号によって、ワード線1
5の選択が決められる。
線）15に接続され、ワード線15は全て行デコーダ16に接
続されている。列のセルのソース及びドレン電極11また
は12の全ては、列ライン（ビット線）17に接続され、ソ
ース及びドレンのビット線17は列デコーダ18に接続され
ている。第１の好適な実施例の動作は、以下の個々のセ
ルの説明と関連して詳細に考察される。しかし、下記の
動作についての概略の説明は、大要を把握するのに便利
である。選択されたセルを読み出すため、列デコーダ18
は、この選択されたセルのドレン12に接続されたビット
線17に約＋3Vを加えると共にその他全てのビット線17に
0Vを加え、行デコーダ16は、選択されたセルの制御ゲー
ト14に接続されたワード線15に約＋15Vを加えると共に
その他全てのワード線15に約0Vを加える。従って、この
選択されたセルを除く全てのセルはその浮遊ゲートにネ
ット（net）の電荷があることに関係なくオフされ、選
択されたセルは浮遊ゲート13のネット電荷に応じてオン
またはオフされる。従って、選択されたセルのソースに
接続されたビット線17と選択されたセルのドレンに接続
されたビット線17の間で列デコーダ18の検出するインピ
ーダンスは、選択されたセルに格納されている情報のビ
ットを示す。入力線19Cの信号によって、ビット線17の
選択が決められ、入力線19Rの信号によって、ワード線1
5の選択が決められる。
ブロック消去モードでは、列デコーダ18は約0Vの電圧
を全てのビット線17に加える。セル10を含む行のセル、
すなわちブロックのセルを消去するためには、行デコー
ダ16は選択された行の制御ゲート14に接続されたワード
線15に約＋13Vの電圧パルスを加え、他の全てのワード
線15に約0Vを加える。これによって行の各々のセルに対
してドレン12から浮遊ゲート13への電子の貫通が行なわ
れ、その結果ブロック消去が行われる。勿論、全てのワ
ード線に電圧パルスを加えることによって全ての行を同
時に消去することができ、これによってバルク消去が行
われる。プログラムモードでは、列デコーダ18は選択さ
れたセルのドレンに接続されたビット線17に約＋5Vの電
圧を加え、その他の全てのビット線17に約0Vの電圧を加
える。プログラムを実行するためには、行デコーダ16は
選択されたセルの制御ゲート14に接続されたワード線15
に約−8Vの電圧パルスを加え、その他の全てのワード線
15に約0Vの電圧を加える。電子は選択されたセルに対し
て浮遊ゲート13からドレン12に貫通する。
を全てのビット線17に加える。セル10を含む行のセル、
すなわちブロックのセルを消去するためには、行デコー
ダ16は選択された行の制御ゲート14に接続されたワード
線15に約＋13Vの電圧パルスを加え、他の全てのワード
線15に約0Vを加える。これによって行の各々のセルに対
してドレン12から浮遊ゲート13への電子の貫通が行なわ
れ、その結果ブロック消去が行われる。勿論、全てのワ
ード線に電圧パルスを加えることによって全ての行を同
時に消去することができ、これによってバルク消去が行
われる。プログラムモードでは、列デコーダ18は選択さ
れたセルのドレンに接続されたビット線17に約＋5Vの電
圧を加え、その他の全てのビット線17に約0Vの電圧を加
える。プログラムを実行するためには、行デコーダ16は
選択されたセルの制御ゲート14に接続されたワード線15
に約−8Vの電圧パルスを加え、その他の全てのワード線
15に約0Vの電圧を加える。電子は選択されたセルに対し
て浮遊ゲート13からドレン12に貫通する。
第2Aないし第2D図は、一般的に10で示される第１の好
適な実施例の個々のセルの概略平面図及び縦断面図であ
る。明確化のために、不活性化、接点、相互接続、金属
化及びパッケイジングは省略されている。第2B図に示す
ように、セル10はＰ型＜100＞指向シリコン基板32、ソ
ース11及びドレン12の設けられている埋設n+ビット線1
7、フィールド酸化物（二酸化シリコン）34、n+ドーピ
ング・ポリシリコン（多結晶シリコン）浮遊ゲート13、
層間酸化物36、層間窒化物（窒化シリコン）38、制御ゲ
ート14が設けられているn+ドーピング・ポリシリコン・
ワード線15、第１ゲート酸化物40、及び第２ゲート酸化
物42を有している。第2A図から明らかなように、セル10
はクロス・ポイント・セル（セルがビット線とワード線
の交点に位置している）であり、計測可能な長さλで表
された下記の寸法を有している。ソース11とドレイン12
の間のチャンネル領域は、幅λ及び長さ２λを有し、埋
設ビット線は３λの幅を有し、浮遊ゲート13は３λの幅
（第2A図における垂直な距離）を有して近接する浮遊ゲ
ートからλだけ分離され、浮遊ゲート13の最も幅の広い
部分は２λの長さを有し、浮遊ゲート13がドレン領域12
と重なっている面積52は約（1/3）λ２であり、浮遊ゲ
ート13がチャンネル領域と重なっている面積54はまた
（1/3）λ２であり、浮遊ゲート13の合計面積は約７λ
２である。従って、セル10は約20λ２を占めている。一
般的に、λは１メガビットのEEPROMの場合、約１μｍで
あり、以下に説明する酸化物及び窒化物の厚さは、この
ようなλに適したものである。
適な実施例の個々のセルの概略平面図及び縦断面図であ
る。明確化のために、不活性化、接点、相互接続、金属
化及びパッケイジングは省略されている。第2B図に示す
ように、セル10はＰ型＜100＞指向シリコン基板32、ソ
ース11及びドレン12の設けられている埋設n+ビット線1
7、フィールド酸化物（二酸化シリコン）34、n+ドーピ
ング・ポリシリコン（多結晶シリコン）浮遊ゲート13、
層間酸化物36、層間窒化物（窒化シリコン）38、制御ゲ
ート14が設けられているn+ドーピング・ポリシリコン・
ワード線15、第１ゲート酸化物40、及び第２ゲート酸化
物42を有している。第2A図から明らかなように、セル10
はクロス・ポイント・セル（セルがビット線とワード線
の交点に位置している）であり、計測可能な長さλで表
された下記の寸法を有している。ソース11とドレイン12
の間のチャンネル領域は、幅λ及び長さ２λを有し、埋
設ビット線は３λの幅を有し、浮遊ゲート13は３λの幅
（第2A図における垂直な距離）を有して近接する浮遊ゲ
ートからλだけ分離され、浮遊ゲート13の最も幅の広い
部分は２λの長さを有し、浮遊ゲート13がドレン領域12
と重なっている面積52は約（1/3）λ２であり、浮遊ゲ
ート13がチャンネル領域と重なっている面積54はまた
（1/3）λ２であり、浮遊ゲート13の合計面積は約７λ
２である。従って、セル10は約20λ２を占めている。一
般的に、λは１メガビットのEEPROMの場合、約１μｍで
あり、以下に説明する酸化物及び窒化物の厚さは、この
ようなλに適したものである。
酸化物及び窒化物の厚さが、第１ゲート酸化物40に対
して100オングストローム、層間酸化物36及び層間窒化
物38の両方に対して200オングストローム及び第２ゲー
ト酸化物42に対して400オングストロームであると仮定
して電圧を加えた場合、セル10の動作は下記の通りであ
る。ソース11及びドレン12の間の領域は、第１ゲート酸
化物40上の浮遊ゲート13の上にある制御ゲート14を有
し、浮遊ゲート・トランジスタを形成すると共に、第２
ゲート酸化物42上の制御ゲート14を有し、浮遊ゲート・
トランジスタと直列の選択トランジスタを形成する併合
トランジスタによって構成されている。それぞれのトラ
ンジスタは、約0.75Vに調整されたしきい電圧（浮遊ゲ
ート13にはネットの電荷がない）を有している。セル10
の情報は、併合トランジスタが5Vの制御ゲート電圧によ
ってオンされているか否かによって格納される。加えら
れるドレン電圧は3Vである。もし浮遊ゲート13が、浮遊
ゲート・トランジスタのしきい電圧を5V以上に上昇させ
るのに十分な負のネット電荷を有しているならば、5Vの
制御ゲート電圧は併合トランジスタをオンするのには不
十分である。これに反して、もし浮遊ゲート13が最小の
ネット電荷を有していれば、5Vの制御ゲート電圧は、両
方のトランジスタをオンする。逆に、もし制御ゲート電
圧が約0Vであれば、選択トランジスタはオフされる。こ
れによって、しきい電圧を０以下に下げる可能性のある
浮遊ゲート・トランジスタのオーバ・プログラミングを
全て補償する（デプレッション・モード）。
して100オングストローム、層間酸化物36及び層間窒化
物38の両方に対して200オングストローム及び第２ゲー
ト酸化物42に対して400オングストロームであると仮定
して電圧を加えた場合、セル10の動作は下記の通りであ
る。ソース11及びドレン12の間の領域は、第１ゲート酸
化物40上の浮遊ゲート13の上にある制御ゲート14を有
し、浮遊ゲート・トランジスタを形成すると共に、第２
ゲート酸化物42上の制御ゲート14を有し、浮遊ゲート・
トランジスタと直列の選択トランジスタを形成する併合
トランジスタによって構成されている。それぞれのトラ
ンジスタは、約0.75Vに調整されたしきい電圧（浮遊ゲ
ート13にはネットの電荷がない）を有している。セル10
の情報は、併合トランジスタが5Vの制御ゲート電圧によ
ってオンされているか否かによって格納される。加えら
れるドレン電圧は3Vである。もし浮遊ゲート13が、浮遊
ゲート・トランジスタのしきい電圧を5V以上に上昇させ
るのに十分な負のネット電荷を有しているならば、5Vの
制御ゲート電圧は併合トランジスタをオンするのには不
十分である。これに反して、もし浮遊ゲート13が最小の
ネット電荷を有していれば、5Vの制御ゲート電圧は、両
方のトランジスタをオンする。逆に、もし制御ゲート電
圧が約0Vであれば、選択トランジスタはオフされる。こ
れによって、しきい電圧を０以下に下げる可能性のある
浮遊ゲート・トランジスタのオーバ・プログラミングを
全て補償する（デプレッション・モード）。
セル10は、制御ゲート14を含むワード線に＋13Vを加
え、その他の全てのワード線すなわちワード線セグメン
トに0Vを加え、ドレン12を含むビット線17に0Vを加え、
その他の全てのビット線に＋5Vを加えた状態で、電子を
ドレン12から浮遊ゲート13に通り抜けさせることによっ
て消去される（負のネット電荷を浮遊ゲート13に加え
る）。ドレン12から浮遊ゲート13への薄い酸化物（ドレ
ン端で100オングストローム）両端の約−10Vの最初の電
位低下によってトンネル効果が生じる。同一の行内の他
のセルは、他の全てのビット線に加えられている＋5Vが
ドレンから浮遊ゲートへの電位低下がかかるセルに対し
て約−5Vにすぎないことを意味しているため、消去され
ない。そして、別の行内のその他の全てのセルは、制御
ゲート電圧が0Vであるため、プログラムされない。
え、その他の全てのワード線すなわちワード線セグメン
トに0Vを加え、ドレン12を含むビット線17に0Vを加え、
その他の全てのビット線に＋5Vを加えた状態で、電子を
ドレン12から浮遊ゲート13に通り抜けさせることによっ
て消去される（負のネット電荷を浮遊ゲート13に加え
る）。ドレン12から浮遊ゲート13への薄い酸化物（ドレ
ン端で100オングストローム）両端の約−10Vの最初の電
位低下によってトンネル効果が生じる。同一の行内の他
のセルは、他の全てのビット線に加えられている＋5Vが
ドレンから浮遊ゲートへの電位低下がかかるセルに対し
て約−5Vにすぎないことを意味しているため、消去され
ない。そして、別の行内のその他の全てのセルは、制御
ゲート電圧が0Vであるため、プログラムされない。
セル10は、制御ゲート14を含むワード線15に−8Vを加
え、その他の全てのワード線に0Vを加え、ドレン12を含
むビット線17に＋5Vを加え、その他の全てのビット線に
0Vを加えるという状態で、電子を浮遊ゲート13からドレ
ン12に貫通させることによって、プログラムされる（浮
遊ゲート13のネット電荷を最小水準に減少させる）。再
び、貫通は、ドレン12から浮遊ゲート13への薄い酸化物
両端の約＋10Vの最初の電位低下によって駆動される。
同一の行内の他のセルは、他の全てのビット線に加えら
れている＋0Vが、ドレンから浮遊ゲートへの電位低下が
かかるセルに対して約＋5Vにすぎないことを意味してい
るため、プログラムされない。そして、別の行内のその
他の全てのセルは、制御ゲート電圧が0Vであるため、プ
ログラムされない。
え、その他の全てのワード線に0Vを加え、ドレン12を含
むビット線17に＋5Vを加え、その他の全てのビット線に
0Vを加えるという状態で、電子を浮遊ゲート13からドレ
ン12に貫通させることによって、プログラムされる（浮
遊ゲート13のネット電荷を最小水準に減少させる）。再
び、貫通は、ドレン12から浮遊ゲート13への薄い酸化物
両端の約＋10Vの最初の電位低下によって駆動される。
同一の行内の他のセルは、他の全てのビット線に加えら
れている＋0Vが、ドレンから浮遊ゲートへの電位低下が
かかるセルに対して約＋5Vにすぎないことを意味してい
るため、プログラムされない。そして、別の行内のその
他の全てのセルは、制御ゲート電圧が0Vであるため、プ
ログラムされない。
セル10をプログラムし消去するのに必要な電圧は、相
対的容量結合及び加えられるバイアスによって決まる。
浮遊ゲート13は等電位ゲートであり、セル10の浮遊ゲー
ト13とその他のエレメントの間の容量結合は、その重複
面積を分離距離で除し、それに分離物質の絶対誘電率を
乗ずることによって概算することができる。浮遊ゲート
13を含む容量は下記の通りである。
対的容量結合及び加えられるバイアスによって決まる。
浮遊ゲート13は等電位ゲートであり、セル10の浮遊ゲー
ト13とその他のエレメントの間の容量結合は、その重複
面積を分離距離で除し、それに分離物質の絶対誘電率を
乗ずることによって概算することができる。浮遊ゲート
13を含む容量は下記の通りである。
ここで、浮遊ゲート13及びビット線17の容量は、酸化
物34の下のビット線17の部分に対するものであり、浮遊
ゲート13及びドレン12の容量は、第１ゲート酸化物40の
下のビット線17のドレン12の部分に対するものである。
他の４つのエレメントの１組のバイアスの下の浮遊ゲー
ト13の電位V0は、簡単に次式から求められる。
物34の下のビット線17の部分に対するものであり、浮遊
ゲート13及びドレン12の容量は、第１ゲート酸化物40の
下のビット線17のドレン12の部分に対するものである。
他の４つのエレメントの１組のバイアスの下の浮遊ゲー
ト13の電位V0は、簡単に次式から求められる。
C0V0＝Qnet＋CFDVD＋CFSVS＋CFCVC＋CFBVB この式は、浮遊ゲート13の電荷Qnetを浮遊ゲート13と
他の４つのエレメントの各々の間の容量及び他の４つの
エレメントの各々の電位プラス浮遊ゲート13に対する容
量合計（C0）と電位（V0）で示している。勿論、Qnet及
びV0は、プログラム及び消去中時間と共に変化し、時間
の変化を考慮した解法は、V0−VDで決まる貫通電流と共
に時間に関してファウラーノルドハイム（Fowler−Nord
heim）電流を貫通積分することを含むであろう。CFDに
対するCFCの比率は、約７であり、これは、制御ゲート1
4とドレン12の間の電位の差の約85％が第１ゲート酸化
物40の両端に現れることを示している。従って、効率的
なトンネルを行うために第１ゲート酸化物40の両端に約
10Vを与えるには制御ゲート14とドレン12の間には13Vし
か必要でないが、これは、これが100オングストローム
の厚さの第１ゲート酸化物40に対して約10MV/cmの電界
を表わすからである。酸化物34上の浮遊ゲート13と制御
ゲート14の位置によって、セル10のコンパクトな交点の
設計の中で大きなオーバーラップ領域が与えられる。酸
化物34の形成中に不純物の拡散によってドレン12が形成
されることにより、浮遊ゲート13に対するドレン12の小
さなオーバーラップ領域が作られる（ドレン12の長さ
は、ホトリトグラフィで扱うより大きい長さである）。
これらのファクターは、大きな容量結合の比率を与え、
これによってプログラム及び消去のために低い電圧を使
用することが可能になる。多結晶シリコン中の横方向の
（第2A図では垂直）出っ張りを無くすることによってセ
ル10の面積は５λ×３λ＝15λ２に削減されるが、これ
により、容量結合率が小さくなり、プログラム及び消去
のための電圧の増加が必要になることに留意されたい。
他の４つのエレメントの各々の間の容量及び他の４つの
エレメントの各々の電位プラス浮遊ゲート13に対する容
量合計（C0）と電位（V0）で示している。勿論、Qnet及
びV0は、プログラム及び消去中時間と共に変化し、時間
の変化を考慮した解法は、V0−VDで決まる貫通電流と共
に時間に関してファウラーノルドハイム（Fowler−Nord
heim）電流を貫通積分することを含むであろう。CFDに
対するCFCの比率は、約７であり、これは、制御ゲート1
4とドレン12の間の電位の差の約85％が第１ゲート酸化
物40の両端に現れることを示している。従って、効率的
なトンネルを行うために第１ゲート酸化物40の両端に約
10Vを与えるには制御ゲート14とドレン12の間には13Vし
か必要でないが、これは、これが100オングストローム
の厚さの第１ゲート酸化物40に対して約10MV/cmの電界
を表わすからである。酸化物34上の浮遊ゲート13と制御
ゲート14の位置によって、セル10のコンパクトな交点の
設計の中で大きなオーバーラップ領域が与えられる。酸
化物34の形成中に不純物の拡散によってドレン12が形成
されることにより、浮遊ゲート13に対するドレン12の小
さなオーバーラップ領域が作られる（ドレン12の長さ
は、ホトリトグラフィで扱うより大きい長さである）。
これらのファクターは、大きな容量結合の比率を与え、
これによってプログラム及び消去のために低い電圧を使
用することが可能になる。多結晶シリコン中の横方向の
（第2A図では垂直）出っ張りを無くすることによってセ
ル10の面積は５λ×３λ＝15λ２に削減されるが、これ
により、容量結合率が小さくなり、プログラム及び消去
のための電圧の増加が必要になることに留意されたい。
セル10の消去中、制御ゲート14は約13Vであり、ドレ
ン12は約0Vである。しかし、ドレン12を含むビット線17
は、また同一のワード線15を使用する同一の行中の隣接
する併合トランジスタのソース11′を有している（第2B
図参照）。もし隣接する併合トランジスタのドレン12′
が約5Vでバイアスされていれば、電流はこの隣接する併
合トランジスタに流れ、ドレン12′のホット電圧は、自
然に浮遊ゲート13′に注入され（ドレン12′に対する浮
遊ゲート13′の電圧は貫通するには低すぎることに留意
のこと）、浮遊ゲート13′を消去する。この可能性は、
行ブロックを消去すること、即ちページ・モードの消去
によって回避することができる。
ン12は約0Vである。しかし、ドレン12を含むビット線17
は、また同一のワード線15を使用する同一の行中の隣接
する併合トランジスタのソース11′を有している（第2B
図参照）。もし隣接する併合トランジスタのドレン12′
が約5Vでバイアスされていれば、電流はこの隣接する併
合トランジスタに流れ、ドレン12′のホット電圧は、自
然に浮遊ゲート13′に注入され（ドレン12′に対する浮
遊ゲート13′の電圧は貫通するには低すぎることに留意
のこと）、浮遊ゲート13′を消去する。この可能性は、
行ブロックを消去すること、即ちページ・モードの消去
によって回避することができる。
第１実施例は、第3A図ないし第3F図に概略縦断面図で
示されている下記のステップを含む第１の好適な実施例
の製造方法を検討することによって更に理解される。
示されている下記のステップを含む第１の好適な実施例
の製造方法を検討することによって更に理解される。
（ａ）ｐ型、＜100＞指向シリコン基板32上に約350オン
グストロームの厚さにパッド酸化物を成長させる。次い
でフォトレジストのスピンを行い、埋設ビット線17の境
界を定めるためにこれにパターンを形成する。注入マス
クとしてパターンを形成したフォトレジストを使用し、
パッド酸化物を介して150keVで８×1015/cm2のヒ素を注
入する。第3A図参照。この注入領域は約800オングスト
ロームであり、シリコン内でのピーク濃度は約500オン
グストロームである。
グストロームの厚さにパッド酸化物を成長させる。次い
でフォトレジストのスピンを行い、埋設ビット線17の境
界を定めるためにこれにパターンを形成する。注入マス
クとしてパターンを形成したフォトレジストを使用し、
パッド酸化物を介して150keVで８×1015/cm2のヒ素を注
入する。第3A図参照。この注入領域は約800オングスト
ロームであり、シリコン内でのピーク濃度は約500オン
グストロームである。
（ｂ）フォトレジスト及びパッド酸化物を剥離する。90
0℃でビット線17上に厚い自己整合酸化物34を成長させ
る。ヒ素を多量にドーピングされたシリコン（ビット線
17）は、これを少量ドーピングされたｐ型シリコン32の
約８倍の速度で蒸気中で酸化する。従って、酸化物34を
4000オングストロームの厚さに成長させても、ドーピン
グされていないシリコン上にはわずか500オングストロ
ームの酸化物44が形成されるにすぎない。更に注入され
たヒ素は、酸化中にシリコンの内に分離され、従ってヒ
素は前進していく酸化物とシリコンの界面の前に優先的
に蓄積する。第3B図を参照すると、これはまたヒ素の横
方向の拡散効果を示し（矢印で示している）、これによ
ってビット線17は、酸化物44と接する。横方向の拡散に
よって、セル10のソース11及びドレン12領域が設けられ
る。
0℃でビット線17上に厚い自己整合酸化物34を成長させ
る。ヒ素を多量にドーピングされたシリコン（ビット線
17）は、これを少量ドーピングされたｐ型シリコン32の
約８倍の速度で蒸気中で酸化する。従って、酸化物34を
4000オングストロームの厚さに成長させても、ドーピン
グされていないシリコン上にはわずか500オングストロ
ームの酸化物44が形成されるにすぎない。更に注入され
たヒ素は、酸化中にシリコンの内に分離され、従ってヒ
素は前進していく酸化物とシリコンの界面の前に優先的
に蓄積する。第3B図を参照すると、これはまたヒ素の横
方向の拡散効果を示し（矢印で示している）、これによ
ってビット線17は、酸化物44と接する。横方向の拡散に
よって、セル10のソース11及びドレン12領域が設けられ
る。
（ｃ）不均一性を補償するため、酸化物34及び44をエッ
チングして500オングストローム除去すると共に20％オ
ーバー・エッチングする。これによって、酸化物44は全
て除去され、酸化物34は約3400オングストロームの厚さ
だけ残る。このエッチングは、HFを使用したウエット・
エッチングまたはCF4を使用したプラズマ・エッチング
である。次に、シリコン32上に第１ゲート酸化物40を10
0オングストロームの厚さに成長させる。ソース11及び
ドレン12上の酸化物40の厚さは、ソース11とドレン12と
基板32との境界に於ける100オングストロームから酸化
物34との界面に於ける800オングストロームまで連続的
に変化する。勿論、この変化は、ヒ素をドーピングされ
たシリコンのより速い酸化に加えて更にヒ素の横方向の
拡散によるものである。この成長によって、酸化物34の
厚さを約4000オングストロームにする。第3C図参照。こ
のステップ（ｃ）は、優先酸化速度の比率を約11対１に
増加するために、酸化物をステップ（ｂ）でより低い温
度（800℃）で成長させ、より厚い第１ゲート酸化物、
例えば200オングストロームの厚さの第１ゲート酸化物
及び2200オングストロームの厚さのフィールド酸化物を
使用することによって無くすることができる。このよう
なより厚い第１ゲート酸化物は、プログラムと消去用の
貫通のためにより高い電圧を必要とし、このようなより
薄いフィールド酸化物はビット線に対する浮遊ゲートの
容量結合を増加させる。
チングして500オングストローム除去すると共に20％オ
ーバー・エッチングする。これによって、酸化物44は全
て除去され、酸化物34は約3400オングストロームの厚さ
だけ残る。このエッチングは、HFを使用したウエット・
エッチングまたはCF4を使用したプラズマ・エッチング
である。次に、シリコン32上に第１ゲート酸化物40を10
0オングストロームの厚さに成長させる。ソース11及び
ドレン12上の酸化物40の厚さは、ソース11とドレン12と
基板32との境界に於ける100オングストロームから酸化
物34との界面に於ける800オングストロームまで連続的
に変化する。勿論、この変化は、ヒ素をドーピングされ
たシリコンのより速い酸化に加えて更にヒ素の横方向の
拡散によるものである。この成長によって、酸化物34の
厚さを約4000オングストロームにする。第3C図参照。こ
のステップ（ｃ）は、優先酸化速度の比率を約11対１に
増加するために、酸化物をステップ（ｂ）でより低い温
度（800℃）で成長させ、より厚い第１ゲート酸化物、
例えば200オングストロームの厚さの第１ゲート酸化物
及び2200オングストロームの厚さのフィールド酸化物を
使用することによって無くすることができる。このよう
なより厚い第１ゲート酸化物は、プログラムと消去用の
貫通のためにより高い電圧を必要とし、このようなより
薄いフィールド酸化物はビット線に対する浮遊ゲートの
容量結合を増加させる。
（ｄ）LPCVD法によって第１レベルの多結晶シリコンを3
000オングストロームの厚さに蒸着し、多結晶シリコンn
+をドーピングするため、リンを注入または拡散する。
レベル間酸化物を100オングストロームの厚さに蒸着ま
たは成長させ、レベル間窒化物を100オングストローム
の厚さに蒸着するが、各蒸着はLPCVD法によって行われ
る。フォトレジストのスピンを行い、これにパターンを
形成してビット線17に平行な浮遊ゲート13の縁部の境界
を定める。次いで、パターンを形成されたフォトレジス
トをエッチング・マスクとして使用し、キャップ酸化物
36及び窒化物38を有する浮遊ゲート13のプレカーソル
（Precursor）を形成するため、CF4のプラズマを使用し
て窒化物、酸化物及び多結晶シリコンを非等方的にエッ
チングする。縦断面図は第3D図を参照し、平面図は第3E
図を参照。プラズマ・エッチングはまた第１ゲート酸化
物40の露出部の１部を除去することに留意されたい。第
１ゲート酸化物40の露出部の残りは、HFで剥離される。
000オングストロームの厚さに蒸着し、多結晶シリコンn
+をドーピングするため、リンを注入または拡散する。
レベル間酸化物を100オングストロームの厚さに蒸着ま
たは成長させ、レベル間窒化物を100オングストローム
の厚さに蒸着するが、各蒸着はLPCVD法によって行われ
る。フォトレジストのスピンを行い、これにパターンを
形成してビット線17に平行な浮遊ゲート13の縁部の境界
を定める。次いで、パターンを形成されたフォトレジス
トをエッチング・マスクとして使用し、キャップ酸化物
36及び窒化物38を有する浮遊ゲート13のプレカーソル
（Precursor）を形成するため、CF4のプラズマを使用し
て窒化物、酸化物及び多結晶シリコンを非等方的にエッ
チングする。縦断面図は第3D図を参照し、平面図は第3E
図を参照。プラズマ・エッチングはまた第１ゲート酸化
物40の露出部の１部を除去することに留意されたい。第
１ゲート酸化物40の露出部の残りは、HFで剥離される。
（ｅ）パターンを形成されたフォトレジストを剥離し、
第２ゲート酸化物42を400オングストロームの厚さに成
長させる。この酸化によって第１多結晶シリコン13の露
出された縁部に酸化物50が600オングストロームの厚さ
に成長されるが、窒化物38によってマスキングされてい
るため、これは、これ以外の場所には成長しない。第3F
図参照。
第２ゲート酸化物42を400オングストロームの厚さに成
長させる。この酸化によって第１多結晶シリコン13の露
出された縁部に酸化物50が600オングストロームの厚さ
に成長されるが、窒化物38によってマスキングされてい
るため、これは、これ以外の場所には成長しない。第3F
図参照。
（ｆ）LPCVD法によって、第２多結晶シリコンを3000オ
ングストロームの厚さに全面に蒸着する。リンの注入ま
たは拡散によって第２多結晶シリコンn+にドーピングを
行う。フォトレジストによるスピンを行い、これにパタ
ーンを形成し、制御ゲート14を含むワード線15の境界を
定め、パターンを形成されたフォトレジストをエッチン
グ・マスクとして使用して第２多結晶シリコン、窒化
物、酸化物及び第１多結晶シリコンのエッチングを行な
い、ワード線15の縁部と整合する縁部を有するスタック
を形成する。このエッチングによってステップ（ｄ）に
よる第１多結晶シリコンの最初の両方の縁部とワード線
15の間に位置する基板32の部分が除去されることに留意
されたい。第2B図ないし第2D図の断面図参照。これによ
って第2A図ないし第2D図に示す装置が完成される。埋設
ビット線を使用することによって基本的に平坦な装置を
作ることができ、これによって工程が簡単になる。
ングストロームの厚さに全面に蒸着する。リンの注入ま
たは拡散によって第２多結晶シリコンn+にドーピングを
行う。フォトレジストによるスピンを行い、これにパタ
ーンを形成し、制御ゲート14を含むワード線15の境界を
定め、パターンを形成されたフォトレジストをエッチン
グ・マスクとして使用して第２多結晶シリコン、窒化
物、酸化物及び第１多結晶シリコンのエッチングを行な
い、ワード線15の縁部と整合する縁部を有するスタック
を形成する。このエッチングによってステップ（ｄ）に
よる第１多結晶シリコンの最初の両方の縁部とワード線
15の間に位置する基板32の部分が除去されることに留意
されたい。第2B図ないし第2D図の断面図参照。これによ
って第2A図ないし第2D図に示す装置が完成される。埋設
ビット線を使用することによって基本的に平坦な装置を
作ることができ、これによって工程が簡単になる。
第１の好適な実施例のEEPROMは、ｐ型のウエル即ち基
板内にセル10のアレイを有し、かつCMOSに於ける行デコ
ーダのような周辺装置を有するCMOS装置である。セル10
に関する上述の説明は、またNMOS装置にも適応される。
ドピングの型と電圧極性を切り替えると、ｎウエル内に
セルのアレイを有するPMOS装置及びCMOS装置になる。
板内にセル10のアレイを有し、かつCMOSに於ける行デコ
ーダのような周辺装置を有するCMOS装置である。セル10
に関する上述の説明は、またNMOS装置にも適応される。
ドピングの型と電圧極性を切り替えると、ｎウエル内に
セルのアレイを有するPMOS装置及びCMOS装置になる。
第４図は、メモリ・セルのアレイ及び周辺装置の一部
を示す第２の好適な実施例のフラッシュEEPROMの概略平
面図である。アレイ全体は、100万個以上のセルを有
し、約50mm2のサイズのシリコン基板上に組み立てられ
ている。各セルは、ソース111、ドレン112、浮遊ゲート
113、制御ゲート114及び消去ノード121を有する浮遊ゲ
ート・トランジスタ110である。１ビットの情報は、浮
遊ゲート113上のネットの電荷によってセル110内に格納
される。浮遊ゲート113にネットの電荷のない場合、セ
ル110のしきい電圧はＬであり、浮遊ゲート113に実質的
に負のネット電荷のある場合、しきい電圧はＨである。
セル110のしきい電圧は、単に制御ゲート114の電圧を加
え、インピーダンスを検出することによってＨまたはＬ
に決められる。
を示す第２の好適な実施例のフラッシュEEPROMの概略平
面図である。アレイ全体は、100万個以上のセルを有
し、約50mm2のサイズのシリコン基板上に組み立てられ
ている。各セルは、ソース111、ドレン112、浮遊ゲート
113、制御ゲート114及び消去ノード121を有する浮遊ゲ
ート・トランジスタ110である。１ビットの情報は、浮
遊ゲート113上のネットの電荷によってセル110内に格納
される。浮遊ゲート113にネットの電荷のない場合、セ
ル110のしきい電圧はＬであり、浮遊ゲート113に実質的
に負のネット電荷のある場合、しきい電圧はＨである。
セル110のしきい電圧は、単に制御ゲート114の電圧を加
え、インピーダンスを検出することによってＨまたはＬ
に決められる。
行のセルのゲート114は、全て行アドレス線であるワ
ード線115に接続され、ワード線115は全て行デコーダ11
6に接続されている。列のセルのソース及びドレン電極1
11または112の全ては、列ラインビット線117に接続さ
れ、ソース及びドレンのビット線117は列デコーダ118に
接続されている。第２の好適な実施例の動作は、以下の
個々のセルの説明と関連して詳細に考察される。しか
し、下記の動作についての概略の説明は、大要を把握す
るのに便利である。選択されたセルを読み出すため、列
デコーダ118は、この選択されたセルのドレン112に接続
されたビット線117に約＋3Vを加えると共にその他全て
のビット線117に0Vを加え、行デコーダ116は、選択され
たセルの制御ゲート114に接続されたワード線115に約＋
5Vを加えると共にその他全てのワード線115に約0Vを加
える。従って、この選択されたセルを除く全てのセルと
ドレンとしてビット線を共有するセル及びワード線は、
その浮遊ゲートにネットの電荷があることに関係なくオ
フされ、選択されたセルは浮遊ゲート113のネット電荷
に応じてオンまたはオフされる。従って、選択されたセ
ルのソースに接続されたビット線117と選択されたセル
のドレンに接続されたビット線117の間で列デコーダ118
の検出するインピーダンスは、選択されたセルに格納さ
れている情報のビットを示す。入力線119Cの信号によっ
て、ビット線117の選択が決められ、入力線119Rの信号
によって、ワード線115の選択が決められる。
ード線115に接続され、ワード線115は全て行デコーダ11
6に接続されている。列のセルのソース及びドレン電極1
11または112の全ては、列ラインビット線117に接続さ
れ、ソース及びドレンのビット線117は列デコーダ118に
接続されている。第２の好適な実施例の動作は、以下の
個々のセルの説明と関連して詳細に考察される。しか
し、下記の動作についての概略の説明は、大要を把握す
るのに便利である。選択されたセルを読み出すため、列
デコーダ118は、この選択されたセルのドレン112に接続
されたビット線117に約＋3Vを加えると共にその他全て
のビット線117に0Vを加え、行デコーダ116は、選択され
たセルの制御ゲート114に接続されたワード線115に約＋
5Vを加えると共にその他全てのワード線115に約0Vを加
える。従って、この選択されたセルを除く全てのセルと
ドレンとしてビット線を共有するセル及びワード線は、
その浮遊ゲートにネットの電荷があることに関係なくオ
フされ、選択されたセルは浮遊ゲート113のネット電荷
に応じてオンまたはオフされる。従って、選択されたセ
ルのソースに接続されたビット線117と選択されたセル
のドレンに接続されたビット線117の間で列デコーダ118
の検出するインピーダンスは、選択されたセルに格納さ
れている情報のビットを示す。入力線119Cの信号によっ
て、ビット線117の選択が決められ、入力線119Rの信号
によって、ワード線115の選択が決められる。
第5A図及び第5B図は、一般的に110で示される第２の
好適な実施例の個々のセルの概略平面図及び縦断面図で
ある。明確化のために、不活性化、接点、相互接続、金
属化及びパッケイジングは省略されている。第5B図に示
すように、セル110は、Ｐ型＜100＞指向シリコン基板13
2、ソース111及びドレン112をつくっている埋設n+ビッ
ト線117、フィールド酸化物（二酸化物シリコン）134、
絶縁フィールド酸化物135、n+ドーピング・ポリシリコ
ン（多結晶シリコン）浮遊ゲート113、層間酸化物136、
層間窒化物（窒化シリコン）138、制御ゲート114をつく
っているn+ドーピング・ポリシリコン・ワード線115、
第１ゲート酸化物140、第２ゲート酸化物142及び消去ト
ンネル酸化物123を有している。第5A図から明らかなよ
うに、セル110は交点型セル（セルがビット線とワード
線の交点に位置し、フィールド酸化物の絶縁が３つ目の
ビット線毎に行われている）であり、計測可能な長さλ
で表された下記の寸法を有している。ソース111とドレ
ン112の間のチャンネル領域は、幅λ及び長さλを有
し、埋設ビット線は２λの幅を有し、浮遊ゲート113は
λの幅（第5A図における垂直な距離）を有して近接する
浮遊ゲートからλだけ分離され、浮遊ゲート113は４λ
の長さを有し、浮遊ゲート113がドレン領域112と重なっ
ている面積152は約（1/3）λ２であり、浮遊ゲート113
がチャンネル領域と重なっている面積154はまた約（1/
3）λ２であり、浮遊ゲート113の合計面積は約４λ２で
ある。従って、セル110は約12λ２の面積を占めてい
る。一般的に、λは１メガビットのフラッシュEEPROMの
場合、約１μｍであり、上記の酸化物及び窒化物の厚さ
は、このようなλに適したものである。
好適な実施例の個々のセルの概略平面図及び縦断面図で
ある。明確化のために、不活性化、接点、相互接続、金
属化及びパッケイジングは省略されている。第5B図に示
すように、セル110は、Ｐ型＜100＞指向シリコン基板13
2、ソース111及びドレン112をつくっている埋設n+ビッ
ト線117、フィールド酸化物（二酸化物シリコン）134、
絶縁フィールド酸化物135、n+ドーピング・ポリシリコ
ン（多結晶シリコン）浮遊ゲート113、層間酸化物136、
層間窒化物（窒化シリコン）138、制御ゲート114をつく
っているn+ドーピング・ポリシリコン・ワード線115、
第１ゲート酸化物140、第２ゲート酸化物142及び消去ト
ンネル酸化物123を有している。第5A図から明らかなよ
うに、セル110は交点型セル（セルがビット線とワード
線の交点に位置し、フィールド酸化物の絶縁が３つ目の
ビット線毎に行われている）であり、計測可能な長さλ
で表された下記の寸法を有している。ソース111とドレ
ン112の間のチャンネル領域は、幅λ及び長さλを有
し、埋設ビット線は２λの幅を有し、浮遊ゲート113は
λの幅（第5A図における垂直な距離）を有して近接する
浮遊ゲートからλだけ分離され、浮遊ゲート113は４λ
の長さを有し、浮遊ゲート113がドレン領域112と重なっ
ている面積152は約（1/3）λ２であり、浮遊ゲート113
がチャンネル領域と重なっている面積154はまた約（1/
3）λ２であり、浮遊ゲート113の合計面積は約４λ２で
ある。従って、セル110は約12λ２の面積を占めてい
る。一般的に、λは１メガビットのフラッシュEEPROMの
場合、約１μｍであり、上記の酸化物及び窒化物の厚さ
は、このようなλに適したものである。
酸化物および窒化物の厚さを仮定して電圧を加えた場
合、セル110の動作は下記の通りである。ソース111及び
ドレン112の間の領域は、第１ゲート酸化物140上の浮遊
ゲート113の上にある制御ゲート114を有し、浮遊ゲート
・トランジスタを形成すると共に、第２ゲート酸化物14
2上の制御ゲート114を有し、浮遊ゲート・トランジスタ
と直列の選択トランジスタを形成する併合トランジスタ
によって構成されている。それぞれのトランジスタは、
約0.75Vに調整されたしきい電圧を有している。セル110
の情報は、併合トランジスタが5Vの制御ゲート電圧によ
ってオンされているか否かによって格納される。加えら
れるドレン電圧は3Vである。もし浮遊ゲート113が、浮
遊ゲート・トランジスタのしきい電圧を5V以上に上昇さ
せるのに十分な負のネット電荷を有しているならば、5V
の制御ゲート電圧は併合トランジスタをオンするのには
不十分である。これに反して、もし浮遊ゲート113が最
小のネット電荷を有していれば、5Vの制御ゲート電圧
は、両方のトランジスタをオンする。逆に、もし制御ゲ
ート電圧が約0Vであれば、選択トランジスタはオフされ
る。これによって、しきい電圧を０以下に下げる可能性
のある浮遊ゲート・トランジスタの過剰消去を全て補償
する（デプレッション・モード）。
合、セル110の動作は下記の通りである。ソース111及び
ドレン112の間の領域は、第１ゲート酸化物140上の浮遊
ゲート113の上にある制御ゲート114を有し、浮遊ゲート
・トランジスタを形成すると共に、第２ゲート酸化物14
2上の制御ゲート114を有し、浮遊ゲート・トランジスタ
と直列の選択トランジスタを形成する併合トランジスタ
によって構成されている。それぞれのトランジスタは、
約0.75Vに調整されたしきい電圧を有している。セル110
の情報は、併合トランジスタが5Vの制御ゲート電圧によ
ってオンされているか否かによって格納される。加えら
れるドレン電圧は3Vである。もし浮遊ゲート113が、浮
遊ゲート・トランジスタのしきい電圧を5V以上に上昇さ
せるのに十分な負のネット電荷を有しているならば、5V
の制御ゲート電圧は併合トランジスタをオンするのには
不十分である。これに反して、もし浮遊ゲート113が最
小のネット電荷を有していれば、5Vの制御ゲート電圧
は、両方のトランジスタをオンする。逆に、もし制御ゲ
ート電圧が約0Vであれば、選択トランジスタはオフされ
る。これによって、しきい電圧を０以下に下げる可能性
のある浮遊ゲート・トランジスタの過剰消去を全て補償
する（デプレッション・モード）。
ブロック消去モードでは、列デコーダ118は約0Vの電
圧を全てのビット線117に加える。セル110を含む行のセ
ル、すなわちブロックのセルを消去するためには、行デ
コーダ116は選択された行の制御ゲート114に接続された
ワード線115に約＋13Vの電圧パルスを加え、他の全ての
ワード線115に約0Vを加える。これによって行の各々の
セルに対してビット線117からトンネル酸化物123を介し
て浮遊ゲート113への電子の貫通が行なわれ、その結果
ブロック消去が行われる。勿論、全てのワード線に電圧
パルスを加えることによって全ての行を同時に消去する
ことができ、これによってバルク消去が行われる。
圧を全てのビット線117に加える。セル110を含む行のセ
ル、すなわちブロックのセルを消去するためには、行デ
コーダ116は選択された行の制御ゲート114に接続された
ワード線115に約＋13Vの電圧パルスを加え、他の全ての
ワード線115に約0Vを加える。これによって行の各々の
セルに対してビット線117からトンネル酸化物123を介し
て浮遊ゲート113への電子の貫通が行なわれ、その結果
ブロック消去が行われる。勿論、全てのワード線に電圧
パルスを加えることによって全ての行を同時に消去する
ことができ、これによってバルク消去が行われる。
プログラム・モードでは、列デコーダ118は選択され
たセルのソースに接続されたビット線117に約プラス5V
の電圧を加え、その他の全てのビット線117に約0Vの電
圧を加える。プログラムを実行するためには、行デコー
ダ116は選択されたセルの制御ゲート114に接続されたワ
ード線115に約−8Vの電圧パルスを加え、その他の全て
のワード線115に約0Vの電圧を加える。電子は選択され
たセルに対して浮遊ゲート113から貫通化酸化物123を介
してソース111に貫通する。
たセルのソースに接続されたビット線117に約プラス5V
の電圧を加え、その他の全てのビット線117に約0Vの電
圧を加える。プログラムを実行するためには、行デコー
ダ116は選択されたセルの制御ゲート114に接続されたワ
ード線115に約−8Vの電圧パルスを加え、その他の全て
のワード線115に約0Vの電圧を加える。電子は選択され
たセルに対して浮遊ゲート113から貫通化酸化物123を介
してソース111に貫通する。
あるいはまた、ホット（hot）電子は、プログラムの
ために浮遊ゲート113に注入されてもよく、トンネル
は、消去のためにホット電子を除去するのに使用されて
もよい。この場合、浮遊ゲート113のネットの負の電荷
及びその結果得られる高いしきい電圧は、プログラムさ
れた状態に対応し、浮遊ゲート113の最小のネット電荷
及びその結果得られる低いしきい電圧は、消去された状
態に対応する。従って、全てのワード線115に0Vを加
え、ソース111を含む全てのビット線117に＋15Vを加
え、ドレン112に接続されたビット線をフロートする
（切り離す）状態で、電子を浮遊ゲート113からソース1
11を含むビット線117にトンネルすることによって、セ
ル110は、アレイ中の他の全てのセルと共に消去される
（浮遊ゲート113のネットの電荷を最小レベルに引き下
げる。） セル110は、制御ゲート114を含むワード線115に＋13V
を加え、その他の全てのワード線に0Vを加え、ソース11
1を含むビット線117に＋10Vを加え、その他の全てのビ
ット線に0Vを加えた状態で、電子をソース111から浮遊
ゲート113にアバランシェ（avalanche）注入することに
よって、プログラムされる（負のネット電荷を浮遊ゲー
ト113に与える）。同一の行内の他のセルは、他の全て
のビット線に加えられている＋0Vが、いずれの電流も流
れず、ホット電子も存在しないことを示しているため、
プログラムされない。そして、異なった行内の全ての他
のセルは、制御ゲート電圧が0Vであるために、プログラ
ムされない。
ために浮遊ゲート113に注入されてもよく、トンネル
は、消去のためにホット電子を除去するのに使用されて
もよい。この場合、浮遊ゲート113のネットの負の電荷
及びその結果得られる高いしきい電圧は、プログラムさ
れた状態に対応し、浮遊ゲート113の最小のネット電荷
及びその結果得られる低いしきい電圧は、消去された状
態に対応する。従って、全てのワード線115に0Vを加
え、ソース111を含む全てのビット線117に＋15Vを加
え、ドレン112に接続されたビット線をフロートする
（切り離す）状態で、電子を浮遊ゲート113からソース1
11を含むビット線117にトンネルすることによって、セ
ル110は、アレイ中の他の全てのセルと共に消去される
（浮遊ゲート113のネットの電荷を最小レベルに引き下
げる。） セル110は、制御ゲート114を含むワード線115に＋13V
を加え、その他の全てのワード線に0Vを加え、ソース11
1を含むビット線117に＋10Vを加え、その他の全てのビ
ット線に0Vを加えた状態で、電子をソース111から浮遊
ゲート113にアバランシェ（avalanche）注入することに
よって、プログラムされる（負のネット電荷を浮遊ゲー
ト113に与える）。同一の行内の他のセルは、他の全て
のビット線に加えられている＋0Vが、いずれの電流も流
れず、ホット電子も存在しないことを示しているため、
プログラムされない。そして、異なった行内の全ての他
のセルは、制御ゲート電圧が0Vであるために、プログラ
ムされない。
セル110は、第１の好適な実施例の方法に（１）注入
に先立って、絶縁酸化物135を成長させ、ステップ
（ａ）、及び（ｂ）に類似する酸化物134を成長させる
ステップと（２）第１ゲート酸化物140及び貫通酸化物1
23の成長の前またはトンネル酸化物123を通して、更に
ヒ素を注入しビット線117をトンネル酸化物123の下に延
ばすステップを追加することによって製造されることが
できる。この追加のヒ素の注入は、消去用の貫通面積を
小さくし、消去時間を長くすることと引き替えに、無く
することができる。
に先立って、絶縁酸化物135を成長させ、ステップ
（ａ）、及び（ｂ）に類似する酸化物134を成長させる
ステップと（２）第１ゲート酸化物140及び貫通酸化物1
23の成長の前またはトンネル酸化物123を通して、更に
ヒ素を注入しビット線117をトンネル酸化物123の下に延
ばすステップを追加することによって製造されることが
できる。この追加のヒ素の注入は、消去用の貫通面積を
小さくし、消去時間を長くすることと引き替えに、無く
することができる。
実施形態の変更と効果 ソースとドレイン線を埋没させて平坦な形状とし、そ
して金属線の使用を制限し、制御ゲートへの浮遊ゲート
の容量結合を大きくして低電圧作動とし、そしてトラン
ジスタを吸収合併させ交差点レイアウトとして高密度の
パッキングを実現した本発明の特徴を保持しながら本発
明の実施例を様々に変更できる。例えば、セルの形状寸
法を変更して、一様な、そして真っ直ぐにするのでな
く、埋没させた線及び又はワード線が盛り上がったり、
波状となったりしてもよく、ワード線はケイ化物とした
り、他の半導体材料や絶縁物の上にシリコンを配置した
形式の基板を使っても、また他の絶縁材料を使ってもよ
い。
して金属線の使用を制限し、制御ゲートへの浮遊ゲート
の容量結合を大きくして低電圧作動とし、そしてトラン
ジスタを吸収合併させ交差点レイアウトとして高密度の
パッキングを実現した本発明の特徴を保持しながら本発
明の実施例を様々に変更できる。例えば、セルの形状寸
法を変更して、一様な、そして真っ直ぐにするのでな
く、埋没させた線及び又はワード線が盛り上がったり、
波状となったりしてもよく、ワード線はケイ化物とした
り、他の半導体材料や絶縁物の上にシリコンを配置した
形式の基板を使っても、また他の絶縁材料を使ってもよ
い。
本発明の効果はパッキング密度を高め、そして製造プ
ロセスを簡単にすることである。
ロセスを簡単にすることである。
第１図は、第１の好適な実施例のEEPROMの一部の平面図
である。 第2A図ないし第2D図は、第１の好適な実施例のセルの平
面図及び縦断面図である。 第3A図ないし第3F図は、第１の好適な実施例のセルの第
１の好適な実施例の製造方法を示す図である。 第４図は、第２の好適な実施例のフラッシュEEPROMの一
部の平面図である。 第5A図及び第5B図は、第２の好適な実施例のセルの平面
図及び縦断面図である。 10……セル、 11……ソース、 12……ドレン、 13……浮遊ゲート、 14……制御ゲート、 15……ワード線、 16,18……デコーダ、 17……ビット線、 34……フィールド酸化物、 36……層間酸化物、 38……層間窒化物、 40……第１ゲート酸化物、 42……第２ゲート酸化物。
である。 第2A図ないし第2D図は、第１の好適な実施例のセルの平
面図及び縦断面図である。 第3A図ないし第3F図は、第１の好適な実施例のセルの第
１の好適な実施例の製造方法を示す図である。 第４図は、第２の好適な実施例のフラッシュEEPROMの一
部の平面図である。 第5A図及び第5B図は、第２の好適な実施例のセルの平面
図及び縦断面図である。 10……セル、 11……ソース、 12……ドレン、 13……浮遊ゲート、 14……制御ゲート、 15……ワード線、 16,18……デコーダ、 17……ビット線、 34……フィールド酸化物、 36……層間酸化物、 38……層間窒化物、 40……第１ゲート酸化物、 42……第２ゲート酸化物。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バート アール リーメンシュナイダー アメリカ合衆国 テキサス州 75074 マーフィースターライト 107 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247 H01L 27/115
Claims (1)
- 【請求項１】メモリ装置であって、 （ａ） 第１の導電型の半導体層と、 （ｂ） 前記半導体層における第２の導電型の複数の平
行なビット線（17、117）であって、そのビット線の各
々は、対応するフィールド酸化物（34、134）の下に存
在するが、そのフィールド酸化物の端部で前記半導体層
の表面に延びていて、かつ、前記表面でソース（11、11
1）及びドレイン（12、112）を形成し、 （ｃ） 前記ビット線及び前記フィールド酸化物上で、
かつ、前記半導体層の表面上で交差する複数の平行なワ
ード線（15、115）と、 （ｄ） 複数の浮遊ゲート（13、113）であって、その
浮遊ゲートの各々は、 （ｉ）前記ワード線の一つの下に存在し、そして （ii）前記フィールド酸化物の一つの上に、かつ、前記
半導体層の表面で対応するソース／ドレインの上に延び
ており、 （ｅ） 前記浮遊ゲートと前記ビット線との間のトンネ
ル酸化物（40、123）と、を備えることを特徴とするメ
モリ装置。
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