JPS6045067A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は浮遊ゲートを有する不揮発性半導体メモリに係
り、特に電気的に選択的に消去可能とした不揮発性半導
体メモリ装置に関する。

〔従来技術とその問題点〕

従来、浮遊ゲートを有する不揮発性半導体メモリ素子は
、電気的に他と絶蒜さ′４ｔだ浮遊ゲートとその上部に
制御ゲートを有する１νＩＯ８型′市界効果トランジス
タにより構成されている。成畝の記憶容量を有するメモ
リ装置は、このメモリ菓子をマトリクス状に配置し、制
御ゲートを容性について共通接続してワード線とし、ド
レインを各列について共通接続してビット線とすること
で構成される。

第１図は、従来用いられている浮、握′ゲートを有する
不揮発性千尋体メモリ素子の要部構造を示している。

第１図（ａ）は平面図、（Ｉ））はその人−Ａ”ｒＲ面
、（Ｃ）は同じ＜Ｂ−Ｂ’断面を示している。基本的に
は絶縁さイｚｆｃｎ遊ゲート１６およびｆｌｉ制御ゲー
ト１７をもつＭＯ８型電界効果トランジスタである。１
１はｐ型３　ｉ基板、１２および１３はそれぞれｎ＋型
のソースおよびドレイン、１４および１５はゲート絶縁
膜、１８はフィールド絶縁膜である。書き込みｆま、Ｉ
ｔｔｌｊ側ｊゲート１７とドレイン１３にｊ筋′藏圧を
印加し、ドレイン近傍で発生したホットエレクトロンを
浮遊ゲート１６に注入することによって行なわれる。

読出しは、＋１ｉｌＪ　？卸ゲート１７とドレイン１３
に適当な電位を与え、浮遊ゲート１６への′、冠荷注入
の有無によってドレイン１３とソース１２間に電流が流
れるか否かを検知することにより行なわれる。

また消去は、例えば紫外線などを照射して浮遊ゲート１
６に蓄積さｎた電荷を放出することにより行なう。

第１図に示した４イヴ造では、上述のように情報を消去
するにハ紫外線などを用いなければならず、この場合、
マトリクス配列さイｔたメモリ素子の全てを同時に消去
することになるため、選択的な消去ができないという欠
点があった。

〔発明の目的〕

本発明は、浮遊ゲートと＋１ｉｌｊ御ゲートを有する不
揮発性半導体メモリ素子をマトリクス状に配置）４（し
て、′心気的にかつ選択的に情報書き替えを可能とした
不揮発性半導体装置を提供することを目的々している。

本発明はまた、上記の如きメモリ素子をマトリクス状に
配列形成する際のソースドレイン等の拡散層形成工程を
容易にしたゲート構造をもつ不揮発性半導体メモリ装置
を提供することを目的さしている。

〔発明の概要〕

本発明は、不揮発性半導体メモリ素子としてチャンネル
領域とは別に迅択的な書き込みおよび消去を行なう領域
を設けた構造を用いる。

即ち、ノど板肉にメモリ素子のソースまたはドレインと
連続的に形成された不純物領域（消去ゲート）と、第２
の制御ゲートとなる不純物領域上にゲート絶縁膜を介し
てチャンネル領域上から連続する浮遊ゲートを設け、史
にこの浮遊ゲートに対して容量結合するように第１の１
１１４御ゲートを設ける。

このような構造として上記第１．第２の制御ゲートおよ
び消去ゲートとなる不純物領域の電位関係を選択するこ
とによって、消去ゲートとその上の浮遊ゲートとの間で
′６を荷の授受を行なつことにより　１　、；ｌ：子／
セルのメモリアレイの選択的な書き替えを可１上とした
ことを枯木とする。

また、本発明は、上記の如き基本構造において浮遊ゲー
トおよび第１の制御ゲートを多結晶シリコンにより形成
し、かつ第１の制御ゲートは浮遊ゲートと共に読み出し
゛置換となるようにマトリクス配列される各素子の行方
向に連続的に配設し。

第２の制御ゲートは、ドレイン、ソースと同伝導形不純
物領域古して、１２）素子に設け、これを金属配線によ
り列方向に共通接成したことを特徴とする。

〔発明の効果〕

本発明によれば、工素子／セル構成として玉′＜（的か
つ選択的に情報書き替えを可能とした不搾発性苧導体メ
モリ装置・崖が得られる。

また本発明によれ、ば、不純物領域からなるｉ！！！　
２の制御ゲートを各素子に設け、最後に金属配線で列方
向に第２の制御ゲートをｉ＆　ｒｉするようにしている
からソース、ドレインおよび行方向にソースと書き替え
のための不純物領域を装置する高濃度不純物層を、全て
のゲート電極を形成した俵に一回の不純物拡散工程で形
成することができる。即ち、第２の制御ゲートを多結晶
シリコンで浮）６γゲートの上で容量結合させて、列方
向に連続的に形成しようとすると、行方向にソースおよ
びはき替えのための不純物領域を共通労続するだめの高
濃度不純物層をあらかじめ第２の制御口１ゲートが配設
されるＩｄ域に拡散形成しておかなけイア、ばならない
のに対し、本発明では不純物拡散工程が簡単になるとい
う利点が得らｎる。さらに、浮遊ゲートと第１の制御ゲ
ートの２層の多結晶シリコンで素子を形成でき、工程が
簡単になるという利点が得らイｔ　る　。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して詳述する。

第２図は本発明の一笑施ｔＵのメモリ素子の要部構造を
示すもので、（ａ）が平面図、（ｂ）　、　（Ｃ）　、
　（ｃｌ）および（ｅ）はそれぞれＡ−Ａ’、　Ｂ−Ｂ
’、Ｃ−Ｃ’、Ｄ−Ｄ’断面である。ｐ型Ｓｉ基板２１
にｎ−職のソース２２、ドレイン２３を設け、これら両
領域間のチャンネル領域上にゲート絶縁膜２４を介して
、多結晶シリコンからなる浮遊ゲート２５を設け、さら
にその上にゲート絶縁膜２６を介して多結晶シリコンか
らなる第１の制御ゲート２７を設ける基本構造は従来と
変わらない。この実施例では、上記基本構造の他に、情
報の書き込みおよび消去を行なう領域を別に設けている
。すなわち、ソース２２と連続的に形成さ１ｆｃｎ型層
２８をチャンネル領域に隣接して設け、このｎ型層２８
上に薄いゲート絶縁膜２９そ介して前記浮遊ゲート２５
を延在させる。

この誓き替え領域のｎｍＩ！！２８は、浮遊ゲート２５
等を形成する前にあらかじめ拡散形成してお（ものであ
る。そして、第１の市１］御ゲート２７と（ま別に、ゲ
ート絶縁膜３０により絶縁されて浮遊ゲート２５に対し
て８層結合するｎ型層３１およびｎ＋型層３２からなる
第２の制御ゲートを設けている。

すなわち、ソース、ドレイン領域から独立した拡散層が
第２の制御ゲートになっている。第２の制御ゲートのｎ
観潮３１はｎ型層２８と同時に形成され、浮遊ゲート２
５を形成する前にあらかじめ拡散形成しておく。ゲート
絶縁膜３ｏは基板上に形成できるので、多結晶シリコン
膜上に形成されたゲート絶縁膜２６より薄い膜厚で形成
できる。

３３はフィールド絶縁膜である。ま九、（ａ）および（
ｂ）から明らかなように浮遊ゲート２５がソース２２ド
レイン２３に対してオフセットゲート構造、すなわち、
チャンネル領域全域をおおわないようになっており、残
りの部分を第１のｉ：ｉｌＪ御ゲート２７でおおってい
る。つまり、第１０）　ｔｌｉｌＪ御ゲート２７の一部
と、浮遊ゲート２５が読み出し動作に対してゲーＦ　’
！　傭として働くことになる。ゲート絶縁１摸２４、お
よび３０は例えば約８０ＯＡの熱＋λ化膜であり、ゲー
ト絶縁膜２６は約１００ＯＡの熱、衰化膜である。また
沓き込み、および消去動作を行なう領域のゲートＭ！３
縁膜２９はトンネル効果を生じる程度の膜厚例えば１５
０Ａ程度の熱酸化膜とする。

また、浮遊ゲート２５および第１の制御ゲート２７を形
成する多結晶シリコン膜の膜厚は約４０００Ａ程度であ
る１、この多結晶シリコンｊ摸にはリン（Ｐ）がドーピ
ングさイｔておりシート抵抗で約１８Ω／口である。

また、この素子をマトリクス状に配列してアレイを構成
するために、ソース２２および第１の制御ゲート２７は
行方向に連続的に形成される。すなわち、不純・吻拡散
は、ゲート電極を形ｂｙする前に、号、き替え争只域お
よび第２　ｉｌ＋ｌＪ御ゲート領域であるｎ型層２８ｊ
６よび３１を形成する工程と、ゲート電１へそ形成した
仮にソース２２、ドレイン２３、第２　！１ｉｌＪ御ゲ
ートの一部３２およびソース２２を行方向に接６元する
だめのｎ十壓層を形成する工程とからなる。第２の制御
ゲートはｎ型層３１．ｎ型層３２の不純物拡散層から形
成さｉｔ　、ゲート絶縁ｌｌう＼３０を介して浮遊ゲー
ト２５と容量結合しているが、ＡＪ配線３４により列方
向に各セル共通接続している。

各セルのドレイン２３も列方向にＡＪ配線３５により共
通接続する。

次にこのメモリ素子の動作を説明する。このメモリ素子
には外部から、ドレイン電位ＶＤ、ソース電位ＶＳ、基
板電位ｖｓｕｂ、第１の制御ゲート電位ＶＣＧ、、第２
の制御ゲート電位ＶＣＧ、が印加される。このメモリ素
子は第３図の等節回路で示されるから、浮遊ゲート２５
の電位ＶＦＧ　は一般的に次式で表わされる。

ＣＣＦ　＋ＣｃＦ　＋Ｃｓ　＋Ｃｓｕｂ”ｓｕｂ ただし、ＣＣＦ、”ＣＦ、はそれぞれ８１．第２のｉｔ
ｉ！Ｉ御ゲート２７．３１と浮遊ゲート２５の間の容量
結合、Ｃ５ｕＪ（：ｓはそれぞれ基板２１、ソース２２
（即ちｎ型層２８）と浮遊ゲート２５の間の結合容量で
ある。ＣＣＦ　とＣＣＦ　はほぼ等しく、Ｃ８はこれら
より小さく設定される。

上式から、傷板成位ｖｓｕｂ、ソース電位Ｖｓを固定す
ると、第１の制御ゲート２７と第２の制御ゲート３１を
用いて浮遊ゲート２５の１位レベルは３つの状態をとり
得ることがわかる。

即ち （１１ｍｌの制御ゲート２７と第２の制御ゲート３１が
共に高電位の場合 （２）第１の制御ゲート２７．第２の制御ゲート３１の
いずれか一方が高電位で他方が低電位の場合 （３）第１の制御ゲート２７と第２の制御ゲート３１が
共に低・電位の場合 の３りに対応して浮遊ゲート２５の電位が決まる。従っ
て、（１）の状態でかつソース電位ＶＳが低電位の場合
、および（３）の状態でかつソース電位Ｖｓが高電位の
場合にのみ、ｎ型層２８の領域で浮遊ゲート２５下のゲ
ート絶縁膜２９をトンネル電流が流れ、他の状、侭では
流れないように、このゲート絶縁膜２９の膜厚を選ぶこ
とによって、この領域で選択的な書き込み、または消去
を行なうことができる。

実際には、第２図のメモリ素子は、前述のように、基板
上にマトリクス状に集積形成されて１累子／セルのメモ
リアレイが構成される。例えば、第４図に示すように４
個のメモリ素子Ｍ、〜Ｍ、のマトリクスを考える。Ｍｌ
とＭ、のノースｓＩは共通、Ｍ、とＭ、のソースＳ、も
共通である。同ｍ　ｉｃ　第１の制御グー１−ＣＧＩＩ
　はＭｌ、Ｍ、ニ共通、第１　（７）制御ゲートＣＧ１
２　はＭ、、Ｍ、に共通である。またドレインＤＩおよ
び第２の制御ゲートＣＧ２１−はＭｌ。

Ｍ、に共通、ドレインＤ、および第２の制御ゲートＣＧ
２２はＭ、　、　Ｍ、に共通である。初期状態では、各
メモリ素子の浮遊ゲートに電荷の蓄積がなく、この状態
を例えば“１”とする。（１）メモリ素子Ｍ。

１こデータを書込むには、閂菖１の１ｉｔｌＪ御ゲート
ＣＧ１１と第２　ＬＪ）　１：：Ｈｎケｈ　ＣＧ２１　
ＩＣ＋　２０　Ｖｆ印加し、それ以外の全ての端子、即
ちドレインＤ、、ｌ）、、ソース３１　、Ｓ　ｚ　Ｈｐ
　１　（’）　ｉｂり御ゲートＣＧ］、２　、　第２　
（’）制御グー）　ＣＧ２２；まＯｖとする。このよう
にすると、メモリ素子Ｍ、の浮遊ゲート２５は高電位と
なり、Ｍ　１　、　Ｔｄ’＝　２　ノ制御グートｃＧ１
１．ｃＧ２１ノ交差する領域のゲート絶縁膜２９を通し
て、ｎ型層２８からエレクトロンが浮遊ゲート２５に注
入される。これにより、メモリ素子Ｍ１はしきい値が正
方向に移５１υしてｉき込み状態”０”となる。内に（
２）メモリ水子Ｍ１の内容を消去する場合にはソース八
。

Ｓ、に＋２０Ｖを印加しドレインｔ）ｔ−Ｄ＊は開放と
し、第１の１ｉｉｌＪ　（１１１１ゲートＣｕ１ｌと第
２の制御ゲートＣＧ２１ｆ　ＯＶ、　第１　（１）制御
グー１−ＣＧｌ２トｆ、１％２（７）ｉｉＩＪ御ゲート
ＣＧ２２を２０Ｖとする。これにより、メモリ素子Ｍ、
のみ、その浮遊ゲート２５が低電位となり、浮遊ゲート
２５に蓄積されていたエレクトロンがトンネル′成流に
よって、ｎ型層２８、即ちソースに放出さ７几て消去状
態“１″状態に戻る。

（３）メモリ素子Ｍ、の内容を睨み出す場合には、ドレ
インＤ、に読み出しα位（例えば＋５Ｖ）第１（’）　
１ｉｉｔｌ　ｌｌ１１１ゲートＣＧ　１１　Ｒ：選択１
位（例えば＋５Ｖ）を印加し、それ以外は俄てＯＶとす
る。これによりメモリ水子Ｍ、が１″の場合にはチャン
ネル電流が流、？ｔ、“０”の場合には、チャンネル電
流が流イ１．すいことから、０″、゛１″の判別ができ
る。

ところで、上記のような消去動作では、しきい値は初期
状態に変化するのではなく、初期状態より更に負の方向
にまで変化する。この様子を第５図に示す。即ち、初期
状態（２）”ｌ”でしきい値が。

Ｖｔｏ　（＞　Ｏ）、書き込み状態（Ｂ）“０″でしき
い値が、Ｖｔｏより大きいＶｔｌで、いずれもＥタイプ
であるが、消去状態（Ｑでは、しきい値がＶ　ｔ　ｏ　
’　（＜　０　）　のＤタイプになる。このような消去
状、鴨では、メモリ素子が通常のゲート構造であるとす
ると１．尻出し動作に際してゲート電圧がＯＶの非選択
状態にあるメモリ素子にもチャンネルち）；流が流れる
ことになり、選択読出しがてきなくなる。しかし、この
実施例のメモリ水子は、第２　ＩＩ　（ｂ）に示したよ
りに、浮遊ゲート２５をオフセット構造とし、第１０）
’＋’ｊｌＪ　１ｆｌｆゲート２７が残りのチャンネル
線域についてゲート電極とし゛Ｃ機能するようになって
いる。

従って消去動作によって浮遊ゲート２５下の領域がＤタ
イプになっても、メモリ素子全体としてのしきい値は第
１０）制御ゲート２７の下の領域で決まる初期状態のし
きい値■ｔｏ以下にはならない。

つまりメモリ素子は常にＥタイプの・領域で動作するこ
とになり、第ｌの制御ゲート２７をＯｖとした非進択の
メモリ素子にチャンネル′混流が流れることはない。即
ち、第５商に示すように選択され’Ｓ　行（１）　ｇ　
１　（７）　ｒｉｔｌ　ｌｌｉ　’ｌ　）　ＩＣ選択ｉ
＆ｇ　ＶＨを与え、それ以外の第１の制御ゲートをＯｖ
として確実に選択的読み出しが行なわれることになる。

また、第２図のメモリ素子は、第１．第２の制御グー）
２７，３１と浮遊ゲート２５との結合容量ＣＣＦ、　、
　ＣＣＦ、はほぼ等しく、ｎ型層２８と浮遊ゲート２５
との結合容１ｉｅｓは、それより小さくなるように構成
されている。これにより高い動作マージンが得られる。

即ち、　ＣＣＦｌ　１　ＣＣＦｔ　のはらつきが大きい
とオン／オフ比が小さくなり、またＣ８が大きくなると
、これもオン／オフ比を下げることになるからである。

そして本発明においては、実施例で明らかにしたように
、第２の制御ゲートを各素子にソース、ドレインと同伝
導形の不純物領域で形成し、これを金属配線により列方
向に共通接続している。仮りに第２の制御ゲートを第１
の制御ゲートと同じように列方向に連続的に多結晶シリ
コンで形成しようとすると、あらかじめその第１の制御
ゲートを配設する領域にソース、ドレイン拡散層工程と
別にクロスアンダ一層を拡散形成しなければならない。

これに対し、本発明では、上述のように第２のｔｉｔｔ
制御ゲートを各素子に拡散層で形成し、全てのゲート電
極を形成した後にソース、ドレイン、゛およびソースを
行方向に共通接続するための領域を一回の不純物拡散工
程で形成することができる。

さらに浮遊ゲートと第１の制御ゲートを多結晶シリコン
で形成する２層多結晶シリコン工程となるため、多結晶
シリコンの加工が簡単になり、工程が短縮できる。

なお、本発明は上記実施例に限られるものではない。例
えば書き込み動作については、従来と同様にチャンネル
領域からホットエレクトロンヲ注入する方式を用いても
よい。またメモリ素子のソース、ドレインについては上
記実施例と逆に考えてもよいし、ｐチャンネルのメモリ
素子を用いることもできる。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）は従来の不揮発性半導体メモリ素
子の要部構造を示す図、第２図（ａ）〜（ｅ）は本発明
の一実施例におけるメモリ素子の要部構造を示す図。 第３図はそのメモリ素子の等価回路図、第４図は上記メ
モリ素子をマトリクス配列した様子を示す平面図、第５
図は上記メモリ素子の動作を示す特性図である。 代理人弁理士　則　近　憲　佑（他１名）第　１　図 第　２　図 第　２　図 第　３　図 第　４　図 第５図 ｖｔｏ′ＯＶ（ＯＶＲＶｔｔ　ＶＧ

Claims (1)

1. 【特許請求の範囲】 ゛ば気的に絶縁さイした浮遊ゲートを有するメモリセル
   が同一基板にマトリクス状に配置され、各メモリセルは
   、前記浮遊ゲートと容量結合すると共に何ｔ＋、か１つ
   の電極が全メモリセルで同電位が与えられる第１乃至第
   ３の゛電極を備え、この第１乃至第３の電極の内、制御
   電極である２つの電極に高電位、書き換え電極である他
   の電極に低電位が与えられたメモリセルのみ浮遊ゲート
   が高電位となるか又は、制御電極である２つの゛電極に
   低電位、書き換え電極である他の電極に高電位が与えら
   れたメモリセルのみ浮遊ゲートが低′藏位となり、その
   浮遊ゲートと前記他の゛電極との間で電荷の授受がなさ
   れて記憶内容の電気的な曹き換えが行なわれる不揮発性
   半導体メモリにおいて。 多結晶シリコンからなる第１の電極およびソース・ドレ
   インと同伝導形の不純物領域からなる第２の電極と、ド
   レインあるいはソースと電気的に接続されているドレイ
   ン・ソースと同伝導形領域からなる第３の′電極そ備え
   、かつ、前記第１の電極は、読み出し′１在極として行
   方向の各素子に連続的に配設され、前記第２の電極は、
   各素子に設けられて金属配線により列方向に接続されて
   いることを時機とする不揮発性半導体メモリ装置。