JPH06333397A - 不揮発性半導体記憶装置の使用方法 - Google Patents
不揮発性半導体記憶装置の使用方法Info
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- JPH06333397A JPH06333397A JP11985993A JP11985993A JPH06333397A JP H06333397 A JPH06333397 A JP H06333397A JP 11985993 A JP11985993 A JP 11985993A JP 11985993 A JP11985993 A JP 11985993A JP H06333397 A JPH06333397 A JP H06333397A
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Abstract
(57)【要約】
【目的】 誤書込みを防止しつつ、非選択セルが弱い書
込み状態となること防止する。 【構成】 ワードラインW1に-7V、ビットラインB1およ
びワードラインW2に5V、その他に0Vを印加する。非選択
セルC12については、コントロールゲート電極14に5Vが
印加されている為、電子がドレイン3に引戻されない。
また、ソースラインSに0Vを印加するので、サイドウォ
ール23は接地電位となり、チャネル領域17は非導通状態
である。したがって、セルC12のドレイン3とソース4間
は、非導通状態となり、他の非選択セルC21のソース4へ
ビットラインB1に印加している電圧が転送されることが
ない。これにより、非選択セルＣ１２が弱い書込み状態
となることを防止する。
込み状態となること防止する。 【構成】 ワードラインW1に-7V、ビットラインB1およ
びワードラインW2に5V、その他に0Vを印加する。非選択
セルC12については、コントロールゲート電極14に5Vが
印加されている為、電子がドレイン3に引戻されない。
また、ソースラインSに0Vを印加するので、サイドウォ
ール23は接地電位となり、チャネル領域17は非導通状態
である。したがって、セルC12のドレイン3とソース4間
は、非導通状態となり、他の非選択セルC21のソース4へ
ビットラインB1に印加している電圧が転送されることが
ない。これにより、非選択セルＣ１２が弱い書込み状態
となることを防止する。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置の使用方法に関するものであり、特にその誤動作防
止に関する。
装置の使用方法に関するものであり、特にその誤動作防
止に関する。
【０００２】
【従来の技術】今日、書き換え可能な不揮発性メモリと
してフラッシュ型Ｅ2ＰＲＯＭ（以下フラッシュメモリ
という）が知られている。フラッシュメモリの構造につ
いて、図を用いて説明する。
してフラッシュ型Ｅ2ＰＲＯＭ（以下フラッシュメモリ
という）が知られている。フラッシュメモリの構造につ
いて、図を用いて説明する。
【０００３】図９にフラッシュメモリを構成するフラッ
シュメモリセルの構造を示す。フラッシュメモリセル５
０は、半導体基板２内にｎ+形ドレイン３及びｎ+形ソー
ス４が設けられる。ドレイン３とソース４間は、チャネ
ル領域１６である。チャネル領域１６上には、トンネル
酸化膜８が設けられる。さらに、トンネル酸化膜８上に
ポリシリコンで構成されたフローティングゲート１２、
層間絶縁膜１３、コントロールゲート電極１４が順に設
けられる。
シュメモリセルの構造を示す。フラッシュメモリセル５
０は、半導体基板２内にｎ+形ドレイン３及びｎ+形ソー
ス４が設けられる。ドレイン３とソース４間は、チャネ
ル領域１６である。チャネル領域１６上には、トンネル
酸化膜８が設けられる。さらに、トンネル酸化膜８上に
ポリシリコンで構成されたフローティングゲート１２、
層間絶縁膜１３、コントロールゲート電極１４が順に設
けられる。
【０００４】［書込み、消去、読み出し原理］上記のフ
ラッシュメモリセル５０に対する情報の書込みおよび消
去について説明する。情報”０”を記憶する（消去状態
という）場合、コントロールゲート電極１４に正の高電
圧を印加し、かつソース４、ドレイン３、および半導体
基板２に接地電位を与える。これにより、半導体基板２
の電子がＦ−Ｎ（Fowler-Nordheim)トンネリングにより
フローティングゲート１２に流入する。
ラッシュメモリセル５０に対する情報の書込みおよび消
去について説明する。情報”０”を記憶する（消去状態
という）場合、コントロールゲート電極１４に正の高電
圧を印加し、かつソース４、ドレイン３、および半導体
基板２に接地電位を与える。これにより、半導体基板２
の電子がＦ−Ｎ（Fowler-Nordheim)トンネリングにより
フローティングゲート１２に流入する。
【０００５】このように流入した電子により、チャネル
領域１６にチャネルを形成させるためのコントロールゲ
ート１４のしきい値電圧が上昇する。この状態が、フラ
ッシュフラッシュメモリセル５０に情報”０”が記憶さ
れた状態である（消去状態）。
領域１６にチャネルを形成させるためのコントロールゲ
ート１４のしきい値電圧が上昇する。この状態が、フラ
ッシュフラッシュメモリセル５０に情報”０”が記憶さ
れた状態である（消去状態）。
【０００６】一方、フラッシュメモリセル５０に情報”
１”を記憶させる（書込む）場合、フローティングゲー
ト１２に流入させた電子を、ドレイン３に引き戻すた
め、コントロールゲート１４に、−７［Ｖ］、ドレイン
３に５［Ｖ］を印加し、ソース４および半導体基板２に
接地電位を与える。
１”を記憶させる（書込む）場合、フローティングゲー
ト１２に流入させた電子を、ドレイン３に引き戻すた
め、コントロールゲート１４に、−７［Ｖ］、ドレイン
３に５［Ｖ］を印加し、ソース４および半導体基板２に
接地電位を与える。
【０００７】これによって、フローティングゲート１２
に流入した電子が、Ｆ−Ｎトンネリングによりドレイン
３に引戻される。このように電子が引戻されることによ
り、チャネル領域１６にチャネルを形成させるためのコ
ントロールゲート１４のしきい値電圧が降下する。この
状態が、フラッシュメモリセル５０に情報”１”を記憶
させた状態である（書込み状態）。
に流入した電子が、Ｆ−Ｎトンネリングによりドレイン
３に引戻される。このように電子が引戻されることによ
り、チャネル領域１６にチャネルを形成させるためのコ
ントロールゲート１４のしきい値電圧が降下する。この
状態が、フラッシュメモリセル５０に情報”１”を記憶
させた状態である（書込み状態）。
【０００８】次に、フラッシュメモリセル５０における
情報の読み出し動作を説明する。まず、コントロールゲ
ート電極１４に、センス電圧Vsを印加する。センス電圧
Vsとは、書込み状態のしきい値電圧と、消去状態のしき
い値電圧の中間の電圧をいう。
情報の読み出し動作を説明する。まず、コントロールゲ
ート電極１４に、センス電圧Vsを印加する。センス電圧
Vsとは、書込み状態のしきい値電圧と、消去状態のしき
い値電圧の中間の電圧をいう。
【０００９】フラッシュメモリセル５０が消去状態であ
れば、フラッシュメモリセル５０のしきい値電圧よりセ
ンス電圧Vsの方が低いので、チャネル領域１６にチャネ
ルが形成されない。よって、ソース４の電位をドレイン
３の電位より高くしても、ドレイン３とソース４間に電
流が流れない。
れば、フラッシュメモリセル５０のしきい値電圧よりセ
ンス電圧Vsの方が低いので、チャネル領域１６にチャネ
ルが形成されない。よって、ソース４の電位をドレイン
３の電位より高くしても、ドレイン３とソース４間に電
流が流れない。
【００１０】これに対して、フラッシュメモリセル５０
が書込み状態であれば、フラッシュメモリセル５０のし
きい値電圧よりセンス電圧Vsの方が高いので、チャネル
領域１６にチャネルが形成される。よって、ソース４の
電位をドレイン３の電位より高くすることにより、ドレ
イン３とソース４間に電流が流れる。
が書込み状態であれば、フラッシュメモリセル５０のし
きい値電圧よりセンス電圧Vsの方が高いので、チャネル
領域１６にチャネルが形成される。よって、ソース４の
電位をドレイン３の電位より高くすることにより、ドレ
イン３とソース４間に電流が流れる。
【００１１】このように、フラッシュメモリセル５０に
おいては、読み出し時には、コントロールゲート電極１
４に、書込み状態と消去状態の各々のしきい値電圧の間
の電圧であるセンス電圧Vsを印加することにより、チャ
ネル領域１６にチャネルが形成されるか否かを検出し
て、書込み状態か消去状態かを判断する。
おいては、読み出し時には、コントロールゲート電極１
４に、書込み状態と消去状態の各々のしきい値電圧の間
の電圧であるセンス電圧Vsを印加することにより、チャ
ネル領域１６にチャネルが形成されるか否かを検出し
て、書込み状態か消去状態かを判断する。
【００１２】［マトリックス状に組合わせた場合の動
作］ところで、フラッシュメモリセル５０を図１０に示
す様に、マトリックス状に配置した場合、書込み又は消
去を希望するメモリセル（以下選択セルという）以外の
メモリセルに書込み又は消去をしてしまうおそれがあ
る。そこで、等価回路６１においては、次に述べるよう
にして、確実に選択セルを選択できるようにしている。
（なお、選択セル以外を以下非選択セルという）。
作］ところで、フラッシュメモリセル５０を図１０に示
す様に、マトリックス状に配置した場合、書込み又は消
去を希望するメモリセル（以下選択セルという）以外の
メモリセルに書込み又は消去をしてしまうおそれがあ
る。そこで、等価回路６１においては、次に述べるよう
にして、確実に選択セルを選択できるようにしている。
（なお、選択セル以外を以下非選択セルという）。
【００１３】なお、等価回路６１においては、同一列に
配置されたメモリセルのコントロールゲート電極１４は
各ワードラインで接続されている。例えば、セルＣ１１
とセルＣ２１はワードラインＷ１で接続されており、セ
ルＣ１２とセルＣ２２はワードラインＷ２で接続されて
いる。
配置されたメモリセルのコントロールゲート電極１４は
各ワードラインで接続されている。例えば、セルＣ１１
とセルＣ２１はワードラインＷ１で接続されており、セ
ルＣ１２とセルＣ２２はワードラインＷ２で接続されて
いる。
【００１４】また、同一行に配置されたメモリセルのド
レイン３は各ビットラインで接続されている。例えば、
セルＣ１１とセルＣ１２はビットラインＢ１で接続され
ており、セルＣ２１とＣ２２はビットラインＢ２で接続
されている。
レイン３は各ビットラインで接続されている。例えば、
セルＣ１１とセルＣ１２はビットラインＢ１で接続され
ており、セルＣ２１とＣ２２はビットラインＢ２で接続
されている。
【００１５】また、セルＣ１１、Ｃ１２、Ｃ２１および
Ｃ２２のソース４はソースラインＳで接続されている。
Ｃ２２のソース４はソースラインＳで接続されている。
【００１６】まず、消去について説明する。消去はワー
ドライン単位で行なわれる。選択セルをセルＣ１１、Ｃ
２１とする場合、ワードラインＷ１、Ｗ２に正の高電圧
を印加し、ソースラインＳ、ビットラインＢ１，Ｂ２に
接地電位を与える。これにより、すべてのセル（Ｃ１１
〜Ｃ２２）について、半導体基板２の電子がＦ−Ｎトン
ネリングによりフローティングゲート１２に流入し、消
去状態となる。
ドライン単位で行なわれる。選択セルをセルＣ１１、Ｃ
２１とする場合、ワードラインＷ１、Ｗ２に正の高電圧
を印加し、ソースラインＳ、ビットラインＢ１，Ｂ２に
接地電位を与える。これにより、すべてのセル（Ｃ１１
〜Ｃ２２）について、半導体基板２の電子がＦ−Ｎトン
ネリングによりフローティングゲート１２に流入し、消
去状態となる。
【００１７】このように、一括消去した後、以下の様に
セル毎に情報を書込む。選択セルをセルＣ１１とする場
合、ワードラインＷ１に−７［Ｖ］、ビットラインＢ１
に５［Ｖ］を印加し、その他に接地電位を与える。セル
Ｃ１１についてみると、フローティングゲート１２の電
子がＦ−Ｎトンネリングによりドレイン３に引戻され、
書込み状態となる。
セル毎に情報を書込む。選択セルをセルＣ１１とする場
合、ワードラインＷ１に−７［Ｖ］、ビットラインＢ１
に５［Ｖ］を印加し、その他に接地電位を与える。セル
Ｃ１１についてみると、フローティングゲート１２の電
子がＦ−Ｎトンネリングによりドレイン３に引戻され、
書込み状態となる。
【００１８】非選択セルＣ１２については、セルＣ１１
と同じくドレイン３に５［Ｖ］が印加されているが、コ
ントロールゲート電極に０［Ｖ］が印加されている為、
フローティングゲート１２の電子がＦ−Ｎトンネリング
によりドレイン３に引戻されるほどの電圧（以下引戻し
電圧という）にはならない。したがって、誤って書込み
状態となることはない。
と同じくドレイン３に５［Ｖ］が印加されているが、コ
ントロールゲート電極に０［Ｖ］が印加されている為、
フローティングゲート１２の電子がＦ−Ｎトンネリング
によりドレイン３に引戻されるほどの電圧（以下引戻し
電圧という）にはならない。したがって、誤って書込み
状態となることはない。
【００１９】また、他の非選択セルＣ２１については、
セルＣ１１と同じくコントロールゲート電極に−７
［Ｖ］が印加されているが、ドレイン３には０［Ｖ］が
印加されている為、これも引戻し電圧にはならない。し
たがって、誤って書込み状態となることはない。
セルＣ１１と同じくコントロールゲート電極に−７
［Ｖ］が印加されているが、ドレイン３には０［Ｖ］が
印加されている為、これも引戻し電圧にはならない。し
たがって、誤って書込み状態となることはない。
【００２０】また、他の非選択セルＣ２２については、
ドレイン３、コントロールゲート電極とも０［Ｖ］が印
加されている為、引戻し電圧にはならない。したがっ
て、誤って書込み状態となることはない。
ドレイン３、コントロールゲート電極とも０［Ｖ］が印
加されている為、引戻し電圧にはならない。したがっ
て、誤って書込み状態となることはない。
【００２１】このように、フラッシュメモリ１において
は、上記のような使用方法によって、選択トランジスタ
を設けることなく、情報の書込みと消去を行なうことが
できる。したがって、集積度の点で従来のＥ2ＰＲＯＭ
と比べてセル面積を縮小化することができる。また、情
報の書込みと消去動作において、Ｆ−Ｎトンネリングを
用いているので、トンネル酸化膜８が劣化することな
く、かつ、消費電力を小さくすることができる。
は、上記のような使用方法によって、選択トランジスタ
を設けることなく、情報の書込みと消去を行なうことが
できる。したがって、集積度の点で従来のＥ2ＰＲＯＭ
と比べてセル面積を縮小化することができる。また、情
報の書込みと消去動作において、Ｆ−Ｎトンネリングを
用いているので、トンネル酸化膜８が劣化することな
く、かつ、消費電力を小さくすることができる。
【００２２】
【発明が解決しようとする課題】しかしながら、上記の
ようなフラッシュメモリの使用方法においては、書込み
（電子をフローティングゲート１２から引抜く）の際
に、選択セルのドレイン３が接続されているのと同じビ
ットラインに接続された非選択セルについて、弱い書込
み状態となるという問題がある。この問題について、図
１０を用いて説明する。
ようなフラッシュメモリの使用方法においては、書込み
（電子をフローティングゲート１２から引抜く）の際
に、選択セルのドレイン３が接続されているのと同じビ
ットラインに接続された非選択セルについて、弱い書込
み状態となるという問題がある。この問題について、図
１０を用いて説明する。
【００２３】セルＣ１１を選択セルとする場合、非選択
セルＣ１２については、ドレイン３とコントロールゲー
ト電極間で５［Ｖ］の電位差がある。したがって、フロ
ーティングゲート１２の電子が全て、Ｆ−Ｎトンネリン
グによりドレイン３に引戻される電圧（引戻し電圧）に
はならないが、長期に渡って、セルＣ１１に書込み・消
去を繰り返すと、セルＣ１２のフローティングゲート１
２の電子が徐々に、ドレイン３に引戻され、やがて書込
み状態となってしまうことがある。
セルＣ１２については、ドレイン３とコントロールゲー
ト電極間で５［Ｖ］の電位差がある。したがって、フロ
ーティングゲート１２の電子が全て、Ｆ−Ｎトンネリン
グによりドレイン３に引戻される電圧（引戻し電圧）に
はならないが、長期に渡って、セルＣ１１に書込み・消
去を繰り返すと、セルＣ１２のフローティングゲート１
２の電子が徐々に、ドレイン３に引戻され、やがて書込
み状態となってしまうことがある。
【００２４】このような問題を解決する為に、ワードラ
インＷ２にビットラインＢ１と同程度の正の電圧を印加
することも考えられる。しかし、この場合は、非選択セ
ルであるセルＣ２１が誤って書込み状態となるおそれが
ある。すなわち、セルＣ１２が書込み状態である（しき
い値電圧が低い）場合、セルＣ１２のコントロールゲー
ト電極に５［Ｖ］を印加すると、セルＣ１２のチャネル
領域１６は導通状態となる。これにより、ビットライン
Ｂ１に印加している５［Ｖ］がセルＣ１２のソース４に
転送される。セルＣ１１〜Ｃ２２の各ソース４はソース
ラインＳで接続されているので、結局セルＣ２１のソー
ス４に５［Ｖ］が与えられることとなる。
インＷ２にビットラインＢ１と同程度の正の電圧を印加
することも考えられる。しかし、この場合は、非選択セ
ルであるセルＣ２１が誤って書込み状態となるおそれが
ある。すなわち、セルＣ１２が書込み状態である（しき
い値電圧が低い）場合、セルＣ１２のコントロールゲー
ト電極に５［Ｖ］を印加すると、セルＣ１２のチャネル
領域１６は導通状態となる。これにより、ビットライン
Ｂ１に印加している５［Ｖ］がセルＣ１２のソース４に
転送される。セルＣ１１〜Ｃ２２の各ソース４はソース
ラインＳで接続されているので、結局セルＣ２１のソー
ス４に５［Ｖ］が与えられることとなる。
【００２５】これにより、セルＣ２１においては、ソー
ス４に５［Ｖ］、コントロールゲート電極に−７［Ｖ］
が印加されることとなり、フローティングゲート１２の
電子がＦ−Ｎトンネリングによりソース４に引戻され
る。すなわち、セルＣ２１は誤って書込み状態となる。
ス４に５［Ｖ］、コントロールゲート電極に−７［Ｖ］
が印加されることとなり、フローティングゲート１２の
電子がＦ−Ｎトンネリングによりソース４に引戻され
る。すなわち、セルＣ２１は誤って書込み状態となる。
【００２６】また、ビットラインＢ１に印加している５
［Ｖ］を保持する為、消費電力が多くなる。
［Ｖ］を保持する為、消費電力が多くなる。
【００２７】この発明は上記のような問題点を解決し、
消費電力が小さく、かつ信頼性を向上させた半導体記憶
装置の使用方法を提供することを目的とする。
消費電力が小さく、かつ信頼性を向上させた半導体記憶
装置の使用方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置の使用方法においては、特定の単一メモリセ
ルの前記浮遊型電極から電子を引抜く場合には、電子を
引抜きたくない単一メモリセルが接続されている第２領
域ラインを基準電位として、電子を引抜きたい単一メモ
リセルが接続されている制御電極ラインを、負電位と
し、電子を引抜きたい単一メモリセルが接続されている
第２領域ラインを、正電位とし、電子を引抜きたくない
単一メモリセルが接続されている制御電極ラインを、正
電位とし、前記第１領域ラインに、前記スイッチング手
段を開状態とする電圧を印加する。
体記憶装置の使用方法においては、特定の単一メモリセ
ルの前記浮遊型電極から電子を引抜く場合には、電子を
引抜きたくない単一メモリセルが接続されている第２領
域ラインを基準電位として、電子を引抜きたい単一メモ
リセルが接続されている制御電極ラインを、負電位と
し、電子を引抜きたい単一メモリセルが接続されている
第２領域ラインを、正電位とし、電子を引抜きたくない
単一メモリセルが接続されている制御電極ラインを、正
電位とし、前記第１領域ラインに、前記スイッチング手
段を開状態とする電圧を印加する。
【００２９】請求項２の不揮発性半導体記憶装置の使用
方法においては、 Ｆ）情報を書込む場合には、 f1)書込み予定ではない単一メモリセルが接続されてい
る第２領域ラインを基準電位として、 f2)書込み予定の単一メモリセルについては、以下のよ
うにして、第２領域と浮遊型電極間に書込み電圧を印加
し、 f2-1)当該単一メモリセルが接続されている制御電極ラ
インを、前記基準電位に対して負電位とするとともに、 f2-2)当該単一メモリセルが接続されている第２領域ラ
インを、前記基準電位に対して正電位とする、 f3)書込み予定の単一メモリセルが接続されているのと
同じ制御電極ラインに接続されている書込み予定外の単
一メモリセルについては、当該書込み予定外の単一メモ
リセルが接続されている第２領域ラインを第１の書込み
防止電位とすることにより、当該書込み予定外の単一メ
モリセルに前記書込み電圧が印加されないようにし、 f4)書込み予定の単一メモリセルが接続されているのと
同じ第２領域ラインに接続されている書込み予定外の単
一メモリセルについては、当該書込み予定外の単一メモ
リセルが接続されている制御電極ラインを第２の書込み
防止電位とすることにより、当該書込み予定外の単一メ
モリセルに前記書込み電圧が印加されないようにし、 f5)前記第１領域ラインに、前記スイッチング手段を開
状態とする電圧を印加し、 Ｇ）情報を消去する場合には、 g1)半導体基板を基準電位として、 g2)消去予定の単一メモリセルが接続されている制御電
極ラインを正電位とし、当該単一メモリセルが接続され
ている第２領域ラインを第１消去電位とすることによ
り、当該単一メモリセルの半導体基板と浮遊型電極間に
消去電圧を印加し、 g3)消去予定でない単一メモリセルについては、以下の
ようにして、前記消去電圧を印加しないようにし、 g3ー1)消去予定の単一メモリセルが接続されているのと
同じ制御電極ラインに接続されている消去予定外の単一
メモリセルについては、当該消去予定外の単一メモリセ
ルが接続されている第２領域ラインを第１の消去防止電
位とすることにより、当該消去予定外の単一メモリセル
に前記消去電圧が印加されないようにし、 g3-2)消去予定の単一メモリセルが接続されているのと
同じ第２領域ラインに接続されている消去予定外の単一
メモリセルについては、当該消去予定外の単一メモリセ
ルが接続されている制御電極ラインを第２の消去防止電
位とすることにより、当該消去予定外の単一メモリセル
に前記消去電圧が印加されないようにし、 g4)前記第１領域ラインに、前記スイッチング手段を開
状態とする電圧を印加する。
方法においては、 Ｆ）情報を書込む場合には、 f1)書込み予定ではない単一メモリセルが接続されてい
る第２領域ラインを基準電位として、 f2)書込み予定の単一メモリセルについては、以下のよ
うにして、第２領域と浮遊型電極間に書込み電圧を印加
し、 f2-1)当該単一メモリセルが接続されている制御電極ラ
インを、前記基準電位に対して負電位とするとともに、 f2-2)当該単一メモリセルが接続されている第２領域ラ
インを、前記基準電位に対して正電位とする、 f3)書込み予定の単一メモリセルが接続されているのと
同じ制御電極ラインに接続されている書込み予定外の単
一メモリセルについては、当該書込み予定外の単一メモ
リセルが接続されている第２領域ラインを第１の書込み
防止電位とすることにより、当該書込み予定外の単一メ
モリセルに前記書込み電圧が印加されないようにし、 f4)書込み予定の単一メモリセルが接続されているのと
同じ第２領域ラインに接続されている書込み予定外の単
一メモリセルについては、当該書込み予定外の単一メモ
リセルが接続されている制御電極ラインを第２の書込み
防止電位とすることにより、当該書込み予定外の単一メ
モリセルに前記書込み電圧が印加されないようにし、 f5)前記第１領域ラインに、前記スイッチング手段を開
状態とする電圧を印加し、 Ｇ）情報を消去する場合には、 g1)半導体基板を基準電位として、 g2)消去予定の単一メモリセルが接続されている制御電
極ラインを正電位とし、当該単一メモリセルが接続され
ている第２領域ラインを第１消去電位とすることによ
り、当該単一メモリセルの半導体基板と浮遊型電極間に
消去電圧を印加し、 g3)消去予定でない単一メモリセルについては、以下の
ようにして、前記消去電圧を印加しないようにし、 g3ー1)消去予定の単一メモリセルが接続されているのと
同じ制御電極ラインに接続されている消去予定外の単一
メモリセルについては、当該消去予定外の単一メモリセ
ルが接続されている第２領域ラインを第１の消去防止電
位とすることにより、当該消去予定外の単一メモリセル
に前記消去電圧が印加されないようにし、 g3-2)消去予定の単一メモリセルが接続されているのと
同じ第２領域ラインに接続されている消去予定外の単一
メモリセルについては、当該消去予定外の単一メモリセ
ルが接続されている制御電極ラインを第２の消去防止電
位とすることにより、当該消去予定外の単一メモリセル
に前記消去電圧が印加されないようにし、 g4)前記第１領域ラインに、前記スイッチング手段を開
状態とする電圧を印加する。
【００３０】
【作用】請求項１の不揮発性半導体記憶装置の使用方法
においては、前記第１領域ラインに、前記スイッチング
手段を開状態とする電圧を印加しているので、引抜き予
定の単一メモリセルが接続されているのと同じ制御電極
ラインに接続されている引抜き予定外の単一メモリセル
については、第１領域側が開状態となる。したがって、
引抜き予定の単一メモリセルが接続されているのと同じ
第２領域ラインに接続されている引抜き予定外の単一メ
モリセルを弱い書込み状態としない為に、当該引抜き予
定外の単一メモリセルの制御電極を前記正電位として
も、当該引抜き予定外の単一メモリセルの第２領域の正
電位が、前記第１領域ラインを通じて、引抜き予定の単
一メモリセルが接続されているのと同じ制御電極ライン
に接続されている引抜き予定外の単一メモリセルの第１
領域に転送されることがない。請求項２の不揮発性半導
体記憶装置の使用方法においては、書込み時には、前記
第１領域ラインに、前記スイッチング手段を開状態とす
る電圧を印加しているので、書込み予定の単一メモリセ
ルが接続されているのと同じ制御電極ラインに接続され
ている書込み予定外の単一メモリセルについて、第１領
域側が開状態となる。
においては、前記第１領域ラインに、前記スイッチング
手段を開状態とする電圧を印加しているので、引抜き予
定の単一メモリセルが接続されているのと同じ制御電極
ラインに接続されている引抜き予定外の単一メモリセル
については、第１領域側が開状態となる。したがって、
引抜き予定の単一メモリセルが接続されているのと同じ
第２領域ラインに接続されている引抜き予定外の単一メ
モリセルを弱い書込み状態としない為に、当該引抜き予
定外の単一メモリセルの制御電極を前記正電位として
も、当該引抜き予定外の単一メモリセルの第２領域の正
電位が、前記第１領域ラインを通じて、引抜き予定の単
一メモリセルが接続されているのと同じ制御電極ライン
に接続されている引抜き予定外の単一メモリセルの第１
領域に転送されることがない。請求項２の不揮発性半導
体記憶装置の使用方法においては、書込み時には、前記
第１領域ラインに、前記スイッチング手段を開状態とす
る電圧を印加しているので、書込み予定の単一メモリセ
ルが接続されているのと同じ制御電極ラインに接続され
ている書込み予定外の単一メモリセルについて、第１領
域側が開状態となる。
【００３１】したがって、書込み予定の単一メモリセル
が接続されているのと同じ第２領域ラインに接続されて
いる書込み予定外の単一メモリセルを弱い書込み状態と
しない為に、当該書込み予定外の単一メモリセルの制御
電極を前記正電位としても、当該書込み予定外の単一メ
モリセルの第２領域の正電位が、前記第１領域ラインを
通じて、書込み予定の単一メモリセルが接続されている
のと同じ制御電極ラインに接続されている書込み予定外
の単一メモリセルの第１領域に転送されることがない。
が接続されているのと同じ第２領域ラインに接続されて
いる書込み予定外の単一メモリセルを弱い書込み状態と
しない為に、当該書込み予定外の単一メモリセルの制御
電極を前記正電位としても、当該書込み予定外の単一メ
モリセルの第２領域の正電位が、前記第１領域ラインを
通じて、書込み予定の単一メモリセルが接続されている
のと同じ制御電極ラインに接続されている書込み予定外
の単一メモリセルの第１領域に転送されることがない。
【００３２】また、消去時には、前記第１領域ライン
に、前記スイッチング手段を開状態とする電圧を印加し
ているので、消去予定の単一メモリセルが接続されてい
るのと同じ制御電極ラインに接続されている消去予定外
の単一メモリセルについて、第１領域側が開状態とな
る。
に、前記スイッチング手段を開状態とする電圧を印加し
ているので、消去予定の単一メモリセルが接続されてい
るのと同じ制御電極ラインに接続されている消去予定外
の単一メモリセルについて、第１領域側が開状態とな
る。
【００３３】したがって、消去予定の単一メモリセルが
接続されているのと同じ制御電極ラインに接続されてい
る消去予定外の単一メモリセルの第２領域ラインの電位
が、前記第１領域ラインを通じて、消去予定の単一メモ
リセルの第１領域に転送されることを防止することがで
きる。
接続されているのと同じ制御電極ラインに接続されてい
る消去予定外の単一メモリセルの第２領域ラインの電位
が、前記第１領域ラインを通じて、消去予定の単一メモ
リセルの第１領域に転送されることを防止することがで
きる。
【００３４】すなわち、消去予定の単一メモリセルの電
路形成可能領域に、消去予定の単一メモリセルが接続さ
れているのと同じ制御電極ラインに接続されている消去
予定外の単一メモリセルの第２領域ラインの電位が、転
送されることを防止することができる。これにより、消
去予定の単一メモリセルのみ、前記消去電圧を印加する
ことができる。
路形成可能領域に、消去予定の単一メモリセルが接続さ
れているのと同じ制御電極ラインに接続されている消去
予定外の単一メモリセルの第２領域ラインの電位が、転
送されることを防止することができる。これにより、消
去予定の単一メモリセルのみ、前記消去電圧を印加する
ことができる。
【００３５】
［フラッシュメモリセル１の構造］本発明の一実施例を
図面に基づいて説明する。まず、図２に本発明の一実施
例によるフラッシュメモリのフラッシュメモリセル１を
示す。
図面に基づいて説明する。まず、図２に本発明の一実施
例によるフラッシュメモリのフラッシュメモリセル１を
示す。
【００３６】図１に示すように、フラッシュメモリセル
１においては、ｐ形半導体基板２内に、第２領域である
ｎ+形ドレイン３及び第１領域であるｎ+形ソース４が設
けられる。ドレイン３とソース４間の基板表面には、チ
ャネル領域１６、１７が形成される。なお、本実施例に
おいては、チャネル領域１６およびチャネル領域１７で
電路形成可能領域を構成している。
１においては、ｐ形半導体基板２内に、第２領域である
ｎ+形ドレイン３及び第１領域であるｎ+形ソース４が設
けられる。ドレイン３とソース４間の基板表面には、チ
ャネル領域１６、１７が形成される。なお、本実施例に
おいては、チャネル領域１６およびチャネル領域１７で
電路形成可能領域を構成している。
【００３７】チャネル領域１６の上方には、トンネル絶
縁膜であるトンネル酸化膜８が設けられ、さらにトンネ
ル酸化膜８の上方には浮遊型電極であるフローティング
ゲート１２が設けられている。
縁膜であるトンネル酸化膜８が設けられ、さらにトンネ
ル酸化膜８の上方には浮遊型電極であるフローティング
ゲート１２が設けられている。
【００３８】フローティングゲート１２の上方には、層
間絶縁膜である三層絶縁膜１３を介して、制御電極であ
るコントロールゲート電極１４が設けられている。
間絶縁膜である三層絶縁膜１３を介して、制御電極であ
るコントロールゲート電極１４が設けられている。
【００３９】チャネル領域１７の上方には、シリコン酸
化膜１８が設けられる。シリコン酸化膜１８の上方には
チャネル電極であるサイドウォール２３が設けられてい
る。本実施例においては、サイドウォール２３を図に示
すように、フローティングゲート１２およびコントロー
ルゲート電極１４と絶縁状態で、側壁型で構成した。な
お、材質としてはポリシリコンを用いた。
化膜１８が設けられる。シリコン酸化膜１８の上方には
チャネル電極であるサイドウォール２３が設けられてい
る。本実施例においては、サイドウォール２３を図に示
すように、フローティングゲート１２およびコントロー
ルゲート電極１４と絶縁状態で、側壁型で構成した。な
お、材質としてはポリシリコンを用いた。
【００４０】なお、シリコン酸化膜１８はフローティン
グゲート１２およびコントロールゲート電極１４を覆っ
ている。また、ドレイン３とフローティングゲート１２
は図に示すように、一部がオーバーラップした状態とな
っている。
グゲート１２およびコントロールゲート電極１４を覆っ
ている。また、ドレイン３とフローティングゲート１２
は図に示すように、一部がオーバーラップした状態とな
っている。
【００４１】ソース電極２４は、ソース４と接続されて
いるとともに、サイドウォール２３とも接続されてい
る。本実施例においては、ソース４とサイドウォール２
３で第１領域電極を構成している。
いるとともに、サイドウォール２３とも接続されてい
る。本実施例においては、ソース４とサイドウォール２
３で第１領域電極を構成している。
【００４２】なお、本実施例においては、チャネル領域
１７、シリコン酸化膜１８およびサイドウォール２３で
スイッチング手段を構成している。
１７、シリコン酸化膜１８およびサイドウォール２３で
スイッチング手段を構成している。
【００４３】［フラッシュメモリセル１の動作］つぎ
に、図１、図３を用いてフラッシュメモリセル１の使用
方法について説明する。図１は、フラッシュメモリセル
１をマトリックス状に配置したフラッシュメモリの等価
回路５１を示す。図３は、セルＣ１１を選択セルとする
場合に、書込み時、消去時および読み出し時に印加する
電圧の一例を示す。
に、図１、図３を用いてフラッシュメモリセル１の使用
方法について説明する。図１は、フラッシュメモリセル
１をマトリックス状に配置したフラッシュメモリの等価
回路５１を示す。図３は、セルＣ１１を選択セルとする
場合に、書込み時、消去時および読み出し時に印加する
電圧の一例を示す。
【００４４】まず、消去について説明する。消去はワー
ドライン単位で行なわれる。選択セルをセルＣ１１、Ｃ
２１とする場合、制御電極ラインであるワードラインＷ
１に１８［Ｖ］を印加し、その他のラインには接地電位
を与える。これにより、図５に示すように、半導体基板
２およびドレイン３の電子が、Ｆ−Ｎトンネリングによ
りフローティングゲート１２に流入し、消去状態とな
る。
ドライン単位で行なわれる。選択セルをセルＣ１１、Ｃ
２１とする場合、制御電極ラインであるワードラインＷ
１に１８［Ｖ］を印加し、その他のラインには接地電位
を与える。これにより、図５に示すように、半導体基板
２およびドレイン３の電子が、Ｆ−Ｎトンネリングによ
りフローティングゲート１２に流入し、消去状態とな
る。
【００４５】一方、非選択セルＣ１２、Ｃ２２について
は、コントロールゲート電極１４（図２参照）に０
［Ｖ］が印加されるので、消去状態とはならない。な
お、ワードラインＷ２に正の高電圧（１８［Ｖ］を印加
すれば、全てのメモリセルを一括消去することもでき
る。
は、コントロールゲート電極１４（図２参照）に０
［Ｖ］が印加されるので、消去状態とはならない。な
お、ワードラインＷ２に正の高電圧（１８［Ｖ］を印加
すれば、全てのメモリセルを一括消去することもでき
る。
【００４６】セル毎に情報を書込む場合は、まず一括消
去してから行なう。図１に戻って、選択セルをセルＣ１
１とする場合、ワードラインＷ１に−７［Ｖ］、第２領
域ラインであるビットラインＢ１およびワードラインＷ
２に５［Ｖ］を印加し、その他に接地電位を与える。こ
れにより、ビットラインＢ２を基準電位とすると、ワー
ドラインＷ１は負電位、ビットラインＢ１は正電位とな
る。セルＣ１１についてみると、図４に示すように、ド
レイン３とフローティングゲート１２間に書込み電圧が
印加され、Ｆ−Ｎトンネリングにより、フローティング
ゲート１２の電子がドレイン３に引戻され、書込み状態
となる。
去してから行なう。図１に戻って、選択セルをセルＣ１
１とする場合、ワードラインＷ１に−７［Ｖ］、第２領
域ラインであるビットラインＢ１およびワードラインＷ
２に５［Ｖ］を印加し、その他に接地電位を与える。こ
れにより、ビットラインＢ２を基準電位とすると、ワー
ドラインＷ１は負電位、ビットラインＢ１は正電位とな
る。セルＣ１１についてみると、図４に示すように、ド
レイン３とフローティングゲート１２間に書込み電圧が
印加され、Ｆ−Ｎトンネリングにより、フローティング
ゲート１２の電子がドレイン３に引戻され、書込み状態
となる。
【００４７】非選択セルＣ１２については、コントロー
ルゲート電極１４に５［Ｖ］が印加されているので、ビ
ットラインＢ２を基準電位とするとコントロールゲート
電極１４は第２の書込み防止電位となっている。したが
って、ドレイン３には５［Ｖ］が印加されていても、前
記書込み電圧が印加されず、Ｆ−Ｎトンネリングは生じ
ない。これにより、フローティングゲート１２の電子が
ドレイン３に引戻されることはない。すなわち、誤って
書込み状態となることはない。
ルゲート電極１４に５［Ｖ］が印加されているので、ビ
ットラインＢ２を基準電位とするとコントロールゲート
電極１４は第２の書込み防止電位となっている。したが
って、ドレイン３には５［Ｖ］が印加されていても、前
記書込み電圧が印加されず、Ｆ−Ｎトンネリングは生じ
ない。これにより、フローティングゲート１２の電子が
ドレイン３に引戻されることはない。すなわち、誤って
書込み状態となることはない。
【００４８】また、本実施例においては、第１領域ライ
ンであるソースラインＳを接地電位としているので、全
てのセル（Ｃ１１〜Ｃ２２）のソース電極２４と接続さ
れたサイドウォール２３は接地電位となる。これにより
チャネル領域１７は非導通状態となる。すなわち、チャ
ネル領域１７、シリコン酸化膜１８およびサイドウォー
ル２３をスイッチング手段と見ると、このスイッチング
手段は開状態となる。これにより、セルＣ１２のドレイ
ン３とソース４間が導通状態とならず、セルＣ１２のビ
ットラインＢ１に印加している電圧（この場合、５
［Ｖ］）が、ソースラインＳを通じて、非選択セルＣ２
１のソース４に転送されることがない。
ンであるソースラインＳを接地電位としているので、全
てのセル（Ｃ１１〜Ｃ２２）のソース電極２４と接続さ
れたサイドウォール２３は接地電位となる。これにより
チャネル領域１７は非導通状態となる。すなわち、チャ
ネル領域１７、シリコン酸化膜１８およびサイドウォー
ル２３をスイッチング手段と見ると、このスイッチング
手段は開状態となる。これにより、セルＣ１２のドレイ
ン３とソース４間が導通状態とならず、セルＣ１２のビ
ットラインＢ１に印加している電圧（この場合、５
［Ｖ］）が、ソースラインＳを通じて、非選択セルＣ２
１のソース４に転送されることがない。
【００４９】したがって、非選択セルＣ２１について
は、セルＣ１１と同じくコントロールゲート電極１４に
−７［Ｖ］が印加されているが、ドレイン３およびソー
ス４には０［Ｖ］が印加される。これにより、ビットラ
インＢ２を基準電位とすると、ドレイン３は第１の書込
み防止電位となり、ドレイン３とフローティングゲート
１２間に書込み電圧が印加されず、誤って書込み状態と
なることはない。
は、セルＣ１１と同じくコントロールゲート電極１４に
−７［Ｖ］が印加されているが、ドレイン３およびソー
ス４には０［Ｖ］が印加される。これにより、ビットラ
インＢ２を基準電位とすると、ドレイン３は第１の書込
み防止電位となり、ドレイン３とフローティングゲート
１２間に書込み電圧が印加されず、誤って書込み状態と
なることはない。
【００５０】また、他の非選択セルＣ２２については、
ドレイン３、コントロールゲート電極にともに０［Ｖ］
が印加されている為、ドレイン３とフローティングゲー
ト１２間に書込み電圧が印加されない。したがって、誤
って書込み状態となることはない。
ドレイン３、コントロールゲート電極にともに０［Ｖ］
が印加されている為、ドレイン３とフローティングゲー
ト１２間に書込み電圧が印加されない。したがって、誤
って書込み状態となることはない。
【００５１】なお、本実施例においては、ドレイン３と
フローティングゲート１２間で、トンネル酸化膜８にか
かる電界が以下に示すように減少する。この電界の減少
について図４Ｂを用いて、説明する。
フローティングゲート１２間で、トンネル酸化膜８にか
かる電界が以下に示すように減少する。この電界の減少
について図４Ｂを用いて、説明する。
【００５２】図４Ｂは、図４Ａ（書込み開始状態）の等
価回路を示す。図４Ａにおいてコントロールゲート電極
１４、フローティングゲート１２、ドレイン３、ソース
４および基板２との間に静電容量が生ずる。この場合、
コントロールゲート電極１４とフローティングゲート１
２間の容量を容量Ｃ１、フローティングゲート１２と半
導体基板２間の容量を容量Ｃ２、フローティングゲート
１２とドレイン３間の容量を容量Ｃ３とし、フローティ
ングゲート１２の電位をＶｆ、ドレイン３の電位をＶ
ｄ、半導体基板の電位をＶｗ、コントロールゲート電極
１４の電位をＶｃとすると、Ｖｄ，Ｖｃ，Ｖｆ，Ｖｗと
容量Ｃ１，Ｃ２，Ｃ３とは以下の関係にある。
価回路を示す。図４Ａにおいてコントロールゲート電極
１４、フローティングゲート１２、ドレイン３、ソース
４および基板２との間に静電容量が生ずる。この場合、
コントロールゲート電極１４とフローティングゲート１
２間の容量を容量Ｃ１、フローティングゲート１２と半
導体基板２間の容量を容量Ｃ２、フローティングゲート
１２とドレイン３間の容量を容量Ｃ３とし、フローティ
ングゲート１２の電位をＶｆ、ドレイン３の電位をＶ
ｄ、半導体基板の電位をＶｗ、コントロールゲート電極
１４の電位をＶｃとすると、Ｖｄ，Ｖｃ，Ｖｆ，Ｖｗと
容量Ｃ１，Ｃ２，Ｃ３とは以下の関係にある。
【００５３】 （Vc-Vf）・C1＝(Vf−Vw)・C2+(Vf-Vd)・C3 ・・・(１) (１)式より、電位Ｖｆは、 Vf＝（Vc・C1+Vw・C2+Vd・C3）／（C1+C2+C3） ・・・(２) で表わされる。
【００５４】ここで、C1／（C1+C2+C3）＝α，C2／（C1
+C2+C3）＝β，C3／（C1+C2+C3）＝γとすると、電位Ｖ
ｆは、 Vf＝α・Vc+β・Vw+γ・Vd ・・・（３） で表わされる。
+C2+C3）＝β，C3／（C1+C2+C3）＝γとすると、電位Ｖ
ｆは、 Vf＝α・Vc+β・Vw+γ・Vd ・・・（３） で表わされる。
【００５５】ところで、フローティングゲート１２に
は、注入された電子の分だけマイナスの電荷が存在する
ので、マイナスの電位である「−Ｖｅ」が存在する。
は、注入された電子の分だけマイナスの電荷が存在する
ので、マイナスの電位である「−Ｖｅ」が存在する。
【００５６】したがって、容量Ｃ３の電界Ｅは、トンネ
ル酸化膜８の膜厚をＴoxとすると、以下の式で表わされ
る。
ル酸化膜８の膜厚をＴoxとすると、以下の式で表わされ
る。
【００５７】Ｅ＝｛Vd-VF-(-Ve)｝／Ｔox ＝（Vd-VF+Ve）／Ｔox ・・・（４） （３）（４）式より、電界Ｅは、 Ｅ＝｛Vd- (α・Vc+β・Vw+γ・Vd）+Ve｝／Ｔox・・・（５） で表わされる。
【００５８】非選択セルＣ１２について、コントロール
ゲート電極１４に０［Ｖ］を印加した場合における容量
Ｃ３の電界をＥ0とし、５［Ｖ］を印加する場合におけ
る容量Ｃ３の電界をＥ5とした場合、電界Ｅ0、Ｅ5は以
下の様になる。
ゲート電極１４に０［Ｖ］を印加した場合における容量
Ｃ３の電界をＥ0とし、５［Ｖ］を印加する場合におけ
る容量Ｃ３の電界をＥ5とした場合、電界Ｅ0、Ｅ5は以
下の様になる。
【００５９】電界Ｅ0については、Vc＝０，Vw＝０であ
るので、（５）式より、 Ｅ0＝｛（１−γ）・Vd+Ve｝／Ｔox・・・・・・・（６） となる。
るので、（５）式より、 Ｅ0＝｛（１−γ）・Vd+Ve｝／Ｔox・・・・・・・（６） となる。
【００６０】電界Ｅ5については、Vc＝５，Vw＝０であ
るので、（５）式より、 Ｅ5＝｛（１−γ）・Vd−５α+Ve｝／Ｔox・・・（７） となる。
るので、（５）式より、 Ｅ5＝｛（１−γ）・Vd−５α+Ve｝／Ｔox・・・（７） となる。
【００６１】（６）、（７）式より、非選択セルＣ１２
についての、ドレイン３とフローティングゲート１２間
における電界Ｅは「−５α／Ｔox」分だけ弱くなる。こ
れにより、非選択セルＣ１２が弱い書込み状態となるこ
とを防止することができる。このように、本実施例にお
いては、非選択セルＣ１２については、フローティング
ゲート１２とドレイン３に同電圧を印加している。した
がって、フローティングゲート１２から電子を引抜こう
とする力は、電子それ自体が持っている電荷から発生す
る電界のみとなる。これにより、書込みの際、非選択セ
ルに対してストレスがかからないようなフラッシュメモ
リセルおよび電圧印加方法を提供することができる。
についての、ドレイン３とフローティングゲート１２間
における電界Ｅは「−５α／Ｔox」分だけ弱くなる。こ
れにより、非選択セルＣ１２が弱い書込み状態となるこ
とを防止することができる。このように、本実施例にお
いては、非選択セルＣ１２については、フローティング
ゲート１２とドレイン３に同電圧を印加している。した
がって、フローティングゲート１２から電子を引抜こう
とする力は、電子それ自体が持っている電荷から発生す
る電界のみとなる。これにより、書込みの際、非選択セ
ルに対してストレスがかからないようなフラッシュメモ
リセルおよび電圧印加方法を提供することができる。
【００６２】なお、本実施例においては、第１の書込み
防止電位と第２の書込み防止電位を同電位としている
が、これに限られることなく、前記書込み電圧が印加さ
れないような電位であれば、どのような電位でもよい。
防止電位と第２の書込み防止電位を同電位としている
が、これに限られることなく、前記書込み電圧が印加さ
れないような電位であれば、どのような電位でもよい。
【００６３】つぎに、読み出しについて説明する。セル
Ｃ１１を選択セルとする場合は、ワードラインＷ１にセ
ンス電圧としてＶｓ（５［Ｖ］）を、ソースラインＳに
読み出し電圧としてＶｒ（５［Ｖ］）を印加し、ビット
ラインＢ２をオープンにし、ビットラインＢ１に０Ｖを
印加するとともにセンスアンプを接続する。また、他の
ラインに接地電位を与える。
Ｃ１１を選択セルとする場合は、ワードラインＷ１にセ
ンス電圧としてＶｓ（５［Ｖ］）を、ソースラインＳに
読み出し電圧としてＶｒ（５［Ｖ］）を印加し、ビット
ラインＢ２をオープンにし、ビットラインＢ１に０Ｖを
印加するとともにセンスアンプを接続する。また、他の
ラインに接地電位を与える。
【００６４】ワードラインＷ１にセンス電圧Ｖｓが印加
されているので、セルＣ１１が書込み状態であれば、選
択セルＣ１１のチャネル領域１６はオン状態となる。一
方、ソースラインＳに読み出し電圧Ｖｒ（５［Ｖ］）が
印加されているので、選択セルＣ１１のチャネル領域１
７は導通状態となる。
されているので、セルＣ１１が書込み状態であれば、選
択セルＣ１１のチャネル領域１６はオン状態となる。一
方、ソースラインＳに読み出し電圧Ｖｒ（５［Ｖ］）が
印加されているので、選択セルＣ１１のチャネル領域１
７は導通状態となる。
【００６５】すなわち、チャネル領域１６、１７とも導
通状態となる。したがって、セルＣ１１のドレイン３、
ソース４間に電流が流れ、これをビットラインＢ１に接
続したセンスアンプで読み取ることができる。
通状態となる。したがって、セルＣ１１のドレイン３、
ソース４間に電流が流れ、これをビットラインＢ１に接
続したセンスアンプで読み取ることができる。
【００６６】これに対して、セルＣ１１が消去状態であ
れば、選択セルＣ１１のチャネル領域１６はオフ状態と
なる。したがって、選択セルＣ１１のチャネル領域１７
の状態にかかわらず、ドレイン３とソース４間には電流
が流れない。
れば、選択セルＣ１１のチャネル領域１６はオフ状態と
なる。したがって、選択セルＣ１１のチャネル領域１７
の状態にかかわらず、ドレイン３とソース４間には電流
が流れない。
【００６７】非選択セルＣ１２，Ｃ２２については、ワ
ードラインＷ２にセンス電圧が印加されていない為、チ
ャネル領域１６は非導通状態である。したがって、ソー
スおよびドレイン間には電流が流れない。
ードラインＷ２にセンス電圧が印加されていない為、チ
ャネル領域１６は非導通状態である。したがって、ソー
スおよびドレイン間には電流が流れない。
【００６８】また、他の非選択セルＣ２１については、
ビットラインＢ２がオープン状態であるので、誤って情
報が読み出されることはない。このようにして、選択セ
ルの情報のみ読み出すことができる。
ビットラインＢ２がオープン状態であるので、誤って情
報が読み出されることはない。このようにして、選択セ
ルの情報のみ読み出すことができる。
【００６９】このように、フラッシュメモリセル１にお
いては、書込み時に、チャネル領域１７、シリコン酸化
膜１８およびサイドウォール２３を一種のスイッチング
手段として用いることができる。したがって、非選択セ
ルＣ１２を弱い書込み状態になることを防止するため、
ワードラインＷ２を正電位、ビットラインＢ１を正電位
としても、他の非選択セルＣ２１が誤って書込み状態と
なることを防止できる。これにより、信頼性の高いフラ
ッシュメモリを得ることができる。
いては、書込み時に、チャネル領域１７、シリコン酸化
膜１８およびサイドウォール２３を一種のスイッチング
手段として用いることができる。したがって、非選択セ
ルＣ１２を弱い書込み状態になることを防止するため、
ワードラインＷ２を正電位、ビットラインＢ１を正電位
としても、他の非選択セルＣ２１が誤って書込み状態と
なることを防止できる。これにより、信頼性の高いフラ
ッシュメモリを得ることができる。
【００７０】また、読み出し時には、ソース４に読み出
し電圧を印加することよりに、チャネル形成領域１７を
導通状態とすることができる。なお、この読み出し電圧
は書込み状態の有無を調べる検出電圧として利用される
こととなる。
し電圧を印加することよりに、チャネル形成領域１７を
導通状態とすることができる。なお、この読み出し電圧
は書込み状態の有無を調べる検出電圧として利用される
こととなる。
【００７１】このように、本実施例においては、フロー
ティングゲート１２の側壁に、導電性のサイドウォール
２３を設けて、一種のスイッチング手段として用いてい
る。したがって、セル面積をほとんど増加させることな
く、スイッチング手段を設けることができる。
ティングゲート１２の側壁に、導電性のサイドウォール
２３を設けて、一種のスイッチング手段として用いてい
る。したがって、セル面積をほとんど増加させることな
く、スイッチング手段を設けることができる。
【００７２】すなわち、セル面積を縮小しつつ、消費電
力も小さく、かつ信頼性を向上させた半導体記憶装置の
使用方法を提供することができる。
力も小さく、かつ信頼性を向上させた半導体記憶装置の
使用方法を提供することができる。
【００７３】［他のフラッシュメモリセルについて］本
発明に用いる他のフラッシュメモリセルについて説明す
る。上記実施例においては、サイドウォール２３を導電
体で構成したが、絶縁体、例えばシリコン酸化膜等で構
成してもよい。この場合でも、書込み・消去時について
は、チャネル領域１７、シリコン酸化膜１８およびサイ
ドウォール２３を一種のスイッチング手段として用いる
ことができる。なお、読み出し時には、ソース４に読み
出し電圧を印加することにより、ソース４と半導体基板
２との間の空乏層が拡大し、フローティングゲート１２
の下部の空乏層とつながり、ソース４とドレイン３間に
電流を流すことができる。
発明に用いる他のフラッシュメモリセルについて説明す
る。上記実施例においては、サイドウォール２３を導電
体で構成したが、絶縁体、例えばシリコン酸化膜等で構
成してもよい。この場合でも、書込み・消去時について
は、チャネル領域１７、シリコン酸化膜１８およびサイ
ドウォール２３を一種のスイッチング手段として用いる
ことができる。なお、読み出し時には、ソース４に読み
出し電圧を印加することにより、ソース４と半導体基板
２との間の空乏層が拡大し、フローティングゲート１２
の下部の空乏層とつながり、ソース４とドレイン３間に
電流を流すことができる。
【００７４】また、サイドウォール２３を絶縁体で構成
する際、比誘電率の高い物質、例えばＴａ2Ｏ5、ＰＺ
Ｔ、ＳｒＴｉＯ3等で構成し、ソース電極２４がチャネ
ル領域１７の上方を覆うようにしてもよい。これによ
り、サイドウォール２３を絶縁体で構成した際、比較的
低い電圧であっても、チャネル領域１７をオン状態とす
ることができるとともに、チャネル領域１７のｇｍ（相
互コンダクタンス）を高くすることができ、そのためさ
らに高速に読み出しが可能になるとともに、安定な読み
出し動作を得ることもできる。
する際、比誘電率の高い物質、例えばＴａ2Ｏ5、ＰＺ
Ｔ、ＳｒＴｉＯ3等で構成し、ソース電極２４がチャネ
ル領域１７の上方を覆うようにしてもよい。これによ
り、サイドウォール２３を絶縁体で構成した際、比較的
低い電圧であっても、チャネル領域１７をオン状態とす
ることができるとともに、チャネル領域１７のｇｍ（相
互コンダクタンス）を高くすることができ、そのためさ
らに高速に読み出しが可能になるとともに、安定な読み
出し動作を得ることもできる。
【００７５】なぜなら、ソース電極２４に読み出し電圧
を印加することにより、発生する電界の強度は、印加す
る電圧値およびサイドウォール２３の比誘電率に比例
し、ソース電極２４と半導体基板２間の距離に反比例す
る。したがって、サイドウォール２３に比誘電率の高い
物質を用いることにより、発生する電界を強くすること
ができるからである。
を印加することにより、発生する電界の強度は、印加す
る電圧値およびサイドウォール２３の比誘電率に比例
し、ソース電極２４と半導体基板２間の距離に反比例す
る。したがって、サイドウォール２３に比誘電率の高い
物質を用いることにより、発生する電界を強くすること
ができるからである。
【００７６】他のフラッシュメモリセル８１を図６に示
す。全体的としては、フラッシュメモリセル８１はフラ
ッシュメモリセル１とほぼ同様の構造をしている。但
し、フラッシュメモリセル１においては、チャネル電極
としての導電性サイドウォールがソース電極２４と別々
に形成されるのでなく、ソース電極２４とチャネル電極
が同時に形成される点で、両者は異なる。
す。全体的としては、フラッシュメモリセル８１はフラ
ッシュメモリセル１とほぼ同様の構造をしている。但
し、フラッシュメモリセル１においては、チャネル電極
としての導電性サイドウォールがソース電極２４と別々
に形成されるのでなく、ソース電極２４とチャネル電極
が同時に形成される点で、両者は異なる。
【００７７】すなわち、フラッシュメモリセル１におい
ては、サイドウォール２３は全面に形成したポリシリコ
ン層を、ＬＤＤ構造のトランジスタを製造する場合と同
様にして、異方性エッチングにより形成される。したが
って、サイドウォール２３の幅Ｄ（図２参照）は、形成
するポリシリコン層の膜厚によって決められる。このポ
リシリコン層はＣＶＤ法によって形成するので、その厚
みについては、精密に制御することが出来る。したがっ
て、サイドウォール２３の幅Ｄを精密に制御でき、セル
面積の縮小化を図ることができるという利点がある。
ては、サイドウォール２３は全面に形成したポリシリコ
ン層を、ＬＤＤ構造のトランジスタを製造する場合と同
様にして、異方性エッチングにより形成される。したが
って、サイドウォール２３の幅Ｄ（図２参照）は、形成
するポリシリコン層の膜厚によって決められる。このポ
リシリコン層はＣＶＤ法によって形成するので、その厚
みについては、精密に制御することが出来る。したがっ
て、サイドウォール２３の幅Ｄを精密に制御でき、セル
面積の縮小化を図ることができるという利点がある。
【００７８】これに対して、フラッシュメモリセル８１
においては、サイドウォールを形成する工程が不要とな
り、ソース４及びドレイン３を形成する際、チャネル領
域１７をマスクで覆うだけでよいので、より簡易にフラ
ッシュメモリを製造することができる。
においては、サイドウォールを形成する工程が不要とな
り、ソース４及びドレイン３を形成する際、チャネル領
域１７をマスクで覆うだけでよいので、より簡易にフラ
ッシュメモリを製造することができる。
【００７９】［他の応用例］上記実施例においては、消
去の際、ワードラインごとに一括消去するようにしてい
たが、各セルごとに消去状態とすることもできる。例え
ば、セルＣ１１を消去状態とする場合、ワードラインＷ
１に１８［Ｖ］、ワードラインＷ２に９［Ｖ］、ビット
ラインＢ２に９［Ｖ］を印加し、その他のラインには接
地電位を与える。これにより、選択セルであるセルＣ１
１については、半導体基板２を基準電位として、ワード
ラインＷ１は正電位、ビットラインＢ１は第１消去電位
（この場合は０［Ｖ］となる。したがって、セルＣ１１
については、半導体基板２とフローティングゲート１２
間およびドレイン３とフローティングゲート１２間に消
去電圧が印加される。これにより、上記実施例と同様
に、半導体基板２およびドレイン３の電子がＦ−Ｎトン
ネリングによりフローティングゲート１２に流入し消去
状態となる。
去の際、ワードラインごとに一括消去するようにしてい
たが、各セルごとに消去状態とすることもできる。例え
ば、セルＣ１１を消去状態とする場合、ワードラインＷ
１に１８［Ｖ］、ワードラインＷ２に９［Ｖ］、ビット
ラインＢ２に９［Ｖ］を印加し、その他のラインには接
地電位を与える。これにより、選択セルであるセルＣ１
１については、半導体基板２を基準電位として、ワード
ラインＷ１は正電位、ビットラインＢ１は第１消去電位
（この場合は０［Ｖ］となる。したがって、セルＣ１１
については、半導体基板２とフローティングゲート１２
間およびドレイン３とフローティングゲート１２間に消
去電圧が印加される。これにより、上記実施例と同様
に、半導体基板２およびドレイン３の電子がＦ−Ｎトン
ネリングによりフローティングゲート１２に流入し消去
状態となる。
【００８０】これに対して、非選択セルＣ１２について
は、ドレイン３に０［Ｖ］、コントロールゲート電極に
９［Ｖ］が印加されることになる。すなわち、半導体基
板２を基準電位として、ワードラインＷ２は第２の消去
防止電位となる。したがって、セルＣ１２については、
前記消去電圧が印加されないので、Ｆ−Ｎトンネリング
が発生せず、消去状態とならない。
は、ドレイン３に０［Ｖ］、コントロールゲート電極に
９［Ｖ］が印加されることになる。すなわち、半導体基
板２を基準電位として、ワードラインＷ２は第２の消去
防止電位となる。したがって、セルＣ１２については、
前記消去電圧が印加されないので、Ｆ−Ｎトンネリング
が発生せず、消去状態とならない。
【００８１】また、非選択セルＣ２１については、ドレ
イン３に９［Ｖ］、コントロールゲート電極に１８
［Ｖ］が印加されることになる。すなわち、半導体基板
２を基準電位として、ビットラインＢ２は第１の消去防
止電位となる。したがって、セルＣ２１については、前
記消去電圧が印加されないので、Ｆ−Ｎトンネリングが
発生せず、消去状態とならない。
イン３に９［Ｖ］、コントロールゲート電極に１８
［Ｖ］が印加されることになる。すなわち、半導体基板
２を基準電位として、ビットラインＢ２は第１の消去防
止電位となる。したがって、セルＣ２１については、前
記消去電圧が印加されないので、Ｆ−Ｎトンネリングが
発生せず、消去状態とならない。
【００８２】また、非選択セルＣ２２については、ドレ
イン３に９［Ｖ］、コントロールゲート電極に９［Ｖ］
が印加されることになる。すなわち、半導体基板２を基
準電位として、ビットラインＢ２は第１の消去防止電位
となり、ワードラインＷ２は第２の消去防止電位とな
る。したがって、セルＣ２１については、前記消去電圧
が印加されないので、Ｆ−Ｎトンネリングが発生せず、
消去状態とならない。
イン３に９［Ｖ］、コントロールゲート電極に９［Ｖ］
が印加されることになる。すなわち、半導体基板２を基
準電位として、ビットラインＢ２は第１の消去防止電位
となり、ワードラインＷ２は第２の消去防止電位とな
る。したがって、セルＣ２１については、前記消去電圧
が印加されないので、Ｆ−Ｎトンネリングが発生せず、
消去状態とならない。
【００８３】なお、この消去方法においては、ソースラ
インＳは接地電位とされているので、セルＣ１１〜セル
Ｃ２２のチャネル領域１７は非導通状態である。したが
って、セルＣ２１についてチャネル領域１６が導通状態
となっても、ビットラインＢ２に印加された９［Ｖ］
が、ソースラインＳを通じて、セルＣ１１のソース４に
転送されることがない。
インＳは接地電位とされているので、セルＣ１１〜セル
Ｃ２２のチャネル領域１７は非導通状態である。したが
って、セルＣ２１についてチャネル領域１６が導通状態
となっても、ビットラインＢ２に印加された９［Ｖ］
が、ソースラインＳを通じて、セルＣ１１のソース４に
転送されることがない。
【００８４】なお、セルＣ１１については、制御電極ラ
インに１８［Ｖ］を印加しているので、チャネル領域１
６が導通状態となっているが、前述の様にビットライン
Ｂ２に印加された９［Ｖ］が、セルＣ１１のソース４に
転送されることがないので、セルＣ１１を確実に消去状
態とすることができる。
インに１８［Ｖ］を印加しているので、チャネル領域１
６が導通状態となっているが、前述の様にビットライン
Ｂ２に印加された９［Ｖ］が、セルＣ１１のソース４に
転送されることがないので、セルＣ１１を確実に消去状
態とすることができる。
【００８５】また、この場合、ビットラインＢ２を第１
の消去防止電位とし、ワードラインＷ２を第２の消去防
止電位とすることにより、セルＣ２２のトンネル酸化膜
８にかかる電界を下げることができる。特に、第１の消
去防止電位と第２の消去防止電位を同電位とすることに
より、セルＣ２２のトンネル酸化膜８にかかる電界は、
電子それ自体が持っている電荷から発生する電界のみと
なる。
の消去防止電位とし、ワードラインＷ２を第２の消去防
止電位とすることにより、セルＣ２２のトンネル酸化膜
８にかかる電界を下げることができる。特に、第１の消
去防止電位と第２の消去防止電位を同電位とすることに
より、セルＣ２２のトンネル酸化膜８にかかる電界は、
電子それ自体が持っている電荷から発生する電界のみと
なる。
【００８６】このようにして、各セルごとに書込み・消
去を行なうことができる。なお、この消去方法において
は、ワードラインＷ２に９［Ｖ］を印加しているが、ワ
ードラインＷ２に０［Ｖ］を印加しても、各セルごとに
消去をすることができる。
去を行なうことができる。なお、この消去方法において
は、ワードラインＷ２に９［Ｖ］を印加しているが、ワ
ードラインＷ２に０［Ｖ］を印加しても、各セルごとに
消去をすることができる。
【００８７】このように、本発明にかかる方法によっ
て、各セル毎に書込み・消去を行なうこともできるの
で、図７、図８に示すようなＥ2ＰＲＯＭを提供するこ
とができる。
て、各セル毎に書込み・消去を行なうこともできるの
で、図７、図８に示すようなＥ2ＰＲＯＭを提供するこ
とができる。
【００８８】図７に示す選択バイト１０１を消去状態と
する為には、図７に示すような電圧を印加すればよい。
これにより、バイト毎に消去状態とすることができる。
また、図８に示す選択バイト１０１を書込み状態とする
為には、図８に示すような電圧を印加すればよい。これ
により、バイト毎に書込み状態とすることができる。な
お、上記実施例においては、半導体基板２とフローティ
ングゲート１２間、ドレイン３とフローティングゲート
１２間双方に、消去電圧を印加するようにしているが、
半導体基板２とフローティングゲート１２間のみに消去
電圧を印加するようにしてもよい。この場合、半導体基
板２からのみ電子をフローティングゲート１２に流入さ
せることになる。例えば、ドレイン３を開状態とすれ
ば、半導体基板２からのみ電子をフローティングゲート
１２に流入させることができる。なお、この場合は、セ
ル毎でなく、ワードラインごとに一括消去することにな
る。
する為には、図７に示すような電圧を印加すればよい。
これにより、バイト毎に消去状態とすることができる。
また、図８に示す選択バイト１０１を書込み状態とする
為には、図８に示すような電圧を印加すればよい。これ
により、バイト毎に書込み状態とすることができる。な
お、上記実施例においては、半導体基板２とフローティ
ングゲート１２間、ドレイン３とフローティングゲート
１２間双方に、消去電圧を印加するようにしているが、
半導体基板２とフローティングゲート１２間のみに消去
電圧を印加するようにしてもよい。この場合、半導体基
板２からのみ電子をフローティングゲート１２に流入さ
せることになる。例えば、ドレイン３を開状態とすれ
ば、半導体基板２からのみ電子をフローティングゲート
１２に流入させることができる。なお、この場合は、セ
ル毎でなく、ワードラインごとに一括消去することにな
る。
【００８９】
【発明の効果】請求項１の不揮発性半導体記憶装置の使
用方法においては、前記第１領域ラインに、前記スイッ
チング手段を開状態とする電圧を印加している。したが
って、引抜き予定の単一メモリセルが接続されているの
と同じ第２領域ラインに接続されている引抜き予定外の
単一メモリセルの制御電極を前記正電位としても、当該
引抜き予定外の単一メモリセルの第２領域の正電位が、
前記第１領域ラインを通じて、引抜き予定の単一メモリ
セルが接続されているのと同じ制御電極ラインに接続さ
れている引抜き予定外の単一メモリセルの前記第１領域
に転送されることがない。
用方法においては、前記第１領域ラインに、前記スイッ
チング手段を開状態とする電圧を印加している。したが
って、引抜き予定の単一メモリセルが接続されているの
と同じ第２領域ラインに接続されている引抜き予定外の
単一メモリセルの制御電極を前記正電位としても、当該
引抜き予定外の単一メモリセルの第２領域の正電位が、
前記第１領域ラインを通じて、引抜き予定の単一メモリ
セルが接続されているのと同じ制御電極ラインに接続さ
れている引抜き予定外の単一メモリセルの前記第１領域
に転送されることがない。
【００９０】これにより、引抜き予定の単一メモリセル
が接続されているのと同じ第２領域ラインに接続されて
いる引抜き予定外の単一メモリセルを弱い書込み状態と
なるのを防止しつつ、当該引抜き予定の単一メモリセル
のみ、電子を引抜くことができる。すなわち、消費電力
も小さく、かつ信頼性を向上させた半導体記憶装置の使
用方法を提供することができる。
が接続されているのと同じ第２領域ラインに接続されて
いる引抜き予定外の単一メモリセルを弱い書込み状態と
なるのを防止しつつ、当該引抜き予定の単一メモリセル
のみ、電子を引抜くことができる。すなわち、消費電力
も小さく、かつ信頼性を向上させた半導体記憶装置の使
用方法を提供することができる。
【００９１】請求項２の不揮発性半導体記憶装置の使用
方法においては、書込み時には、前記第１領域ライン
に、前記スイッチング手段を開状態とする電圧を印加し
ているので、書込み予定の単一メモリセルが接続されて
いるのと同じ第２領域ラインに接続されている書込み予
定外の単一メモリセルの制御電極を前記正電位として
も、当該書込み予定外の単一メモリセルの第２領域の正
電位が、前記第１領域ラインを通じて、書込み予定の単
一メモリセルが接続されているのと同じ制御電極ライン
に接続されている書込み予定外の単一メモリセルの前記
第１領域に転送されることがない。
方法においては、書込み時には、前記第１領域ライン
に、前記スイッチング手段を開状態とする電圧を印加し
ているので、書込み予定の単一メモリセルが接続されて
いるのと同じ第２領域ラインに接続されている書込み予
定外の単一メモリセルの制御電極を前記正電位として
も、当該書込み予定外の単一メモリセルの第２領域の正
電位が、前記第１領域ラインを通じて、書込み予定の単
一メモリセルが接続されているのと同じ制御電極ライン
に接続されている書込み予定外の単一メモリセルの前記
第１領域に転送されることがない。
【００９２】これにより、書込み予定の単一メモリセル
が接続されているのと同じ第２領域ラインに接続されて
いる書込み予定外の単一メモリセルを弱い書込み状態と
なるのを防止しつつ、当該書込み予定の単一メモリセル
のみ、書込むことができる。また、消去時には、前記第
１領域ラインに、前記スイッチング手段を開状態とする
電圧を印加しているので、したがって、消去予定の単一
メモリセルが接続されているのと同じ制御電極ラインに
接続されている消去予定外の単一メモリセルの第２領域
ラインの電位が、前記第１領域ラインを通じて、消去予
定の単一メモリセルの第１領域に転送されることを防止
することができる。これにより、消去予定の単一メモリ
セルのみ、消去状態とすることができる。
が接続されているのと同じ第２領域ラインに接続されて
いる書込み予定外の単一メモリセルを弱い書込み状態と
なるのを防止しつつ、当該書込み予定の単一メモリセル
のみ、書込むことができる。また、消去時には、前記第
１領域ラインに、前記スイッチング手段を開状態とする
電圧を印加しているので、したがって、消去予定の単一
メモリセルが接続されているのと同じ制御電極ラインに
接続されている消去予定外の単一メモリセルの第２領域
ラインの電位が、前記第１領域ラインを通じて、消去予
定の単一メモリセルの第１領域に転送されることを防止
することができる。これにより、消去予定の単一メモリ
セルのみ、消去状態とすることができる。
【００９３】このように各セル毎に情報の書込み・消去
を確実に行なうことができ、消費電力も小さく、かつ信
頼性を向上させた半導体記憶装置の使用方法を提供する
ことができる。
を確実に行なうことができ、消費電力も小さく、かつ信
頼性を向上させた半導体記憶装置の使用方法を提供する
ことができる。
【図１】フラッシュメモリ１をマトリックス状に配置し
た等価回路５１を示す図である。
た等価回路５１を示す図である。
【図２】フラッシュメモリ１の要部断面図である。
【図３】フラッシュメモリ１が動作する際に印加する電
圧の一例を示す図である。
圧の一例を示す図である。
【図４】書込みを開始したフラッシュメモリ１の状態を
示す原理図である。
示す原理図である。
【図５】消去を開始したフラッシュメモリ１の状態を示
す原理図である。
す原理図である。
【図６】他の実施例であるフラッシュメモリ８１の要部
断面図である。
断面図である。
【図７】フラッシュメモリ１をマトリックス状に配置し
た状態及びバイト毎に消去する場合に印加する電圧の一
例を示す図である。
た状態及びバイト毎に消去する場合に印加する電圧の一
例を示す図である。
【図８】フラッシュメモリ１をマトリックス状に配置し
た状態及びバイト毎に書込む場合に印加する電圧の一例
を示す図である。
た状態及びバイト毎に書込む場合に印加する電圧の一例
を示す図である。
【図９】従来のフラッシュメモリセルを示す要部断面図
である。
である。
【図１０】従来のフラッシュメモリの等価回路６１を示
す図である。
す図である。
３・・・ドレイン ４・・・ソース ８・・・トンネル酸化膜 １２・・・フローティングゲート １３・・・三層絶縁膜 １４・・・コントロールゲート電極 １６・・・チャネル領域 １７・・・チャネル領域 １８・・・シリコン酸化膜 ２３・・・サイドウォール ２４・・・ソース電極 Ｂ１，Ｂ２・・・ビットライン Ｗ１，Ｗ２・・・ワードライン Ｓ・・・・・・ソースライン
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】Ａ）a1)〜a6)を備えた単一メモリセルをマ
トリックス状に配置し、 a1)半導体基板の第１領域、 a2)前記第１領域と離れた位置に形成された第２領域、 a3)前記第２領域と隣接して前記第１領域との間に形成
された電路形成可能領域、 a4)前記電路形成可能領域の上方に設けられた浮遊型電
極、 a5)前記浮遊型電極に間接的に電圧を印加することによ
り、前記浮遊型電極に電子を注入又は前記浮遊型電極か
ら電子を引抜く制御電極、 a6)前記電路形成可能領域と前記第１領域との間に直列
に設けられ、第１領域用の電極に所定の電圧を印加する
ことにより、開閉状態が変化するスイッチング手段、 Ｂ）同一行に配置された単一メモリセルの第２領域を接
続する第２領域ラインを各行ごとに設け、 Ｃ）同一列に配置された単一メモリセルの制御電極を接
続する制御電極ラインを各列ごとに設け、 Ｄ）全ての単一メモリセルの第１領域を接続する第１領
域ラインを設け、 Ｅ）特定の単一メモリセルの前記浮遊型電極から電子を
引抜く場合には、 e1)電子を引抜きたくない単一メモリセルが接続されて
いる第２領域ラインを基準電位として、 e2)電子を引抜きたい単一メモリセルが接続されている
制御電極ラインを、負電位とし、 e3)電子を引抜きたい単一メモリセルが接続されている
第２領域ラインを、正電位とし、 e4)電子を引抜きたくない単一メモリセルが接続されて
いる制御電極ラインを、正電位とし、 e5)前記第１領域ラインに、前記スイッチング手段を開
状態とする電圧を印加すること、 を特徴とする不揮発性半導体記憶装置の使用方法。 - 【請求項２】Ａ）a1)〜a6)を備えた単一メモリセルをマ
トリックス状に配置し、 a1)半導体基板の第１領域、 a2)前記第１領域と離れた位置に形成された第２領域、 a3)前記第２領域と隣接して前記第１領域との間に形成
された電路形成可能領域、 a4)前記電路形成可能領域の上方に設けられた浮遊型電
極、 a5)前記浮遊型電極に間接的に電圧を印加することによ
り、前記浮遊型電極に電子を注入又は前記浮遊型電極か
ら電子を引抜く制御電極、 a6)前記電路形成可能領域と前記第１領域との間に直列
に設けられ、第１領域用の電極に所定の電圧を印加する
ことにより、開閉状態が変化するスイッチング手段、 Ｂ）同一行に配置された単一メモリセルの第２領域を接
続する第２領域ラインを各行ごとに設け、 Ｃ）同一列に配置された単一メモリセルの制御電極を接
続する制御電極ラインを各列ごとに設け、 Ｄ）全ての単一メモリセルの第１領域を接続する第１領
域ラインを設け、 Ｅ）特定の単一メモリセルの前記浮遊型電極から前記第
２領域に電子を引抜くことにより情報を書込み、特定の
単一メモリセルの前記浮遊型電極に電子を注入すること
により情報を消去する不揮発性半導体記憶装置の使用方
法であって、 Ｆ）情報を書込む場合には、 f1)書込み予定ではない単一メモリセルが接続されてい
る第２領域ラインを基準電位として、 f2)書込み予定の単一メモリセルについては、以下のよ
うにして、第２領域と浮遊型電極間に書込み電圧を印加
し、 f2-1)当該単一メモリセルが接続されている制御電極ラ
インを、前記基準電位に対して負電位とするとともに、 f2-2)当該単一メモリセルが接続されている第２領域ラ
インを、前記基準電位に対して正電位とする、 f3)書込み予定の単一メモリセルが接続されているのと
同じ制御電極ラインに接続されている書込み予定外の単
一メモリセルについては、当該書込み予定外の単一メモ
リセルが接続されている第２領域ラインを第１の書込み
防止電位とすることにより、当該書込み予定外の単一メ
モリセルに前記書込み電圧が印加されないようにし、 f4)書込み予定の単一メモリセルが接続されているのと
同じ第２領域ラインに接続されている書込み予定外の単
一メモリセルについては、当該書込み予定外の単一メモ
リセルが接続されている制御電極ラインを第２の書込み
防止電位とすることにより、当該書込み予定外の単一メ
モリセルに前記書込み電圧が印加されないようにし、 f5)前記第１領域ラインに、前記スイッチング手段を開
状態とする電圧を印加し、 Ｇ）情報を消去する場合には、 g1)半導体基板を基準電位として、 g2)消去予定の単一メモリセルが接続されている制御電
極ラインを正電位とし、当該単一メモリセルが接続され
ている第２領域ラインを第１消去電位とすることによ
り、当該単一メモリセルの半導体基板と浮遊型電極間に
消去電圧を印加し、 g3)消去予定でない単一メモリセルについては、以下の
ようにして、前記消去電圧を印加しないようにし、 g3ー1)消去予定の単一メモリセルが接続されているのと
同じ制御電極ラインに接続されている消去予定外の単一
メモリセルについては、当該消去予定外の単一メモリセ
ルが接続されている第２領域ラインを第１の消去防止電
位とすることにより、当該消去予定外の単一メモリセル
に前記消去電圧が印加されないようにし、 g3-2)消去予定の単一メモリセルが接続されているのと
同じ第２領域ラインに接続されている消去予定外の単一
メモリセルについては、当該消去予定外の単一メモリセ
ルが接続されている制御電極ラインを第２の消去防止電
位とすることにより、当該消去予定外の単一メモリセル
に前記消去電圧が印加されないようにし、 g4)前記第１領域ラインに、前記スイッチング手段を開
状態とする電圧を印加すること、 を特徴とする不揮発性半導体記憶装置の使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11985993A JP3120923B2 (ja) | 1993-05-21 | 1993-05-21 | 不揮発性半導体記憶装置の使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11985993A JP3120923B2 (ja) | 1993-05-21 | 1993-05-21 | 不揮発性半導体記憶装置の使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333397A true JPH06333397A (ja) | 1994-12-02 |
| JP3120923B2 JP3120923B2 (ja) | 2000-12-25 |
Family
ID=14772043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11985993A Expired - Fee Related JP3120923B2 (ja) | 1993-05-21 | 1993-05-21 | 不揮発性半導体記憶装置の使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120923B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003508873A (ja) * | 1999-09-02 | 2003-03-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｅｅｐｒｏｍアプリケーションのための１トランジスタメモリセル |
| US7245531B2 (en) | 2004-08-09 | 2007-07-17 | Renesas Technology Corp. | Semiconductor device |
| JP2011171755A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 半導体装置 |
-
1993
- 1993-05-21 JP JP11985993A patent/JP3120923B2/ja not_active Expired - Fee Related
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| JP2003508873A (ja) * | 1999-09-02 | 2003-03-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｅｅｐｒｏｍアプリケーションのための１トランジスタメモリセル |
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