JPS609168A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS609168A JPS609168A JP58115956A JP11595683A JPS609168A JP S609168 A JPS609168 A JP S609168A JP 58115956 A JP58115956 A JP 58115956A JP 11595683 A JP11595683 A JP 11595683A JP S609168 A JPS609168 A JP S609168A
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- JP
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- gate
- potential
- cell
- floating gate
- polycrystalline silicon
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000005055 memory storage Effects 0.000 title 1
- 230000008878 coupling Effects 0.000 claims abstract description 9
- 238000010168 coupling process Methods 0.000 claims abstract description 9
- 238000005859 coupling reaction Methods 0.000 claims abstract description 9
- 239000011159 matrix material Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は不揮発性半導体メモリ装置に関し、特に書き込
み特性のすぐれたメモリセルに関するものである。
み特性のすぐれたメモリセルに関するものである。
第１１’！Ｊａ）は、２つのコントロールゲートヲ持つ
Ｅ２ＰＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ ＰｒｏｇｒａｙｎｎａｂｌｅＲＯＭ） の平
面図で浮遊ゲー｝ （ＦＣ）と２つのコントロールゲー
ト （ ＣＧ１， ＣＧ２ ） 及びソースと同電位の
書候えゲー｝ （ＥＧ）とからなっている。第１図（ｂ
）にこのセルの機能を表す模式図を示す。このセルに情
報゛１”を書き込むにはＣＧ□，ＣＧ２を例えば２０Ｖ
のＥＧ’ｅＯＶ と［、て約１００〜２００人の薄い酸
化膜（１０１）全通して電子をＦＧに注入する◇この情
報を読み出すには、ＣＧ２Ｔｈ０Ｖ としＣＧ、に例え
ば５Ｖをかけてこのセルの導通状態（ソース・ドレイン
間に電流が流れるか否が）をしらべる。ｌｉ’Ｇに電子
が注入されていると 値が高くなり電流が流れない為ｂ
ｌｐｐの情報が讐き込まれていることが分る。又逆に
正の電荷が注入されていると＠は電流が流れｔｔ ０７
１の情報が入っていることになる。１０２Ｕスイツチト
ランジスタでセルと直列に接続さす］５て」？す、デー
タ読み出しに際してセルを選択する目的で、設けられて
いる。
Ｅ２ＰＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ ＰｒｏｇｒａｙｎｎａｂｌｅＲＯＭ） の平
面図で浮遊ゲー｝ （ＦＣ）と２つのコントロールゲー
ト （ ＣＧ１， ＣＧ２ ） 及びソースと同電位の
書候えゲー｝ （ＥＧ）とからなっている。第１図（ｂ
）にこのセルの機能を表す模式図を示す。このセルに情
報゛１”を書き込むにはＣＧ□，ＣＧ２を例えば２０Ｖ
のＥＧ’ｅＯＶ と［、て約１００〜２００人の薄い酸
化膜（１０１）全通して電子をＦＧに注入する◇この情
報を読み出すには、ＣＧ２Ｔｈ０Ｖ としＣＧ、に例え
ば５Ｖをかけてこのセルの導通状態（ソース・ドレイン
間に電流が流れるか否が）をしらべる。ｌｉ’Ｇに電子
が注入されていると 値が高くなり電流が流れない為ｂ
ｌｐｐの情報が讐き込まれていることが分る。又逆に
正の電荷が注入されていると＠は電流が流れｔｔ ０７
１の情報が入っていることになる。１０２Ｕスイツチト
ランジスタでセルと直列に接続さす］５て」？す、デー
タ読み出しに際してセルを選択する目的で、設けられて
いる。
そのゲートはＣＧｌを共通に用いである。
さて、第１図Ｃはセルの書込み実線消去破線特性の一例
を示したものである。データの読出しはＣＧ１ に５Ｖ
をかけるので、データ゛′１″を書き込むためには 値
（■７□（）は５Ｖ以上にする必要があす１０ ｆ）ｍ
ｓｅｃ 以上の時間が＠き込みに必要なことが分る。Ｅ
ｚＰＲＯＭの高速書き込みを実現するには、トンネル電
流を流す酸化膜の膜厚を薄くするか、あるいは書き込み
の電圧をもっと高くするなどの方法があるが、たとえば
前者の場合酸化膜を１００＾以下とすると酸化膜のピン
ホールにより製品の歩留りを著るしく低下させる結果と
なる０又電圧を高くすることは回路設計上多大の困＃Ｉ
全ひきおこすなどの問題があった。
を示したものである。データの読出しはＣＧ１ に５Ｖ
をかけるので、データ゛′１″を書き込むためには 値
（■７□（）は５Ｖ以上にする必要があす１０ ｆ）ｍ
ｓｅｃ 以上の時間が＠き込みに必要なことが分る。Ｅ
ｚＰＲＯＭの高速書き込みを実現するには、トンネル電
流を流す酸化膜の膜厚を薄くするか、あるいは書き込み
の電圧をもっと高くするなどの方法があるが、たとえば
前者の場合酸化膜を１００＾以下とすると酸化膜のピン
ホールにより製品の歩留りを著るしく低下させる結果と
なる０又電圧を高くすることは回路設計上多大の困＃Ｉ
全ひきおこすなどの問題があった。
本発明は以上の点に鑑みてなされたものであり、製品の
歩留を下げたり回路設計上の困難を一切まねくことなく
、高速書込み可能な不揮発性半導体メモリ装置を提供す
ることを目的とする。
歩留を下げたり回路設計上の困難を一切まねくことなく
、高速書込み可能な不揮発性半導体メモリ装置を提供す
ることを目的とする。
本発明による不揮発性半導体メモリ装置はいずれのコン
トロールゲートとも電気的ＩＣ１絶縁されしかも浮遊ゲ
ートとの容量結合係数が事実上無視できる程度に小さな
もう１つのゲートを設け、セルのデータ読み出しに際し
てはすべてのコントロールゲートの電位を接地電位と（
−１このもう１つのゲートにのみ正の電位を加える様に
構成したことを特徴としている。
トロールゲートとも電気的ＩＣ１絶縁されしかも浮遊ゲ
ートとの容量結合係数が事実上無視できる程度に小さな
もう１つのゲートを設け、セルのデータ読み出しに際し
てはすべてのコントロールゲートの電位を接地電位と（
−１このもう１つのゲートにのみ正の電位を加える様に
構成したことを特徴としている。
本発明により、製品の歩留りを低下させたり、又回路設
計上の困ｓを招くなどの一切の不都合音生じることなく
セルの書き込み特性全１００倍以上速くすることが可能
となった。
計上の困ｓを招くなどの一切の不都合音生じることなく
セルの書き込み特性全１００倍以上速くすることが可能
となった。
以下本発明の一実施例を図面全周いて説明する。
第２図（はその基本的概念図を示１〜たもので、従来例
のゲートに加えて新たな選択ゲー） （ＳＧ）がセルか
ら離れて形成されている。この選択ゲートは他のゲート
即ＣＧ１＋ＣＧ２ｔＦＧ、ＥＧ等からは絶縁され独立に
７（を位が加えられる様格成されており、又且つＦＧと
対向する而に３’ｔが小さく且つ距離もはなれているた
め、ＳＧとＦＣ間の容量結合係数はＣＧ１−ＦＧ、ＣＧ
２−ＦＣ間のそれにくらべて十分に小さい〇 このセルの情報を軌み出す際にＨＣＧ、ＣＧｚをセルの
闇値が５Ｖ以上になる１で書き込む必要がなく例えば０
．２〜０．３Ｖ程度の値になるように書けばよい。なぜ
なら、ＣＧｉ ＣＧ２はともにＯ■が印加されているた
νね値が正となればセルに電流が流れないからである。
のゲートに加えて新たな選択ゲー） （ＳＧ）がセルか
ら離れて形成されている。この選択ゲートは他のゲート
即ＣＧ１＋ＣＧ２ｔＦＧ、ＥＧ等からは絶縁され独立に
７（を位が加えられる様格成されており、又且つＦＧと
対向する而に３’ｔが小さく且つ距離もはなれているた
め、ＳＧとＦＣ間の容量結合係数はＣＧ１−ＦＧ、ＣＧ
２−ＦＣ間のそれにくらべて十分に小さい〇 このセルの情報を軌み出す際にＨＣＧ、ＣＧｚをセルの
闇値が５Ｖ以上になる１で書き込む必要がなく例えば０
．２〜０．３Ｖ程度の値になるように書けばよい。なぜ
なら、ＣＧｉ ＣＧ２はともにＯ■が印加されているた
νね値が正となればセルに電流が流れないからである。
又５ＧＩＣ５Ｖが印加されてもＦＣとの間に容量的な結
合がない為ＦＧの電位が上昇してセルが導通状態になる
こともない。
合がない為ＦＧの電位が上昇してセルが導通状態になる
こともない。
このセルの書き込み、消去の方法は従来のセルと全くＩ
鄭じである。
鄭じである。
このセルの書込み特性が例えば第１図（ｃｌと同じであ
ってもセルの闇値を正の値にすればよいため、従来のよ
うに５Ｖ以上にまで書いて込たのにくらべ書き込み時間
を約百分の−に小さくすることが可能となった。又トン
ネル電流を流す酸化膜２０１の厚さは従来とかわらない
ため、酸化膜のビンポールが増加して製品の歩留りが下
ることもない。
ってもセルの闇値を正の値にすればよいため、従来のよ
うに５Ｖ以上にまで書いて込たのにくらべ書き込み時間
を約百分の−に小さくすることが可能となった。又トン
ネル電流を流す酸化膜２０１の厚さは従来とかわらない
ため、酸化膜のビンポールが増加して製品の歩留りが下
ることもない。
又書き込み電圧を上昇させる必要もないため、従来の周
辺回路をそのまま用いることができるなどの特徴を有し
ている。
辺回路をそのまま用いることができるなどの特徴を有し
ている。
第３図（ａ）は、一実施例を平面図で示（〜だものであ
る。これはＣＧ１ と平行に５Ｇ＝ｅ形成した場合であ
る。
る。これはＣＧ１ と平行に５Ｇ＝ｅ形成した場合であ
る。
このｔ−ｔ’ に於る断面図ｆｆ：第３図（ｂ） 、に
示す。
示す。
このＳＧは例えばＣＧ１と同じＰ−１の多結晶シリコン
を用いてつくってもよいし、又ＦＧと同シＰ−１の多結
晶シリコンを用いてもよい。又、別の第４層の多結晶シ
リコンで新に形成してもよい。
を用いてつくってもよいし、又ＦＧと同シＰ−１の多結
晶シリコンを用いてもよい。又、別の第４層の多結晶シ
リコンで新に形成してもよい。
又、この図の様に多結晶シリコンで横方向にすべてつな
ぐのではなくチャネルをσう部分にのみ残してその後、
例えばＡ４配線で横あるいはたてにつないでもよい。第
４図（ａ）はその他の実施例の同様の部分での断面図で
ある。ＳＧは第４層目の多結晶シリコン層でＣＧに重ね
て形成されているためセルの面積を小さくすることがで
きる。
ぐのではなくチャネルをσう部分にのみ残してその後、
例えばＡ４配線で横あるいはたてにつないでもよい。第
４図（ａ）はその他の実施例の同様の部分での断面図で
ある。ＳＧは第４層目の多結晶シリコン層でＣＧに重ね
て形成されているためセルの面積を小さくすることがで
きる。
この場合ＦＣの側壁部との間に容量結合があるが、ＣＧ
１−ＥＧ間の結合係数にくらべて約１１５以下の値に設
定しておけば実際上無視することができる。つ１り本発
明の効果全十分に引出すことができる。
１−ＥＧ間の結合係数にくらべて約１１５以下の値に設
定しておけば実際上無視することができる。つ１り本発
明の効果全十分に引出すことができる。
又第４図（ｂ）はこの部分の容量結合係数を更に少さく
するためＣＧ、の一部でりった構造を示している０又第
４図（ｃ）は、第４図（ａ）の構造とに相当する平面図
の一例である。
するためＣＧ、の一部でりった構造を示している０又第
４図（ｃ）は、第４図（ａ）の構造とに相当する平面図
の一例である。
尚本発明のせつめいはＣＧが２つある場合についてのみ
述べたがＣＧが１つのみの場合にも同様に適用できる。
述べたがＣＧが１つのみの場合にも同様に適用できる。
第１図（ａ）〜（ｃ）は従来技術を説明する図、第２図
は本発明の一実施例を説明する為のメモリφセルの断面
図、 第３図（ａ） （ｂ）は一実施例を説明する平面図及び
断面図、 第４図（ａ）〜（ｃ）はその他の実施例を説明する断面
図及び平面図である。 図に於て ＣＧ、・・・第１コントロールゲート （制御ゲートン
、ＣＧ２・・・第２コントロールケート（制御ケート）
、ＦＧ ・・・浮遊ゲート、 ＥＧ ・・・書換えゲート、 １０１．２０１．・・・トンネル電流を流す酸化膜部、
ＳＧ ・・・選択用ゲート。 第１゜図 ＠ろか櫃去晰（５６ｃ、） 第２図 ↑ λ′
は本発明の一実施例を説明する為のメモリφセルの断面
図、 第３図（ａ） （ｂ）は一実施例を説明する平面図及び
断面図、 第４図（ａ）〜（ｃ）はその他の実施例を説明する断面
図及び平面図である。 図に於て ＣＧ、・・・第１コントロールゲート （制御ゲートン
、ＣＧ２・・・第２コントロールケート（制御ケート）
、ＦＧ ・・・浮遊ゲート、 ＥＧ ・・・書換えゲート、 １０１．２０１．・・・トンネル電流を流す酸化膜部、
ＳＧ ・・・選択用ゲート。 第１゜図 ＠ろか櫃去晰（５６ｃ、） 第２図 ↑ λ′
Claims (1)
- 【特許請求の範囲】 １）半導体基板上に絶縁膜を介して設けられた浮遊ゲー
トと、前記浮遊ゲートと容量結合する少くとも１つ以上
の制御ゲートと、前記浮遊ゲートと絶縁膜を介して電荷
の授受を行う書き換えゲートとをそなえ、前記制御ゲー
ト及び書き換えゲートに加える電位全変化させることに
より前記浮遊ゲート内の電荷−址ヲ変化させ、記憶内容
の変更を行う如く構成されたメモリ・セルに於て、前記
ゲートのいずれとも電気的に絶縁され、前記浮遊ゲート
との容量結合係数が事際上無視できる程度に小さい第４
のゲートがあり、前記メモリセルの内容ｋｎみ出すに際
し、すべての制御ゲートの電位を接地電位とし、第４の
ゲートに正の電位が与えられる様に構成されたことを特
徴とする不揮発生半導体メモリ装置０ ２）第１及び第２の制御グー）ｋ持つメモリセルがマ）
ＩＪクス状に配置され第１の制御ゲートがマトリクス
の一方向に共通に接続され、第２の制御ゲートがこれと
直交する方向に共通に接続され第１、第２のゲートがと
もに高電位あるいは接地電位となったセルに於てのみメ
モリ情報の変更が生じる如く構成されたことを特徴とす
る特許轟囲第１項記載の不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115956A JPS609168A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115956A JPS609168A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609168A true JPS609168A (ja) | 1985-01-18 |
Family
ID=14675300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115956A Pending JPS609168A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609168A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
| BE1004424A3 (nl) * | 1991-01-31 | 1992-11-17 | Imec Inter Uni Micro Electr | Transistorstruktuur voor uitwisbare en programmeerbare geheugens. |
| US6009013A (en) * | 1992-01-29 | 1999-12-28 | Interuniversitair Micro-Elektronica Centrum Vzw | Contactless array configuration for semiconductor memories |
| US6243293B1 (en) | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
| US6954381B2 (en) * | 1992-01-14 | 2005-10-11 | Sandisk Corporation | EEPROM with split gate source side injection with sidewall spacers |
-
1983
- 1983-06-29 JP JP58115956A patent/JPS609168A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
| BE1004424A3 (nl) * | 1991-01-31 | 1992-11-17 | Imec Inter Uni Micro Electr | Transistorstruktuur voor uitwisbare en programmeerbare geheugens. |
| KR100280051B1 (ko) * | 1991-01-31 | 2001-02-01 | 에르. 반 오버슈트래텐 | 삭제 및 프로그램가능 반도체 기억장치로 사용되는 eeprom셀 구조를 이용한 비-휘발성 반도체 기억장치 및 플로오팅 게이트 트랜지스터 프로그래밍방법 |
| US6954381B2 (en) * | 1992-01-14 | 2005-10-11 | Sandisk Corporation | EEPROM with split gate source side injection with sidewall spacers |
| US6009013A (en) * | 1992-01-29 | 1999-12-28 | Interuniversitair Micro-Elektronica Centrum Vzw | Contactless array configuration for semiconductor memories |
| US6243293B1 (en) | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
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