JP2723247B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JP2723247B2 JP2723247B2 JP7092888A JP7092888A JP2723247B2 JP 2723247 B2 JP2723247 B2 JP 2723247B2 JP 7092888 A JP7092888 A JP 7092888A JP 7092888 A JP7092888 A JP 7092888A JP 2723247 B2 JP2723247 B2 JP 2723247B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- cell
- memory device
- semiconductor memory
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000002347 injection Methods 0.000 claims description 12
- 239000007924 injection Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 239000002784 hot electron Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims 1
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000005684 electric field Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートおよび消去ゲート
を積層したMOSFET構造を有する電気的に書き替え可能な
メモリセルを用いた不揮発性半導体メモリ装置に関す
る。
を積層したMOSFET構造を有する電気的に書き替え可能な
メモリセルを用いた不揮発性半導体メモリ装置に関す
る。
（従来の技術） 不揮発性メモリの分野で、浮遊ゲートをもつMOSFET構
造のメモリセルを用いた紫外線消去型不揮発性メモリ装
置が広く知られている。EPROMの中で電気的消去を可能
としたものは、E2PROMとして知られる。E2PROMのうち一
括消去型と呼ばれるものは消去ゲートを複数のメモリセ
ルに共通に設けて、浮遊ゲートから電子の放出を一括し
て行うことを特徴としている。しかし、この様なメモリ
セルに対して高集積度が要求されるに従い、ドレイン、
ソース領域となる拡散層幅が狭くなり、その結果、抵抗
が増加しデータ読み出し時に、セル電流が減少するとい
う問題が起きている。
造のメモリセルを用いた紫外線消去型不揮発性メモリ装
置が広く知られている。EPROMの中で電気的消去を可能
としたものは、E2PROMとして知られる。E2PROMのうち一
括消去型と呼ばれるものは消去ゲートを複数のメモリセ
ルに共通に設けて、浮遊ゲートから電子の放出を一括し
て行うことを特徴としている。しかし、この様なメモリ
セルに対して高集積度が要求されるに従い、ドレイン、
ソース領域となる拡散層幅が狭くなり、その結果、抵抗
が増加しデータ読み出し時に、セル電流が減少するとい
う問題が起きている。
特にメモリセルを複数個ずつ直列接続しNANDセルにお
いては大きな問題であった。セル電流が減少する事は、
データの読み出し時間が長くなり、高速読み出しが出来
なくなることを意味し、また、データの“1"と“0"を判
断する電流のマージンが減少し、誤読み出しが起きる可
能性も大きくなるのである。
いては大きな問題であった。セル電流が減少する事は、
データの読み出し時間が長くなり、高速読み出しが出来
なくなることを意味し、また、データの“1"と“0"を判
断する電流のマージンが減少し、誤読み出しが起きる可
能性も大きくなるのである。
（発明が解決しようとする課題） 以上のように従来提案されている消去ゲートを用いた
一括消去型（フラッシュ型）E2PROMセルにおいて、高集
積化されると、ソース幅が狭くなって抵抗が増大し、読
み出し時のセル電流が減少して高速アクセスが難しくな
り、また、データ読み出しの時の信頼性が十分でなくな
るという問題があった。
一括消去型（フラッシュ型）E2PROMセルにおいて、高集
積化されると、ソース幅が狭くなって抵抗が増大し、読
み出し時のセル電流が減少して高速アクセスが難しくな
り、また、データ読み出しの時の信頼性が十分でなくな
るという問題があった。
本発明はこの様な問題を解決した不揮発性半導体メモ
リ装置を提供することを目的とする。
リ装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明にかかる一括消去型のE2PROMは浮遊ゲートと容
量結合する消去ゲートを配設して、電気的に浮遊ゲート
から消去ゲートへ電子の放出を行なうものである。浮遊
ゲートへの電子の注入方法は、基板からのホット・エレ
クトロン注入またはトンネル注入である。
量結合する消去ゲートを配設して、電気的に浮遊ゲート
から消去ゲートへ電子の放出を行なうものである。浮遊
ゲートへの電子の注入方法は、基板からのホット・エレ
クトロン注入またはトンネル注入である。
この様な一括消去型の不揮発性メモリにおいて、本発
明では、メモリセルのソース側に選択トランジスタを直
列接続し、そのソース領域に消去ゲートを電気的に接続
させたことを特徴とする。複数のメモリセルを直列接続
して、NANDセルを構成した場合は、そのNANDセルのソー
ス側の一つの選択トランジスタが接続される。このNAND
セル方式においては、そのNANDセル内で共通に配設され
る消去ゲートを、NANDセルのソース側に接続された選択
トランジスタのソースに接続される。
明では、メモリセルのソース側に選択トランジスタを直
列接続し、そのソース領域に消去ゲートを電気的に接続
させたことを特徴とする。複数のメモリセルを直列接続
して、NANDセルを構成した場合は、そのNANDセルのソー
ス側の一つの選択トランジスタが接続される。このNAND
セル方式においては、そのNANDセル内で共通に配設され
る消去ゲートを、NANDセルのソース側に接続された選択
トランジスタのソースに接続される。
本発明の構造では、一括消去時には、選択トランジス
タをオフして消去ゲートに高電圧を印加する。この時、
消去ゲートに印加された電圧は、セルのソース側に印加
されないため問題はない。
タをオフして消去ゲートに高電圧を印加する。この時、
消去ゲートに印加された電圧は、セルのソース側に印加
されないため問題はない。
（作 用） 本発明では、消去ゲートを、単に消去の用途に限ら
ず、データ読み出し時においてはこれを接地して選択ト
ランジスタのソース配線として利用する。これにより、
セル面積が縮小して、ソース領域の拡散層幅が減少して
も、セル電流を減少させる事なく、高速読み出しが可能
な高信頼性のメモリが実現できる。消去ゲートは通常多
結晶シリコン等で形成されるため、拡散層よりも抵抗を
下げる事が容易である。またドレインの配線材となるAl
とは、別層の異なる配線材であるため、互いに重なり合
っても、絶縁膜で分離されるので消去ゲート幅を広く形
成して、低抵抗配線として利用する事ができる。
ず、データ読み出し時においてはこれを接地して選択ト
ランジスタのソース配線として利用する。これにより、
セル面積が縮小して、ソース領域の拡散層幅が減少して
も、セル電流を減少させる事なく、高速読み出しが可能
な高信頼性のメモリが実現できる。消去ゲートは通常多
結晶シリコン等で形成されるため、拡散層よりも抵抗を
下げる事が容易である。またドレインの配線材となるAl
とは、別層の異なる配線材であるため、互いに重なり合
っても、絶縁膜で分離されるので消去ゲート幅を広く形
成して、低抵抗配線として利用する事ができる。
本発明は、特に、メモリセルを複数個直列接続したNA
NDセルにおいて有効な手段となる。なぜなら、NANDセル
では、セルが複数個直列接続されているために、非選択
のセル自身が抵抗分として働き電流を減少させるからで
ある。従ってソース領域では出来るだけ抵抗を減らし、
電流の減少を抑える必要がある。
NDセルにおいて有効な手段となる。なぜなら、NANDセル
では、セルが複数個直列接続されているために、非選択
のセル自身が抵抗分として働き電流を減少させるからで
ある。従ってソース領域では出来るだけ抵抗を減らし、
電流の減少を抑える必要がある。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例の一括消去型のE2PROMの一つのNAND
セルを示す平面図であり、第２図（ａ），（ｂ），
（ｃ）はそのＡ−Ａ′,B−Ｂ′,C−Ｃ′断面図である。
この実施例では４個のメモリセルM1〜M4をソース、ドレ
インを互いに共用する形で直列接続してNANDセルを構成
し、この一つのNANDセルのソースに選択トランジスタＳ
を設けている。41〜44は各メモリセルのM1〜M4の浮遊ゲ
ート、45は選択トランジスタのＳのゲート、61〜64は各
メモリセルM1〜M4の制御ゲートである。消去ゲート11は
各セルの浮遊ゲート41〜44と容量結合して、セル配列方
向に配設されており、これが選択トランジスタＳのソー
ス10と電気的に接続されている。このようなNANDセルが
マトリクス配列されてメモリアレイが構成される。NAND
セルのドレインはビット線BLに接続される。各メモリセ
ルの制御ゲート61〜64はビット線と交差するワード線WL
に接続される。選択トランジスタのソースは接地され
る。
セルを示す平面図であり、第２図（ａ），（ｂ），
（ｃ）はそのＡ−Ａ′,B−Ｂ′,C−Ｃ′断面図である。
この実施例では４個のメモリセルM1〜M4をソース、ドレ
インを互いに共用する形で直列接続してNANDセルを構成
し、この一つのNANDセルのソースに選択トランジスタＳ
を設けている。41〜44は各メモリセルのM1〜M4の浮遊ゲ
ート、45は選択トランジスタのＳのゲート、61〜64は各
メモリセルM1〜M4の制御ゲートである。消去ゲート11は
各セルの浮遊ゲート41〜44と容量結合して、セル配列方
向に配設されており、これが選択トランジスタＳのソー
ス10と電気的に接続されている。このようなNANDセルが
マトリクス配列されてメモリアレイが構成される。NAND
セルのドレインはビット線BLに接続される。各メモリセ
ルの制御ゲート61〜64はビット線と交差するワード線WL
に接続される。選択トランジスタのソースは接地され
る。
この実施例は４個のメモリセルで１つのNANDセルを構
成しているが、一般に２のｎ乗（ｎ＝1,2,…）個のメモ
リセルで１つのNANDセルを構成出来る。
成しているが、一般に２のｎ乗（ｎ＝1,2,…）個のメモ
リセルで１つのNANDセルを構成出来る。
次にNANDセルの具体的な構造を説明する。各メモリセ
ルは基板１上に50〜200Åの熱酸化膜からなる第２ゲー
ト絶縁膜３を介して、500〜4000Åの第１層多結晶シリ
コン膜により浮遊ゲート41〜44が形成される。選択トラ
ンジスタＳの第１ゲート絶縁膜12は、メモリセルの第２
ゲート絶縁膜３より厚めに（200〜400Å）形成してお
き、信頼性上耐圧を高めておく。選択トランジスタＳの
ゲート電極45は、第１層多結晶シリコンにより浮遊ゲー
ト41〜44と同時に形成される。消去ゲート11は選択ゲー
ト45に400〜600Åの熱酸化膜からなる第３ゲート絶縁膜
13を形成し、浮遊ゲート41〜44上には100〜300Åの熱酸
化膜からなる第４ゲート絶縁膜14を形成して、これらの
上に堆積した1000〜4000Åの第２の多結晶シリコン膜を
用いて形成される。なお、第２多結晶シリコンが堆積さ
れる前に、消去ゲート11とソース10の接続をとる位置15
にコンタクト・ホールを開けて、そこにヒ素をドーズ量
１×1013〜１×1016/cm2程度イオン注入してｎ型拡散層
を形成しておく。これによりソース領域10と消去ゲート
11の良好な電気的接続が可能となる。
ルは基板１上に50〜200Åの熱酸化膜からなる第２ゲー
ト絶縁膜３を介して、500〜4000Åの第１層多結晶シリ
コン膜により浮遊ゲート41〜44が形成される。選択トラ
ンジスタＳの第１ゲート絶縁膜12は、メモリセルの第２
ゲート絶縁膜３より厚めに（200〜400Å）形成してお
き、信頼性上耐圧を高めておく。選択トランジスタＳの
ゲート電極45は、第１層多結晶シリコンにより浮遊ゲー
ト41〜44と同時に形成される。消去ゲート11は選択ゲー
ト45に400〜600Åの熱酸化膜からなる第３ゲート絶縁膜
13を形成し、浮遊ゲート41〜44上には100〜300Åの熱酸
化膜からなる第４ゲート絶縁膜14を形成して、これらの
上に堆積した1000〜4000Åの第２の多結晶シリコン膜を
用いて形成される。なお、第２多結晶シリコンが堆積さ
れる前に、消去ゲート11とソース10の接続をとる位置15
にコンタクト・ホールを開けて、そこにヒ素をドーズ量
１×1013〜１×1016/cm2程度イオン注入してｎ型拡散層
を形成しておく。これによりソース領域10と消去ゲート
11の良好な電気的接続が可能となる。
制御ゲート61〜64は、これらの上に150〜400Åの熱酸
化膜からなる第５ゲート絶縁膜５を介して、1000〜4000
Åの第３多結晶シリコン膜により形成されている。制御
ゲート61〜64は一方向に連続的に配設されてワード線WL
となる。
化膜からなる第５ゲート絶縁膜５を介して、1000〜4000
Åの第３多結晶シリコン膜により形成されている。制御
ゲート61〜64は一方向に連続的に配設されてワード線WL
となる。
各メモリセルのソース、ドレイン拡散層となるｎ型層
９は隣接するもの同士で共用する形で、４個のメモリセ
ルが直列接続されている。NANDセルの一端のソースには
ゲート電極45により構成される選択MOSトランジスタＳ
が接続され、そのソース10は消去ゲート11と接続され
る。
９は隣接するもの同士で共用する形で、４個のメモリセ
ルが直列接続されている。NANDセルの一端のソースには
ゲート電極45により構成される選択MOSトランジスタＳ
が接続され、そのソース10は消去ゲート11と接続され
る。
第３図は、この実施例のE2PROMにおいて、隣接するビ
ット線BL1,BL2につながる二つのNANDセル部分の等価回
路である。制御ゲートCG1〜CG4はそれぞれ横方向に連続
的に配線されてワード線となる。選択トランジスタＳの
ゲート（選択ゲートSG）も、横方向に連続的に配設され
る。消去ゲートEGは全て共通に、選択トランジスタＳの
ソースに接続される。
ット線BL1,BL2につながる二つのNANDセル部分の等価回
路である。制御ゲートCG1〜CG4はそれぞれ横方向に連続
的に配線されてワード線となる。選択トランジスタＳの
ゲート（選択ゲートSG）も、横方向に連続的に配設され
る。消去ゲートEGは全て共通に、選択トランジスタＳの
ソースに接続される。
この実施例のNANDセルでの書込み、消去および読出し
動作を次に説明する。下表は、各動作モードでの各部の
電位関係を示している。消去は、一括消去である。選択
書込みは、基板から浮遊ゲートへのトンネル注入を利用
し、NANDセルのソース側からセルM4,M3,…の順番に行
う。なお表には、ホットエレクトロン注入型のセル構造
とした場合の選択書込み条件を併せて示してあるが、こ
れは後述する。
動作を次に説明する。下表は、各動作モードでの各部の
電位関係を示している。消去は、一括消去である。選択
書込みは、基板から浮遊ゲートへのトンネル注入を利用
し、NANDセルのソース側からセルM4,M3,…の順番に行
う。なお表には、ホットエレクトロン注入型のセル構造
とした場合の選択書込み条件を併せて示してあるが、こ
れは後述する。
まず一括消去時は、浮遊ゲート41〜44から電子を放出
させるため、消去ゲート（EG）11にＶ′PP＝15〜22Vを
印加し、他のゲート、ビット線およびソースは全て0Vに
する。これでマトリクスを構成するNANDセルはすべて、
消去される。この時、選択トランジスタＳはカット・オ
フされるので、消去ゲート（EG）11に印加された電圧
が、ソースからメモリセルへは伝わることはない。次
に、メモリセルM4の浮遊ゲートに電子を注入して書き込
むには、CG4をVPP＝12〜20V,CG1〜３を1/2VPP＝６〜10
V、ビット線のBL1を0V,BL2を1/2VPP＝６〜10Vとする。
ソースおよび選択ゲートSGは0Vにする。
させるため、消去ゲート（EG）11にＶ′PP＝15〜22Vを
印加し、他のゲート、ビット線およびソースは全て0Vに
する。これでマトリクスを構成するNANDセルはすべて、
消去される。この時、選択トランジスタＳはカット・オ
フされるので、消去ゲート（EG）11に印加された電圧
が、ソースからメモリセルへは伝わることはない。次
に、メモリセルM4の浮遊ゲートに電子を注入して書き込
むには、CG4をVPP＝12〜20V,CG1〜３を1/2VPP＝６〜10
V、ビット線のBL1を0V,BL2を1/2VPP＝６〜10Vとする。
ソースおよび選択ゲートSGは0Vにする。
この電位関係において、ビット線BL1の電位0Vは非選
択のメモリセルM1〜M3のチャネルを通ってメモリセルM4
まで伝わる。この結果、メモリセルM4では浮遊ゲートと
基板間に高電界がかかり、トンネル効果により電子が浮
遊ゲートへ注入される。ビット線BL1における非選択セ
ルM1〜M3においては制御ゲートCG1〜３の電位が1/2VPP
であるため電界がよわく、書き込まれない。また、別の
ビット線BL2においては、BL2＝1/2VPPであるため、メモ
リセルM4と共通の制御ゲートCG4をもつセルは、前述し
た非選択セルと同じく1/2VPPとなり書き込まれない。他
のセルにおいては、BL＝1/2VPP,CG＝1/2VPPで電界はほ
とんどかからない。この様にしてメモリセルM4の選択書
き込みが行なわれる。
択のメモリセルM1〜M3のチャネルを通ってメモリセルM4
まで伝わる。この結果、メモリセルM4では浮遊ゲートと
基板間に高電界がかかり、トンネル効果により電子が浮
遊ゲートへ注入される。ビット線BL1における非選択セ
ルM1〜M3においては制御ゲートCG1〜３の電位が1/2VPP
であるため電界がよわく、書き込まれない。また、別の
ビット線BL2においては、BL2＝1/2VPPであるため、メモ
リセルM4と共通の制御ゲートCG4をもつセルは、前述し
た非選択セルと同じく1/2VPPとなり書き込まれない。他
のセルにおいては、BL＝1/2VPP,CG＝1/2VPPで電界はほ
とんどかからない。この様にしてメモリセルM4の選択書
き込みが行なわれる。
次にメモリセルM4のドレイン側のメモリセルM3に選択
書込みを行う場合には、制御ゲートCG3をVPP、制御ゲー
トCG1,2、BL2を1/2VPP、制御ゲートCG4、選択ゲートS
G、ビット線BL1、およびソースを0Vにする。これによ
り、メモリセルM4の場合と同様に、書込みが行われる。
書込みを行う場合には、制御ゲートCG3をVPP、制御ゲー
トCG1,2、BL2を1/2VPP、制御ゲートCG4、選択ゲートS
G、ビット線BL1、およびソースを0Vにする。これによ
り、メモリセルM4の場合と同様に、書込みが行われる。
このとき既に書込まれたメモリセルM4がオフするかオ
ンするかは、メモリセルM3の書込みには関係がなく、ま
たこの条件でメモリセルM4のデータが破壊されることも
ない。
ンするかは、メモリセルM3の書込みには関係がなく、ま
たこの条件でメモリセルM4のデータが破壊されることも
ない。
データ読み出しの場合は、選択ビットBL1に１〜5V,選
択ゲートSG、および制御ゲートCG1〜３に5V,制御ゲート
CG4,消去ゲートEGおよびソースを0Vにして、メモリセル
M4のデータを読む事ができる。セルM4の浮遊ゲートに電
子が注入されていれば、セルのしきい値が0V以上になる
ため、電流は流れない。また電子が放出されている場合
には、しきい値がマイナス方向になっているため、制御
ゲートCG4が0Vでも電流は流れる。この時の電流は、ソ
ースから、低抵抗の消去ゲートEGに流れるため、セル電
流の減少は抑えられる。また消去ゲートEGは各ビット線
間に１つおきに設けることで、抵抗は充分に低くなる。
択ゲートSG、および制御ゲートCG1〜３に5V,制御ゲート
CG4,消去ゲートEGおよびソースを0Vにして、メモリセル
M4のデータを読む事ができる。セルM4の浮遊ゲートに電
子が注入されていれば、セルのしきい値が0V以上になる
ため、電流は流れない。また電子が放出されている場合
には、しきい値がマイナス方向になっているため、制御
ゲートCG4が0Vでも電流は流れる。この時の電流は、ソ
ースから、低抵抗の消去ゲートEGに流れるため、セル電
流の減少は抑えられる。また消去ゲートEGは各ビット線
間に１つおきに設けることで、抵抗は充分に低くなる。
以上はトンネル注入型の実施例を示したが、本発明は
ホットエレクトロン注入型のセルにも有効である。ホッ
トエレクトロン注入型は五極管動作領域で大きいチャネ
ル電流を流してホットエレクトロンを生成し、これを浮
遊ゲートに注入する。この場合の選択書き込みの電位関
係は一例を示せば、上記表の各選択書込みの欄のうち右
欄の通りである。メモリセルM4に書込む場合は、メモリ
セルM1〜M3を三極管動作領域で導通させて、メモリセル
M4のみ五極管動作領域に設定する。次にメモリセルM3に
書込む場合には、メモリセルM1,M2およびM4を三極管動
作領域で導通させて、メモリセルM3のみ五極管動作領域
に設定すればよい。一括消去および読出しの動作は、ト
ンネル注入型の場合と同様である。そして読出し動作で
は消去ゲートをNANDセルのソースと共に接地すること
で、やはりセル電流の減少を抑制することができる。
ホットエレクトロン注入型のセルにも有効である。ホッ
トエレクトロン注入型は五極管動作領域で大きいチャネ
ル電流を流してホットエレクトロンを生成し、これを浮
遊ゲートに注入する。この場合の選択書き込みの電位関
係は一例を示せば、上記表の各選択書込みの欄のうち右
欄の通りである。メモリセルM4に書込む場合は、メモリ
セルM1〜M3を三極管動作領域で導通させて、メモリセル
M4のみ五極管動作領域に設定する。次にメモリセルM3に
書込む場合には、メモリセルM1,M2およびM4を三極管動
作領域で導通させて、メモリセルM3のみ五極管動作領域
に設定すればよい。一括消去および読出しの動作は、ト
ンネル注入型の場合と同様である。そして読出し動作で
は消去ゲートをNANDセルのソースと共に接地すること
で、やはりセル電流の減少を抑制することができる。
第４図は一個のメモリセルに対して一個の選択トラン
ジスタを設けた実施例のE2PROMを第１図に対応させて示
す平面図である。第５図（ａ）（Ｂ）（ｃ）はそれぞれ
第４図のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′断面図である。
先のNANDセルの実施例と対応する部分には、同一符号を
付して詳細な説明は省く。
ジスタを設けた実施例のE2PROMを第１図に対応させて示
す平面図である。第５図（ａ）（Ｂ）（ｃ）はそれぞれ
第４図のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′断面図である。
先のNANDセルの実施例と対応する部分には、同一符号を
付して詳細な説明は省く。
この実施例においても、消去ゲート11を選択トランジ
スタのソースに接続して読出し時これを接地することに
より、先の実施例と同様に特性が改善される。
スタのソースに接続して読出し時これを接地することに
より、先の実施例と同様に特性が改善される。
第６図は、NANDセルのドレイン側にも選択トランジス
タを設けた場合の実施例を、第１図に対応させて示す。
特にトンネル注入型の場合、この構成を採用することに
より非選択セルでの誤書込みなどを確実に防止すること
ができるので、有効である。
タを設けた場合の実施例を、第１図に対応させて示す。
特にトンネル注入型の場合、この構成を採用することに
より非選択セルでの誤書込みなどを確実に防止すること
ができるので、有効である。
本発明は上記実施例に限られない。例えば消去ゲート
は、更に低抵抗にするため金属や金属シリサイドを用い
てもよいし、あるいはこれらと多結晶シリコンの組合せ
を用いてもよい。
は、更に低抵抗にするため金属や金属シリサイドを用い
てもよいし、あるいはこれらと多結晶シリコンの組合せ
を用いてもよい。
［発明の効果］ 以上述べたように本発明によれば、消去ゲートを、デ
ータ読み出し時のソース配線として利用することによ
り、ソース拡散層幅を広げることなく、セル電流の減少
を抑制することができ、高速読み出しが可能で、誤読み
出しが少ない高信頼性のE2PROMが実現できる。
ータ読み出し時のソース配線として利用することによ
り、ソース拡散層幅を広げることなく、セル電流の減少
を抑制することができ、高速読み出しが可能で、誤読み
出しが少ない高信頼性のE2PROMが実現できる。
第１図は、本発明の一実施例の一括消去型E2PROMにおけ
るNANDセルを示す平面図、第２図（ａ）〜（Ｃ）は第１
図のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′断面図、第３図はそ
の等価回路図、第４図は他の実施例のセルの平面図、第
５図（ａ）〜（ｃ）は第４図のＡ−Ａ′、Ｂ−Ｂ′、Ｃ
−Ｃ′断面図、第６図は他の実施例のNANDセルを示す平
面図である。 １……シリコン基板、２……素子分離絶縁膜、３……第
２ゲート絶縁膜、41〜44……浮遊ゲート、45……選択ゲ
ート、５……第５ゲート絶縁膜、61〜64……制御ゲー
ト、８……ビット線、９……ソース，ドレイン拡散層、
10……NANDセルのソース、11……消去ゲート、12……第
１ゲート絶縁膜、13……第３ゲート絶縁膜、14……第４
ゲート絶縁膜、Ｍ（M1〜M4）……メモリセル、Ｓ……選
択MOSトランジスタ、SG……選択ゲート、CG（CG1〜C
G4）……制御ゲート、EG……消去ゲート。
るNANDセルを示す平面図、第２図（ａ）〜（Ｃ）は第１
図のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′断面図、第３図はそ
の等価回路図、第４図は他の実施例のセルの平面図、第
５図（ａ）〜（ｃ）は第４図のＡ−Ａ′、Ｂ−Ｂ′、Ｃ
−Ｃ′断面図、第６図は他の実施例のNANDセルを示す平
面図である。 １……シリコン基板、２……素子分離絶縁膜、３……第
２ゲート絶縁膜、41〜44……浮遊ゲート、45……選択ゲ
ート、５……第５ゲート絶縁膜、61〜64……制御ゲー
ト、８……ビット線、９……ソース，ドレイン拡散層、
10……NANDセルのソース、11……消去ゲート、12……第
１ゲート絶縁膜、13……第３ゲート絶縁膜、14……第４
ゲート絶縁膜、Ｍ（M1〜M4）……メモリセル、Ｓ……選
択MOSトランジスタ、SG……選択ゲート、CG（CG1〜C
G4）……制御ゲート、EG……消去ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内
Claims (7)
- 【請求項１】半導体基板上に、電気的に書替え可能な複
数のメモリセルと、これらのメモリセルのソースに接続
された選択トランジスタとを配列してメモリアレイが構
成され、前記メモリセルは、基板上に浮遊ゲートと第１
の制御ゲート、および浮遊ゲートと容量結合する第２の
制御ゲートが積層されて構成された不揮発性半導体メモ
リ装置において、前記第２の制御ゲートは前記選択トラ
ンジスタのソースと電気的に接続されていることを特徴
とする不揮発性半導体メモリ装置。 - 【請求項２】前記メモリセルのデータの読み出しは、前
記第２の制御ゲートを接地してドレインに読み出し電圧
を印加してチャネル電流を感知することにより行う請求
項１記載の不揮発性半導体メモリ装置。 - 【請求項３】半導体基板上に、電気的に書替え可能な複
数のメモリセルを直列接続してなる複数のNANDセルと、
これらのNANDセルのソースに接続された選択トランジス
タとを配列してメモリアレイが構成され、前記メモリセ
ルは、基板上に浮遊ゲートと第１の制御ゲート、および
浮遊ゲートと容量結合する第２の制御ゲートが積層され
て構成された不揮発性半導体メモリ装置において、前記
第２の制御ゲートはNANDセル内で共通に接続され、かつ
前記選択トランジスタのソースと電気的に接続されてい
ることを特徴とする不揮発性半導体メモリ装置。 - 【請求項４】前記NANDセル内のメモリセルのデータ読出
しは、選択されたNANDセルの選択MOSトランジスタおよ
びそのNANDセル内の非選択メモリセルの第１の制御ゲー
トにオン電圧を印加し、ドレインに読出し電圧を印加し
てチャネル電流を感知することにより行う請求項３記載
の不揮発性半導体メモリ装置。 - 【請求項５】前記浮遊ゲートへの電子注入は、基板か
ら、トンネル電流によって行う請求項１ないし４いずれ
かに記載の不揮発性半導体メモリ装置。 - 【請求項６】前記浮遊ゲートへの電子の注入は基板か
ら、ホット・エレクトロン注入によって行う請求項１な
いし４いずれかに記載の不揮発性半導体メモリ装置。 - 【請求項７】前記第２の制御ゲートは、データの消去に
供される消去ゲートである請求項１記載の不揮発性半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7092888A JP2723247B2 (ja) | 1988-03-25 | 1988-03-25 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7092888A JP2723247B2 (ja) | 1988-03-25 | 1988-03-25 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243590A JPH01243590A (ja) | 1989-09-28 |
| JP2723247B2 true JP2723247B2 (ja) | 1998-03-09 |
Family
ID=13445664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7092888A Expired - Lifetime JP2723247B2 (ja) | 1988-03-25 | 1988-03-25 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723247B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2807304B2 (ja) * | 1990-02-19 | 1998-10-08 | 株式会社東芝 | 不揮発性半導体装置 |
| JP2010050208A (ja) * | 2008-08-20 | 2010-03-04 | Renesas Technology Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203697A (ja) * | 1982-05-20 | 1983-11-28 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-03-25 JP JP7092888A patent/JP2723247B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203697A (ja) * | 1982-05-20 | 1983-11-28 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243590A (ja) | 1989-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8345488B2 (en) | Flash memory array of floating gate-based non-volatile memory cells | |
| KR960016106B1 (ko) | 비 휘발성 반도체 메모리 장치 | |
| JPH03295097A (ja) | 不揮発性半導体記憶装置 | |
| JPH0632227B2 (ja) | Ｎａｎｄセルを持つ電気的に消去及びプログラム可能な半導体メモリ装置及びその装置における消去方法及びプログラム方法 | |
| JPH08287696A (ja) | 半導体記憶装置 | |
| US5179427A (en) | Non-volatile semiconductor memory device with voltage stabilizing electrode | |
| JPH027295A (ja) | 不揮発性半導体メモリ装置 | |
| JPS59500342A (ja) | 電気的に改変可能の不揮発性浮動ゲ−ト記憶装置 | |
| JP2647101B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2723247B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH0640589B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH07120716B2 (ja) | 半導体記憶装置 | |
| JP2959066B2 (ja) | 不揮発性半導体記憶装置およびその駆動方法 | |
| JP2569895B2 (ja) | 不揮発性半導体記憶装置及びその消去及び書き込み方法 | |
| JPH0512889A (ja) | 不揮発性半導体記憶装置 | |
| JPS62219296A (ja) | 半導体集積回路装置 | |
| JP2637127B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPS6045067A (ja) | 不揮発性半導体メモリ装置 | |
| JP2885412B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3146522B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2667444B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3104978B2 (ja) | 不揮発性半導体記憶装置の制御方法 | |
| JP2573271B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH04233768A (ja) | 半導体メモリ及びその動作方法 | |
| JP3067420B2 (ja) | 不揮発性記憶装置およびその駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071128 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |