JP2885412B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、電荷蓄積層と制御ゲートを有する電気的書
替え可能なメモリセルを用いた不揮発性半導体メモリ装
置に関する。
替え可能なメモリセルを用いた不揮発性半導体メモリ装
置に関する。
（従来の技術） EEPROMの分野で、電荷蓄積層と制御ゲートとを持つMO
SFET構造のメモリセルが広く知られている。このEEPROM
のメモリセルアレイは、互いに交差する行線と列線の各
交点位置にメモリセルを配置して構成される。実際のパ
ターン上では、二つのメモリセルのドレインを共通にし
て、ここに列線がコンタクトするようにしてセル占有面
積をできるだけ小さくしている。しかしこれでも、二つ
のメモリセルの共通ドレイン毎に列線とのコンタクト部
を必要とし、このコンタクト部がセル占有面積の大きい
部分を占めている。
SFET構造のメモリセルが広く知られている。このEEPROM
のメモリセルアレイは、互いに交差する行線と列線の各
交点位置にメモリセルを配置して構成される。実際のパ
ターン上では、二つのメモリセルのドレインを共通にし
て、ここに列線がコンタクトするようにしてセル占有面
積をできるだけ小さくしている。しかしこれでも、二つ
のメモリセルの共通ドレイン毎に列線とのコンタクト部
を必要とし、このコンタクト部がセル占有面積の大きい
部分を占めている。
そこでよりセル占有面積を小さくできる方式として、
複数のメモリセルをそれらのソース，ドレイン拡散層を
共用して直列接続してNANDセルを構成するものが提案さ
れている。（例えば特願昭62−23944号）。NANDセルの
一端部のドレインは選択ゲートを介してビット線に接続
され、各メモリセルの制御ゲートはワード線に接続され
る。メモリセルとしてチャネル領域全面に薄いトンネル
絶縁膜を設けたFETMOS（Floating Gate − Tunnelin
g MOS）では、データ書込みおよび消去共に、電荷蓄積
層と基板との間の電荷のやりとりを利用する。このFETM
OSを用いたNANDセル方式のEEPROMでの具体的なデータ書
込みおよび消去法には、（ａ）基板から電荷蓄積層への
電子注入（以下単に電子注入と呼ぶ）をデータ消去に利
用し、電荷蓄積層から基板への電子放出（以下単に電子
放出と呼ぶ）をデータ書込みに対応させる方式を、これ
と逆に、（ｂ）電子放出をデータ消去に利用して、電子
注入をデータ書込みに対応させる方式とがある。前者
（ａ）の方式では、全てのワード線に高電位を与え、ビ
ット線に低電位を与えて、NANDセルを構成する全メモリ
セルで電子注入を行なって一括消去できる。消去状態
は、電子注入によりメモリセルのしきい値が正方向に移
動した状態である。データ書込みは、ビット線から遠い
方から順にワード線を低電位とし、これよりビット線側
のワード線は高電位とし、ビット線にデータに応じて高
電位または中間電位を与えることにより、データに応じ
て電子放出を行なわせる。電子放出によりメモリセルの
しきい値は負方向に移動する。一方（ｂ）の方式では、
ビット線に高電位を与え、選択ワード線に低電位を与え
て電子放出させる動作をビット線側から順に行ってデー
タを消去する。このとき選択ワード線よりビット線側に
あるワード線には高電位を与える。この場合データ消去
状態はメモリセルのしきい値が負方向に移動した状態で
ある。データ書込みは、選択ワード線に低電位を与え、
それよりビット線よりのワード線には高電位を与え、ビ
ット線にデータに応じて高電位または中間電位を与え
る。ビット線に高電位が与えられた時にメモリセルでは
電子放出が起り、書込みがなされる。
複数のメモリセルをそれらのソース，ドレイン拡散層を
共用して直列接続してNANDセルを構成するものが提案さ
れている。（例えば特願昭62−23944号）。NANDセルの
一端部のドレインは選択ゲートを介してビット線に接続
され、各メモリセルの制御ゲートはワード線に接続され
る。メモリセルとしてチャネル領域全面に薄いトンネル
絶縁膜を設けたFETMOS（Floating Gate − Tunnelin
g MOS）では、データ書込みおよび消去共に、電荷蓄積
層と基板との間の電荷のやりとりを利用する。このFETM
OSを用いたNANDセル方式のEEPROMでの具体的なデータ書
込みおよび消去法には、（ａ）基板から電荷蓄積層への
電子注入（以下単に電子注入と呼ぶ）をデータ消去に利
用し、電荷蓄積層から基板への電子放出（以下単に電子
放出と呼ぶ）をデータ書込みに対応させる方式を、これ
と逆に、（ｂ）電子放出をデータ消去に利用して、電子
注入をデータ書込みに対応させる方式とがある。前者
（ａ）の方式では、全てのワード線に高電位を与え、ビ
ット線に低電位を与えて、NANDセルを構成する全メモリ
セルで電子注入を行なって一括消去できる。消去状態
は、電子注入によりメモリセルのしきい値が正方向に移
動した状態である。データ書込みは、ビット線から遠い
方から順にワード線を低電位とし、これよりビット線側
のワード線は高電位とし、ビット線にデータに応じて高
電位または中間電位を与えることにより、データに応じ
て電子放出を行なわせる。電子放出によりメモリセルの
しきい値は負方向に移動する。一方（ｂ）の方式では、
ビット線に高電位を与え、選択ワード線に低電位を与え
て電子放出させる動作をビット線側から順に行ってデー
タを消去する。このとき選択ワード線よりビット線側に
あるワード線には高電位を与える。この場合データ消去
状態はメモリセルのしきい値が負方向に移動した状態で
ある。データ書込みは、選択ワード線に低電位を与え、
それよりビット線よりのワード線には高電位を与え、ビ
ット線にデータに応じて高電位または中間電位を与え
る。ビット線に高電位が与えられた時にメモリセルでは
電子放出が起り、書込みがなされる。
これらのNANDセル方式EEPROMにおいて、従来提案され
ている書込み，消去法では、ビット線に与えられるデー
タの立ち上げとワード線の立ち上げが同時である。しか
しながら、各部の電圧の上昇タイミングは、昇圧回路の
能力や負荷の抵抗，容量等により変化し、必ずしも同時
に立上がるとは限らない。各部の電位上昇のタイミング
にずれがあると、誤書込みや過消去等の不都合が生じ
る。例えば、上記（ａ）の方式でのデータ書込み動作を
考える。ビット線にはデータに応じて高電位または中間
電位が与えられ、中間電位の場合は電子放出が起こらな
いようになっている。このとき選択ワード線よりビット
線側のワード線に沿う非選択のメモリセルについて見る
と、それらは制御ゲートに高電位が与えられて電子注入
モードの半選択状態にある。そうすると、ビット線が中
間電位になるタイミングが遅れて、ワード線（即ち制御
ゲート）が高電位になり、ビット線が低電位の状態がで
きると、完全な電子注入モードになる。この様な非選択
メモリセルでは従って、過消去の状態になり、その後の
データ書込みで電子放出を行なっても所望のしきい値が
得られず、動作特性上好ましくない。また、（ｂ）の方
式では、ビット線電位の立上りが遅れると誤書込みが生
じる。即ち、データ書込み時、ビット線にはデータに応
じて中間電位または低電位が与えられ、選択ワード線に
高電位が与えられ、ビット線が低電位のときに電子注入
を起こすが、電子注入を起こさないための中間電位をビ
ット線に与える際にこれが遅れると電子注入モードにな
ってしまい、これが誤書込みとなる。
ている書込み，消去法では、ビット線に与えられるデー
タの立ち上げとワード線の立ち上げが同時である。しか
しながら、各部の電圧の上昇タイミングは、昇圧回路の
能力や負荷の抵抗，容量等により変化し、必ずしも同時
に立上がるとは限らない。各部の電位上昇のタイミング
にずれがあると、誤書込みや過消去等の不都合が生じ
る。例えば、上記（ａ）の方式でのデータ書込み動作を
考える。ビット線にはデータに応じて高電位または中間
電位が与えられ、中間電位の場合は電子放出が起こらな
いようになっている。このとき選択ワード線よりビット
線側のワード線に沿う非選択のメモリセルについて見る
と、それらは制御ゲートに高電位が与えられて電子注入
モードの半選択状態にある。そうすると、ビット線が中
間電位になるタイミングが遅れて、ワード線（即ち制御
ゲート）が高電位になり、ビット線が低電位の状態がで
きると、完全な電子注入モードになる。この様な非選択
メモリセルでは従って、過消去の状態になり、その後の
データ書込みで電子放出を行なっても所望のしきい値が
得られず、動作特性上好ましくない。また、（ｂ）の方
式では、ビット線電位の立上りが遅れると誤書込みが生
じる。即ち、データ書込み時、ビット線にはデータに応
じて中間電位または低電位が与えられ、選択ワード線に
高電位が与えられ、ビット線が低電位のときに電子注入
を起こすが、電子注入を起こさないための中間電位をビ
ット線に与える際にこれが遅れると電子注入モードにな
ってしまい、これが誤書込みとなる。
以上の誤書込みや過消去は、ビット線の電位立ち下げ
のタイミングがワード線のそれに対して早まった場合に
も同様に生じる。
のタイミングがワード線のそれに対して早まった場合に
も同様に生じる。
（発明が解決しようとする課題） 以上にように従来提案されているNANDセル方式のEEPR
OMでは、データ書込み動作時、タイミングのずれによっ
て誤書込みや過消去等を生じEEPROMの信頼性を低下させ
るという問題があった。
OMでは、データ書込み動作時、タイミングのずれによっ
て誤書込みや過消去等を生じEEPROMの信頼性を低下させ
るという問題があった。
本発明は、この様な問題を解決した，信頼性の高い電
気的書替え可能な不揮発性半導体メモリ装置を提供する
ことを目的とする。
気的書替え可能な不揮発性半導体メモリ装置を提供する
ことを目的とする。
（課題を解決するための手段） 本発明のEEPROMは、半導体基板上に電荷蓄積層と制御
ゲートが積層され、電荷蓄積層と基板との間でトンネル
電流による電荷の授受を利用して電気的書替えを行なう
メモリセルが複数個ずつ接続されてセルユニットを構成
してマトリクス配列され、各セルユニットの一端部のド
レインがビット線に接続され、各メモリセルの制御ゲー
トがワード線に接続された基本構成を有する。この様な
EEPROMにおいて本発明では、データ書込み動作時、ビッ
ト線立ち上げのタイミングをワード線のそれより早くし
たことを特徴とする。
ゲートが積層され、電荷蓄積層と基板との間でトンネル
電流による電荷の授受を利用して電気的書替えを行なう
メモリセルが複数個ずつ接続されてセルユニットを構成
してマトリクス配列され、各セルユニットの一端部のド
レインがビット線に接続され、各メモリセルの制御ゲー
トがワード線に接続された基本構成を有する。この様な
EEPROMにおいて本発明では、データ書込み動作時、ビッ
ト線立ち上げのタイミングをワード線のそれより早くし
たことを特徴とする。
（作用） 本発明によれば、データ書込み動作時、ビット線立ち
上げの遅れによる、半選択メモリセルでの過消去や選択
メモリセルでの誤書込みが防止される。ビット線の立ち
上げ時のみならず、立ち下げ時にも同様の問題があるか
ら、ビット線の立ち上げタイミングを早めるだけでな
く、ビット線の立ち下げをのタイミングを遅らせればよ
り効果的である。
上げの遅れによる、半選択メモリセルでの過消去や選択
メモリセルでの誤書込みが防止される。ビット線の立ち
上げ時のみならず、立ち下げ時にも同様の問題があるか
ら、ビット線の立ち上げタイミングを早めるだけでな
く、ビット線の立ち下げをのタイミングを遅らせればよ
り効果的である。
（実施例） 本発明の実施例を図面を参照して説明する。以下の実
施例は、ｎチャネルFETMOSを用いたNANDセル方式のEEPR
OMである。
施例は、ｎチャネルFETMOSを用いたNANDセル方式のEEPR
OMである。
第１図は、一実施例のメモリセルアレイの一つのNAND
セル部を示す平面図、第２図（ａ）（ｂ）はそのＡ−Ａ
´およびＢ−Ｂ´断面図であり、第３図はメモリセルア
レイの等価回路である。
セル部を示す平面図、第２図（ａ）（ｂ）はそのＡ−Ａ
´およびＢ−Ｂ´断面図であり、第３図はメモリセルア
レイの等価回路である。
先ず、一つのNANDセルに着目してその構成を説明す
る。p-型シリコン基板１に素子分離絶縁膜２で区画され
た領域に、この実施例では８個のメモリセルM1〜M8と２
個の選択ゲートトランジスタS1，S3が形成されている。
各メモリセルは、基板１上に熱酸化膜からなる第１ゲー
ト絶縁膜３を介して第１層多結晶シリコン膜による浮遊
ゲート４（41〜48）が形成され、この上に第２ゲート絶
縁膜５を介して第２層多結晶シリコン膜による制御ゲー
ト６（61〜68）が形成されて構成されている。各メモリ
セルの浮遊ゲート４が電荷蓄積層である。各メモリセル
の制御ゲート６はそれぞれワード線WL（WL1〜WL8）を構
成している。メモリセルのソース，ドレインとなるn+型
層９は隣接するもの同士で共用する形で８個のメモリセ
ルが直列接続されている。そしてこの実施例では、ドレ
イン側，ソース側に選択ゲートトランジスタS1，S3が接
続されて一つのNANDセルが構成されている。選択ゲート
トランジスタS1，S3のゲート電極49，69および410，610
はメモリセルの浮遊ゲートおよび制御ゲートを構成する
第１層，第２層多結晶シリコン膜を同時にパターニング
して得られ、電極49と69の間および電極410と610の間は
ワード線方向に所定間隔でコンタクトしている。全体は
CVD絶縁膜７で覆われ、メモリセルに対して選択トラン
ジスタS1のドレインであるn+型層にコンタクトするビッ
ト線BLとしてＡ配線８が配設されている。このコンタ
クト部には、重ねてｎ型不純物がドープされている。
る。p-型シリコン基板１に素子分離絶縁膜２で区画され
た領域に、この実施例では８個のメモリセルM1〜M8と２
個の選択ゲートトランジスタS1，S3が形成されている。
各メモリセルは、基板１上に熱酸化膜からなる第１ゲー
ト絶縁膜３を介して第１層多結晶シリコン膜による浮遊
ゲート４（41〜48）が形成され、この上に第２ゲート絶
縁膜５を介して第２層多結晶シリコン膜による制御ゲー
ト６（61〜68）が形成されて構成されている。各メモリ
セルの浮遊ゲート４が電荷蓄積層である。各メモリセル
の制御ゲート６はそれぞれワード線WL（WL1〜WL8）を構
成している。メモリセルのソース，ドレインとなるn+型
層９は隣接するもの同士で共用する形で８個のメモリセ
ルが直列接続されている。そしてこの実施例では、ドレ
イン側，ソース側に選択ゲートトランジスタS1，S3が接
続されて一つのNANDセルが構成されている。選択ゲート
トランジスタS1，S3のゲート電極49，69および410，610
はメモリセルの浮遊ゲートおよび制御ゲートを構成する
第１層，第２層多結晶シリコン膜を同時にパターニング
して得られ、電極49と69の間および電極410と610の間は
ワード線方向に所定間隔でコンタクトしている。全体は
CVD絶縁膜７で覆われ、メモリセルに対して選択トラン
ジスタS1のドレインであるn+型層にコンタクトするビッ
ト線BLとしてＡ配線８が配設されている。このコンタ
クト部には、重ねてｎ型不純物がドープされている。
各メモリセルでの浮遊ゲート４と基板１間の結合容量
C1は、浮遊ゲート４で制御ゲート６間の結合容量C2に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にチャネル
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第２図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は110Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。
C1は、浮遊ゲート４で制御ゲート６間の結合容量C2に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にチャネル
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第２図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は110Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。
選択ゲートトランジスタS1，S3については、ドレイン
側即ちビット線側のトランジスタS1のチャネル長をソー
ス側のトランジスタS3より長く設定している。これは、
トランジスタS1のパンチスルー防止のためである。接地
電位が印加されるソース拡散層はワード線方向に共通に
形成されている。
側即ちビット線側のトランジスタS1のチャネル長をソー
ス側のトランジスタS3より長く設定している。これは、
トランジスタS1のパンチスルー防止のためである。接地
電位が印加されるソース拡散層はワード線方向に共通に
形成されている。
第３図のメモリセルアレイは、上述した構成のNANDセ
ル16個が８本のビット線BL1〜BL8に接続された様子を示
している。各ワード線WL1〜WL8，ドレイン側の選択ゲー
トS1，S2の制御線SD1，SD2は制御信号PROで制御される
Ｄタイプのｎチャネル選択MOSトランジスタを介してア
レイ領域から導出され、ソース側の選択ゲートS3，S4の
制御線SS1，SS2は直接導出されている。
ル16個が８本のビット線BL1〜BL8に接続された様子を示
している。各ワード線WL1〜WL8，ドレイン側の選択ゲー
トS1，S2の制御線SD1，SD2は制御信号PROで制御される
Ｄタイプのｎチャネル選択MOSトランジスタを介してア
レイ領域から導出され、ソース側の選択ゲートS3，S4の
制御線SS1，SS2は直接導出されている。
このように構成されたEEPROMの動作を次に説明する。
第４図は、メモリセルM1〜M8からなるNANDセルに着目し
た時のデータ消去および書込みの基本タイミング図であ
り、第５図はデータ消去，書込みおよび読出し時の各部
電位関係を示している。ここでは、先に説明した二つの
方式のうちの（ｂ）の方式、即ちデータ消去モードで電
子放出を利用し、データ書込みモードで電子注入を利用
する。先ずメモリセルM1〜M8のデータ消去を、メモリセ
ルM1から順に行なう。制御線SD1に正の高電位（＝20V）
を与え、制御線SS1は低電位（＝0V）とし、ビット線に
正の高電位（＝20V）を与え、ワード線をすべて低電位
（＝0V）として、メモリセルM1で電子を放出させる。次
に制御線SD1と主にワード線WL1に高電位を与え、２番目
のメモリセルM2で電子を放出させる。以下同様の動作を
繰返して全面消去する。消去状態はメモリセルのしきい
値が負方向に移動した状態であり、これを例えば“1"と
する。データ書込みは、逆にビット線から遠い方のメモ
リセルから順に行なう。即ち選択ワード線に高電位（＝
18V），それよりソース側のワード線は低電位（＝0
V），ビット線側のワード線は中間電位（＝9V）とし、
ドレイン側の選択ゲートの制御線SD1に中間電位（＝12
V）を与え、ビット線BLにデータに応じて低電位（0V）
または中間電位（＝9V）を与える。ビット線が低電位の
場合は選択メモリセルで電子注入が起り、“0"書込みが
なされる。ビット線が中間電位の時は消去状態“1"が保
たれる。データ読出しは、選択ワード線を低電位（＝0
V）とし、非選択ワード線を中間電位（＝5V）とし、ビ
ット線に読出し電圧（＝1V）を与えて、チャネルのオ
ン，オフを検出することにより行なう。
第４図は、メモリセルM1〜M8からなるNANDセルに着目し
た時のデータ消去および書込みの基本タイミング図であ
り、第５図はデータ消去，書込みおよび読出し時の各部
電位関係を示している。ここでは、先に説明した二つの
方式のうちの（ｂ）の方式、即ちデータ消去モードで電
子放出を利用し、データ書込みモードで電子注入を利用
する。先ずメモリセルM1〜M8のデータ消去を、メモリセ
ルM1から順に行なう。制御線SD1に正の高電位（＝20V）
を与え、制御線SS1は低電位（＝0V）とし、ビット線に
正の高電位（＝20V）を与え、ワード線をすべて低電位
（＝0V）として、メモリセルM1で電子を放出させる。次
に制御線SD1と主にワード線WL1に高電位を与え、２番目
のメモリセルM2で電子を放出させる。以下同様の動作を
繰返して全面消去する。消去状態はメモリセルのしきい
値が負方向に移動した状態であり、これを例えば“1"と
する。データ書込みは、逆にビット線から遠い方のメモ
リセルから順に行なう。即ち選択ワード線に高電位（＝
18V），それよりソース側のワード線は低電位（＝0
V），ビット線側のワード線は中間電位（＝9V）とし、
ドレイン側の選択ゲートの制御線SD1に中間電位（＝12
V）を与え、ビット線BLにデータに応じて低電位（0V）
または中間電位（＝9V）を与える。ビット線が低電位の
場合は選択メモリセルで電子注入が起り、“0"書込みが
なされる。ビット線が中間電位の時は消去状態“1"が保
たれる。データ読出しは、選択ワード線を低電位（＝0
V）とし、非選択ワード線を中間電位（＝5V）とし、ビ
ット線に読出し電圧（＝1V）を与えて、チャネルのオ
ン，オフを検出することにより行なう。
以上の基本タイミングにおいて、データ書込み動作時
の具体的なタイミング関係を第６図に示す。第６図は、
ワード線WL8を選択した場合であるが、選択ワードWL8，
ドレイン側の選択ゲートの制御線SD1および非選択ワー
ド線に所定の電位を与えるタイミングに対して、ビット
線BLの立ち上げのタイミングを時間t d1だけ早める。ビ
ット線BLの立ち下げのタイミングは時間t d2だけ遅らせ
る。t d1,t d2は例えば、共に0.5msec程度とする。ビッ
ト線BLに与える中間電位9Vは、ここではデータ“1"に対
応し、選択メモリセルを半選択の注入モードとして“0"
書込みをしない場合、即ち消去状態を保持する場合に与
えられるものであるが、その立上りが遅れると選択メモ
リセルは電子注入モードになって誤って“0"書込みがな
されてしまう。この実施例では、この書込み動作時のビ
ット線の立ち上げを早めることにより、この様な誤書込
みを防止することができる。ビット線の立ち下がりを遅
らせることも同様の意味である。
の具体的なタイミング関係を第６図に示す。第６図は、
ワード線WL8を選択した場合であるが、選択ワードWL8，
ドレイン側の選択ゲートの制御線SD1および非選択ワー
ド線に所定の電位を与えるタイミングに対して、ビット
線BLの立ち上げのタイミングを時間t d1だけ早める。ビ
ット線BLの立ち下げのタイミングは時間t d2だけ遅らせ
る。t d1,t d2は例えば、共に0.5msec程度とする。ビッ
ト線BLに与える中間電位9Vは、ここではデータ“1"に対
応し、選択メモリセルを半選択の注入モードとして“0"
書込みをしない場合、即ち消去状態を保持する場合に与
えられるものであるが、その立上りが遅れると選択メモ
リセルは電子注入モードになって誤って“0"書込みがな
されてしまう。この実施例では、この書込み動作時のビ
ット線の立ち上げを早めることにより、この様な誤書込
みを防止することができる。ビット線の立ち下がりを遅
らせることも同様の意味である。
第７図は、別の実施例でのデータ書込みタイミングの
具体例である。基本動作は先の実施例と同様第４図で示
したタイミングに従う。この場合の書込み動作におい
て、ビット線BLの立ち上げタイミングを時間t d1だけ早
めることは第６図と同じである。第６図の場合と異なる
点は、先ず選択ワードWL8に高電位を与えるに当たっ
て、他のワード線に中間電位を与えると同時に中間電位
を与え、その後高電位を与えるという２ステップを採用
していることである。こうすることで18Vという高電位
を比較的容易に昇圧することができる。また、立ち下が
りのタイミングについては、先ずドレイン側選択ゲート
の制御線SD1を最初に立ち下げ、その後時間t d3をおい
てソース側選択ゲートの制御線SS1を一旦5Vまで上げて
からワード線およびソース側選択ゲート制御線を立ち下
げ、その後時間t d2経ってからビット線BLを立ち下げ
る。このビット線の立ち下がりは、SD1が下がってから
ある時間後なら何時でもよい。もし、ワ−ド線の立ち下
がりがドレイン側選択ゲート制御線の立ち下がりに先行
してビット線の中間電位がNANDセル内の拡散層に閉じこ
められると、その後しきい値の変動等の不都合が生じる
可能性がある。上記のような立ち下がりタイミングとす
れば、ドレイン側選択ゲートがオフになり、NANDセル内
のメモリセルがオンの状態でソース側選択ゲートをオン
となるから、NANDセル内の無用の電荷を掃出することが
できる。これにより、一層信頼性の高いEEPROMが得られ
る。
具体例である。基本動作は先の実施例と同様第４図で示
したタイミングに従う。この場合の書込み動作におい
て、ビット線BLの立ち上げタイミングを時間t d1だけ早
めることは第６図と同じである。第６図の場合と異なる
点は、先ず選択ワードWL8に高電位を与えるに当たっ
て、他のワード線に中間電位を与えると同時に中間電位
を与え、その後高電位を与えるという２ステップを採用
していることである。こうすることで18Vという高電位
を比較的容易に昇圧することができる。また、立ち下が
りのタイミングについては、先ずドレイン側選択ゲート
の制御線SD1を最初に立ち下げ、その後時間t d3をおい
てソース側選択ゲートの制御線SS1を一旦5Vまで上げて
からワード線およびソース側選択ゲート制御線を立ち下
げ、その後時間t d2経ってからビット線BLを立ち下げ
る。このビット線の立ち下がりは、SD1が下がってから
ある時間後なら何時でもよい。もし、ワ−ド線の立ち下
がりがドレイン側選択ゲート制御線の立ち下がりに先行
してビット線の中間電位がNANDセル内の拡散層に閉じこ
められると、その後しきい値の変動等の不都合が生じる
可能性がある。上記のような立ち下がりタイミングとす
れば、ドレイン側選択ゲートがオフになり、NANDセル内
のメモリセルがオンの状態でソース側選択ゲートをオン
となるから、NANDセル内の無用の電荷を掃出することが
できる。これにより、一層信頼性の高いEEPROMが得られ
る。
次に、前述の二つの書込み，消去方式のうちもう一つ
の（ａ）の方式を用いた場合の実施例を説明する。メモ
リセルアレイの構成は、先の実施例と同じであるので説
明を省略する。消去および書込みの基本タイミングを第
８図に示す。データ消去は、制御線SD1，SS1および全て
のワード線に高電位（＝20V）を印加し、ビット線を低
電圧（＝0V）とする。これにより全てのメモリセルで電
子注入が起り、しきい値が正方向に移動して消去状態と
なる。データ書込みは、ビット線から遠い方が順に行な
う。即ち先ず、制御線SD1およびワード線WL1〜WL7に高
電位（＝23V）を与え、ワード線WL8を低電位（＝0V）と
し、ビット線BLにデータに応じて高電位（＝23V）また
は中間電位（＝11.5V）を与える。このとき選択ワード
線WLのメモリセルM8では、ビット線BLが高電位のとき電
子放出が生じ、しきい値が負方向に移動する。以下、順
位ワード線WL7，WL6，…を低電位に落として同様にデー
タに応じて電子放出を行なわせる。
の（ａ）の方式を用いた場合の実施例を説明する。メモ
リセルアレイの構成は、先の実施例と同じであるので説
明を省略する。消去および書込みの基本タイミングを第
８図に示す。データ消去は、制御線SD1，SS1および全て
のワード線に高電位（＝20V）を印加し、ビット線を低
電圧（＝0V）とする。これにより全てのメモリセルで電
子注入が起り、しきい値が正方向に移動して消去状態と
なる。データ書込みは、ビット線から遠い方が順に行な
う。即ち先ず、制御線SD1およびワード線WL1〜WL7に高
電位（＝23V）を与え、ワード線WL8を低電位（＝0V）と
し、ビット線BLにデータに応じて高電位（＝23V）また
は中間電位（＝11.5V）を与える。このとき選択ワード
線WLのメモリセルM8では、ビット線BLが高電位のとき電
子放出が生じ、しきい値が負方向に移動する。以下、順
位ワード線WL7，WL6，…を低電位に落として同様にデー
タに応じて電子放出を行なわせる。
第９図は、そのデータ書込み動作時のより具体的なタ
イミングである。ここでは、ワード線WL7が選択された
場合を示している。選択ゲートの制御線SD1およびビッ
ト線側の非選択ワード線WL1〜WL6に高電位を与える時刻
に先だってビット線BLを立ち上げ、また制御線SD1およ
びワード線WL1〜WL6の立ち下げに遅れてビット線BLを立
ち下げる。このタイミング関係は先の実施例と同様であ
る。もしビット線BLの立ち上がりが遅れると、高電位が
与えられた非選択ワード線WL1〜WL6のメモリセルでは消
去モード即ち電子注入モードになり、過消去の状態がも
たらされる。この実施例では、ビット線のデータ立ち上
げを先行させているため、このような過消去がない。ビ
ット線立ち下がりを遅らせたことも同様に過消去を防止
する趣旨である。
イミングである。ここでは、ワード線WL7が選択された
場合を示している。選択ゲートの制御線SD1およびビッ
ト線側の非選択ワード線WL1〜WL6に高電位を与える時刻
に先だってビット線BLを立ち上げ、また制御線SD1およ
びワード線WL1〜WL6の立ち下げに遅れてビット線BLを立
ち下げる。このタイミング関係は先の実施例と同様であ
る。もしビット線BLの立ち上がりが遅れると、高電位が
与えられた非選択ワード線WL1〜WL6のメモリセルでは消
去モード即ち電子注入モードになり、過消去の状態がも
たらされる。この実施例では、ビット線のデータ立ち上
げを先行させているため、このような過消去がない。ビ
ット線立ち下がりを遅らせたことも同様に過消去を防止
する趣旨である。
こうしてこの実施例によっても、信頼性の高いEEPROM
を得ることができる。
を得ることができる。
なお第９図の実施例において、第７図の実施例で説明
したと同様に、ワード線の高電位の立ち上げを段階的に
行なうこと、またNANDセル内に取り残される電荷をソー
ス側選択ゲート制御により排出する動作を行なうことは
有効である。
したと同様に、ワード線の高電位の立ち上げを段階的に
行なうこと、またNANDセル内に取り残される電荷をソー
ス側選択ゲート制御により排出する動作を行なうことは
有効である。
以上述べたように本発明によれば、データ書込み動作
時のタイミングに予め所定のずれを与えることにより、
誤書込みや過消去を防止して信頼性向上を図ったNANDセ
ル方式のEEPROMを得ることができる。
時のタイミングに予め所定のずれを与えることにより、
誤書込みや過消去を防止して信頼性向上を図ったNANDセ
ル方式のEEPROMを得ることができる。
第１図は本発明の一実施例のEEPROMの一つのNANDセルを
示す平面図、第２図（ａ）（ｂ）はそのＡ−Ａ´および
Ｂ−Ｂ´断面図、第３図はメモリセルアレイを示す等価
回路図、第４図はその動作を説明するための基本タイミ
ング図、第５図は同じく各部電位関係を示す図、第６図
は書込み動作時の具体的なタイミングを示す図、第７図
は他の実施例での書込み動作時の具体的なタイミングを
示す図、第８図は書込み方式の異なる他の実施例での基
本タイミング図、第９図はその書込み動作時の具体的な
タイミングを示す図である。 M1〜M8…メモリセル、WL1〜WL8…ワード線、BL…ビット
線、S1，S2…選択ゲート、SD1，SS1…選択ゲート制御
線、１…ｐ型シリコン基板、２…素子分離絶縁膜、３…
第１ゲート絶縁膜、４…浮遊ゲート、５…第２ゲート絶
縁膜、６…制御ゲート。
示す平面図、第２図（ａ）（ｂ）はそのＡ−Ａ´および
Ｂ−Ｂ´断面図、第３図はメモリセルアレイを示す等価
回路図、第４図はその動作を説明するための基本タイミ
ング図、第５図は同じく各部電位関係を示す図、第６図
は書込み動作時の具体的なタイミングを示す図、第７図
は他の実施例での書込み動作時の具体的なタイミングを
示す図、第８図は書込み方式の異なる他の実施例での基
本タイミング図、第９図はその書込み動作時の具体的な
タイミングを示す図である。 M1〜M8…メモリセル、WL1〜WL8…ワード線、BL…ビット
線、S1，S2…選択ゲート、SD1，SS1…選択ゲート制御
線、１…ｐ型シリコン基板、２…素子分離絶縁膜、３…
第１ゲート絶縁膜、４…浮遊ゲート、５…第２ゲート絶
縁膜、６…制御ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 良三 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 遠藤 哲郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭64−7397（ＪＰ，Ａ) 特開 昭60−113397（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (6)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電荷蓄積層と基板との間の電荷の授受により
データ書替えを行なう書替え可能なメモリセルが複数個
ずつ接続されてセルユニットを構成し、これらがマトリ
クス状に配列され、各セルユニットの一端部のドレイン
がビット線に接続され、各メモリセルの制御ゲートがワ
ード線に接続されて構成される不揮発性半導体メモリ装
置において、選択されたワード線に正の高電位を印加
し、非選択のワ−ド線に正の中間電位を与え、ビット線
にデータに応じて中間電位または低電位を与えて、選択
されたメモリセルで基板から電荷蓄積層に電子を注入す
るデータ書込み動作を有し、データ書込み時、ビット線
立ち上げのタイミングをワード線立ち上げのそれより早
くしたことを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電荷蓄積層と基板との間の電荷の授受により
データ書替えを行なう書替え可能なメモリセルが複数個
ずつ接続されてセルユニットを構成し、これらがマトリ
クス状に配列され、各セルユニットの一端部のドレイン
が第１の選択ゲートを介してビット線に接続され、他端
部のソースが第２の選択ゲートを介して接地線に接続さ
れ、各メモリセルの制御ゲートがワード線に接続されて
構成される不揮発性半導体メモリ装置において、第１お
よび第２の選択ゲートにより選択されたセルユニット内
で選択されたワード線に正の高電位を印加し、非選択の
ワード線に正の中間電位を与え、ビット線にデータに応
じて中間電位または低電位を与えて、選択されたメモリ
セルで基板から電荷蓄積層に電子を注入するデータ書込
み動作を有し、データ書込み時、ビット線立ち上げのタ
イミングを選択ゲートの制御線およびワード線立ち上げ
のそれより早くしたことを特徴とする不揮発性半導体メ
モリ装置。 - 【請求項３】ビット線立ち下げのタイミングをワード線
立ち下げのそれより遅くしたことを特徴とする請求項１
記載の不揮発性半導体メモリ装置。 - 【請求項４】ビット線立ち下げのタイミングを選択ゲー
トの制御線およびワード線立ち下げのそれより遅くした
ことを特徴とする請求項２記載の不揮発性半導体メモリ
装置。 - 【請求項５】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電荷蓄積層と基板との間の電荷の授受により
データ書替えを行なう書替え可能なメモリセルが複数個
ずつ接続されてセルユニットを構成し、これらがマトリ
クス状に配列され、各セルユニットの一端部のドレイン
が選択ゲートを介してビット線に接続され、各メモリセ
ルの制御ゲートがワード線に接続されて構成される不揮
発性半導体メモリ装置において、選択されたワード線に
低電位を与え、ビット線にデータに応じて高電位または
中間電位以下の電位を与えて、選択されたメモリセルで
電荷蓄積層の電子を基板に放出させるデータ書込み動作
を有し、データ書込み時、ビット線立ち上げのタイミン
グを選択ゲートの制御線およびワード線立ち上げのそれ
より早くしたことを特徴とする不揮発性半導体メモリ装
置。 - 【請求項６】前記セルユニットは、前記メモリセルを複
数個直列接続したNANDセルであることを特徴とする請求
項１、２又は５記載の不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315489A JP2885412B2 (ja) | 1989-03-06 | 1989-03-06 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315489A JP2885412B2 (ja) | 1989-03-06 | 1989-03-06 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02232900A JPH02232900A (ja) | 1990-09-14 |
| JP2885412B2 true JP2885412B2 (ja) | 1999-04-26 |
Family
ID=12934925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315489A Expired - Lifetime JP2885412B2 (ja) | 1989-03-06 | 1989-03-06 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885412B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319593A (en) * | 1992-12-21 | 1994-06-07 | National Semiconductor Corp. | Memory array with field oxide islands eliminated and method |
| KR0169267B1 (ko) | 1993-09-21 | 1999-02-01 | 사토 후미오 | 불휘발성 반도체 기억장치 |
-
1989
- 1989-03-06 JP JP5315489A patent/JP2885412B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02232900A (ja) | 1990-09-14 |
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