JPH07120716B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07120716B2 JPH07120716B2 JP60066759A JP6675985A JPH07120716B2 JP H07120716 B2 JPH07120716 B2 JP H07120716B2 JP 60066759 A JP60066759 A JP 60066759A JP 6675985 A JP6675985 A JP 6675985A JP H07120716 B2 JPH07120716 B2 JP H07120716B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion region
- drain
- gate
- control gate
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は電気的にデータの消去が可能な読み出し専用
の半導体記憶装置に関する。
の半導体記憶装置に関する。
［発明の技術的背景］ 電気的にデータの消去が可能な読み出し専用の半導体記
憶装置はEEPROMとして知られている。第５図はそのメモ
リセルの基本的構成を示す回路図である。このメモリセ
ルは選択ゲートSGを有する選択用のMOSトランジスタ１
と制御ゲートCGおよび浮遊ゲートFGを有するデータ記憶
用のMOSトランジスタ２とを直列接続して構成されてお
り、選択用のMOSトランジスタ１の解放端がドレインＤ
に、データ記憶用のMOSトランジスタ２の解放端がソー
スＳにそれぞれ接続されている。
憶装置はEEPROMとして知られている。第５図はそのメモ
リセルの基本的構成を示す回路図である。このメモリセ
ルは選択ゲートSGを有する選択用のMOSトランジスタ１
と制御ゲートCGおよび浮遊ゲートFGを有するデータ記憶
用のMOSトランジスタ２とを直列接続して構成されてお
り、選択用のMOSトランジスタ１の解放端がドレインＤ
に、データ記憶用のMOSトランジスタ２の解放端がソー
スＳにそれぞれ接続されている。
このセルを例えば一層多結晶シリコンプロセスを用いて
実現した場合の素子構造は第６図のパターン平面図のよ
うになる。第６図のセルではＰ型の半導体基板が用いら
れ、11はＮ型拡散領域からなる前記データ記憶用のMOS
トランジスタ２の制御ゲート（CG）、12は多結晶シリコ
ン層からなりデータ記憶用のMOSトランジスタ２の浮遊
ゲート（FG）、13はＮ型拡散領域からなり選択用のMOS
トランジスタ１のソースおよびデータ記憶用のMOSトラ
ンジスタ２のドレインからなる共通領域、14はＮ型拡散
領域からなる前記ソース（Ｓ）、15はＮ型拡散領域から
なる前記ドレイン（Ｄ）、16は多結晶シリコン層からな
る前記選択用のMOSトランジスタ１の選択ゲート（SG）
であり、さらに図中、破線で囲まれた領域17および18は
ゲート用の薄い絶縁膜が設けられた領域である。
実現した場合の素子構造は第６図のパターン平面図のよ
うになる。第６図のセルではＰ型の半導体基板が用いら
れ、11はＮ型拡散領域からなる前記データ記憶用のMOS
トランジスタ２の制御ゲート（CG）、12は多結晶シリコ
ン層からなりデータ記憶用のMOSトランジスタ２の浮遊
ゲート（FG）、13はＮ型拡散領域からなり選択用のMOS
トランジスタ１のソースおよびデータ記憶用のMOSトラ
ンジスタ２のドレインからなる共通領域、14はＮ型拡散
領域からなる前記ソース（Ｓ）、15はＮ型拡散領域から
なる前記ドレイン（Ｄ）、16は多結晶シリコン層からな
る前記選択用のMOSトランジスタ１の選択ゲート（SG）
であり、さらに図中、破線で囲まれた領域17および18は
ゲート用の薄い絶縁膜が設けられた領域である。
このようなメモリセルの動作原理は、破線で囲まれた領
域17および18内の薄い絶縁膜を利用して、前記共通領域
13と浮遊ゲート12との間で電子のやりとりを行なうこと
によってデータ記憶用のMOSトランジスタ２のしきい値
電圧Vthを変化させ、これによりデータのプログラムも
しくは消去を行なうことである。このデータのプログラ
ムもしくは消去を行なう場合のバイアス関係を第７図に
まとめて示した。
域17および18内の薄い絶縁膜を利用して、前記共通領域
13と浮遊ゲート12との間で電子のやりとりを行なうこと
によってデータ記憶用のMOSトランジスタ２のしきい値
電圧Vthを変化させ、これによりデータのプログラムも
しくは消去を行なうことである。このデータのプログラ
ムもしくは消去を行なう場合のバイアス関係を第７図に
まとめて示した。
ところで、このようなメモリの不良チップの選択（ダイ
ソート）は、まず、このメモリをイニシャライズするこ
とから始まる。すなわち、浮遊ゲート内に蓄えられてい
る電子の量を全ビットで一定にし、このとき全ビットが
同一論理であるか否かをチェックする。次に各ビットに
蓄えられている電子量のチェック、すなわち読み取りマ
ージンのチェックを行ない、各ビットのパターン依存性
を調べていく。
ソート）は、まず、このメモリをイニシャライズするこ
とから始まる。すなわち、浮遊ゲート内に蓄えられてい
る電子の量を全ビットで一定にし、このとき全ビットが
同一論理であるか否かをチェックする。次に各ビットに
蓄えられている電子量のチェック、すなわち読み取りマ
ージンのチェックを行ない、各ビットのパターン依存性
を調べていく。
なお、ダイソートテストの際には、全ビットにデータを
書き込むイニシャライズと、全ビットを消去するイニシ
ャライズとが行なわれ、それぞれのイニシャライズ後に
上記したような論理チェック、読み取りマージンのチェ
ックが行なわれる。
書き込むイニシャライズと、全ビットを消去するイニシ
ャライズとが行なわれ、それぞれのイニシャライズ後に
上記したような論理チェック、読み取りマージンのチェ
ックが行なわれる。
［背景技術の問題点］ PROMにおいては上記のようなテスト用の機能が不可欠で
ある。そしてイニシャライズを通常のPROMにデータを書
き込む工程で行なえば、テスト用機能のための特別な回
路は不要であるが、１ビット当り数ミリ秒というように
データの書き込み時間が長くなってしまう。この結果、
イニシャライズのために長大な時間を消費し、選別効率
が悪化するという問題がある。一方、イニシャライズを
行なうための回路としては、例えば全ビットを消去する
機能を採用すると、全選択ゲートを高電圧に設定し、全
ドレインを基準電位に落とし、全制御ゲートを高電位に
上げるという操作が必要となり、通常の機能の他にこの
イニシャライズ機能用の論理ゲートを各ドライバー毎に
付加する必要がある。このため、メモリセル部分以外の
回路の面積が大きくなっしまう。また読み出し時にデー
タが通過する回路部分が増加して、読み出しのアクセス
時間が増加する。他方、読み出しマージンのチェックに
ついては制御ゲートの電位を調整しながらデータを読む
ことが行われており、この場合にも上記のような機能追
加に伴い、論理ゲートの余分な付加は否めない。
ある。そしてイニシャライズを通常のPROMにデータを書
き込む工程で行なえば、テスト用機能のための特別な回
路は不要であるが、１ビット当り数ミリ秒というように
データの書き込み時間が長くなってしまう。この結果、
イニシャライズのために長大な時間を消費し、選別効率
が悪化するという問題がある。一方、イニシャライズを
行なうための回路としては、例えば全ビットを消去する
機能を採用すると、全選択ゲートを高電圧に設定し、全
ドレインを基準電位に落とし、全制御ゲートを高電位に
上げるという操作が必要となり、通常の機能の他にこの
イニシャライズ機能用の論理ゲートを各ドライバー毎に
付加する必要がある。このため、メモリセル部分以外の
回路の面積が大きくなっしまう。また読み出し時にデー
タが通過する回路部分が増加して、読み出しのアクセス
時間が増加する。他方、読み出しマージンのチェックに
ついては制御ゲートの電位を調整しながらデータを読む
ことが行われており、この場合にも上記のような機能追
加に伴い、論理ゲートの余分な付加は否めない。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、全メモリセルのイニシャライズ、マー
ジンチェック等を従来よりもセルおよび周辺回路の集積
度を損うことなしに実現することができる半導体記憶装
置を提供することにある。
ありその目的は、全メモリセルのイニシャライズ、マー
ジンチェック等を従来よりもセルおよび周辺回路の集積
度を損うことなしに実現することができる半導体記憶装
置を提供することにある。
［発明の概要］ 上記のような目的を達成するためこの発明の半導体記憶
装置にあっては、半導体基板上に設けられた第１の絶縁
膜のトンネル現象を利用して多結晶シリコン層で構成さ
れた浮遊ゲート内に電子を注入、もしくは浮遊ゲートか
ら電子を放出することによってデータの書込みもしくは
消去を行ない、データの書込みもしくは消去の際に上記
浮遊ゲートの電位を拡散層で構成された第１の制御ゲー
トにより制御するようにしたメモリセルを有し、上記浮
遊ゲートに対し第２の絶縁層を介して多結晶シリコン層
から構成された第２の制御ゲートを設け、第２の制御ゲ
ートの電位を操作することによって浮遊ゲートとこの第
２の制御ゲートとの間で電子の注入もしくは放出を行な
うようにしている。
装置にあっては、半導体基板上に設けられた第１の絶縁
膜のトンネル現象を利用して多結晶シリコン層で構成さ
れた浮遊ゲート内に電子を注入、もしくは浮遊ゲートか
ら電子を放出することによってデータの書込みもしくは
消去を行ない、データの書込みもしくは消去の際に上記
浮遊ゲートの電位を拡散層で構成された第１の制御ゲー
トにより制御するようにしたメモリセルを有し、上記浮
遊ゲートに対し第２の絶縁層を介して多結晶シリコン層
から構成された第２の制御ゲートを設け、第２の制御ゲ
ートの電位を操作することによって浮遊ゲートとこの第
２の制御ゲートとの間で電子の注入もしくは放出を行な
うようにしている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置のメモリセル
を、前記第５図に示すように２個のMOSトランジスタで
構成した場合のパターン平面図である。なお、この実施
例のメモリセルも前記第６図と同様に、一層多結晶シリ
コンプロセスを用いて実現されている。この第１図に示
されているメモリセルが前記第６図のものと異なってい
るところは、浮遊ゲート12に対し、その上に絶縁層を介
して、多結晶シリコン層によって構成された電子吸収用
の制御ゲート31が設けられている点である。
を、前記第５図に示すように２個のMOSトランジスタで
構成した場合のパターン平面図である。なお、この実施
例のメモリセルも前記第６図と同様に、一層多結晶シリ
コンプロセスを用いて実現されている。この第１図に示
されているメモリセルが前記第６図のものと異なってい
るところは、浮遊ゲート12に対し、その上に絶縁層を介
して、多結晶シリコン層によって構成された電子吸収用
の制御ゲート31が設けられている点である。
すなわち、ソース14と共通領域13とが互いに分離して形
成されており、ソース14と共通領域13とからなる配列に
対して共通領域13とドレイン15とからなる配列が直角と
なるような位置にドレイン15が配置されている。また、
多結晶シリコン層からなる選択ゲート16は、上記共通領
域13とドレイン15との間に、上記共通領域13と上記ドレ
イン15の配列方向と直角な方向に延長して形成されてい
る。多結晶シリコン層からなる浮遊ゲート12の第１の部
分はソース14と共通領域13との間に位置し、第２の部分
は共通領域13のソース14側とは反対側で共通領域13上に
位置し、かつ浮遊ゲート12は上記第１の部分と第２の部
分とを接続する第３の部分をさらに有しており、この浮
遊ゲート12は略コの字状の形状を有している。そして、
拡散領域からなる制御ゲート11は上記浮遊ゲート12と重
なるように形成されており、さらに導電層からなる電子
吸収用の制御ゲート31は上記制御ゲート11と平行するよ
うに配置され、かつ上記浮遊ゲート12と重なるように形
成されている。
成されており、ソース14と共通領域13とからなる配列に
対して共通領域13とドレイン15とからなる配列が直角と
なるような位置にドレイン15が配置されている。また、
多結晶シリコン層からなる選択ゲート16は、上記共通領
域13とドレイン15との間に、上記共通領域13と上記ドレ
イン15の配列方向と直角な方向に延長して形成されてい
る。多結晶シリコン層からなる浮遊ゲート12の第１の部
分はソース14と共通領域13との間に位置し、第２の部分
は共通領域13のソース14側とは反対側で共通領域13上に
位置し、かつ浮遊ゲート12は上記第１の部分と第２の部
分とを接続する第３の部分をさらに有しており、この浮
遊ゲート12は略コの字状の形状を有している。そして、
拡散領域からなる制御ゲート11は上記浮遊ゲート12と重
なるように形成されており、さらに導電層からなる電子
吸収用の制御ゲート31は上記制御ゲート11と平行するよ
うに配置され、かつ上記浮遊ゲート12と重なるように形
成されている。
第２図は上記第１図のメモリセルのＡ−Ａ′線に沿った
断面図であり、32は浮遊ゲート12と上記電子吸収用の制
御ゲート31との間に設けられた絶縁層であり、33はフィ
ールド絶縁層であり、かつ34は共通領域13と浮遊ゲート
12との間に設けられたゲート絶縁層である。そして上記
ゲート絶縁層34の厚みは上記絶縁層32よりも薄くされ、
浮遊ゲート12と制御ゲート11との間に生じている容量の
値は、浮遊ゲート12と上記電子吸収用の制御ゲート31の
間に生じている容量よりも大きなものにされている。
断面図であり、32は浮遊ゲート12と上記電子吸収用の制
御ゲート31との間に設けられた絶縁層であり、33はフィ
ールド絶縁層であり、かつ34は共通領域13と浮遊ゲート
12との間に設けられたゲート絶縁層である。そして上記
ゲート絶縁層34の厚みは上記絶縁層32よりも薄くされ、
浮遊ゲート12と制御ゲート11との間に生じている容量の
値は、浮遊ゲート12と上記電子吸収用の制御ゲート31の
間に生じている容量よりも大きなものにされている。
このようなメモリにおいて、共通領域13と浮遊ゲート12
との間の容量結合は比較的大きくされており、共通領域
13を低電位に設定すると浮遊ゲート12も低電位に引かれ
る。この状態で電子吸収用の制御ゲート31の電位を上昇
させると、電子が浮遊ゲート12からこの制御ゲート31に
流出し、このセルのしきい値電圧Vthは下降し、プログ
ラム状態になる。よく知られているように、多結晶シリ
コン層の上面にはアスペリティーと称される突起があ
り、浮遊ゲート12の上方への電子のエミッションは３な
いし4MV/cm程度の電界で生じる。これに対し、下方への
電子のエミッションはアスペリティーが存在しないため
に８ないし9MV/cm程度の電解を必要とする。従って、電
子吸収用の制御ゲート31の電位を通常動作モードでは低
電位としておけば、電子のリテンション特性等で、悪影
響を与えることはない。さらに浮遊ゲート12では電子の
上方へのエミッションが起こる電界が低いので、浮遊ゲ
ート12と電子吸収用の制御ゲート31との間の容量は小さ
く、セルの通常動作への影響はほとんど無視することが
できる。
との間の容量結合は比較的大きくされており、共通領域
13を低電位に設定すると浮遊ゲート12も低電位に引かれ
る。この状態で電子吸収用の制御ゲート31の電位を上昇
させると、電子が浮遊ゲート12からこの制御ゲート31に
流出し、このセルのしきい値電圧Vthは下降し、プログ
ラム状態になる。よく知られているように、多結晶シリ
コン層の上面にはアスペリティーと称される突起があ
り、浮遊ゲート12の上方への電子のエミッションは３な
いし4MV/cm程度の電界で生じる。これに対し、下方への
電子のエミッションはアスペリティーが存在しないため
に８ないし9MV/cm程度の電解を必要とする。従って、電
子吸収用の制御ゲート31の電位を通常動作モードでは低
電位としておけば、電子のリテンション特性等で、悪影
響を与えることはない。さらに浮遊ゲート12では電子の
上方へのエミッションが起こる電界が低いので、浮遊ゲ
ート12と電子吸収用の制御ゲート31との間の容量は小さ
く、セルの通常動作への影響はほとんど無視することが
できる。
従って、全ビットを一方のイニシャル状態、すなわちプ
ログラム状態にするには、前記制御ゲート31を共通に設
けるようにすればよく、従来のように、各ドライバー毎
に論理回路を付加する必要がなく、セル周辺回路の集積
度を高めることができる。
ログラム状態にするには、前記制御ゲート31を共通に設
けるようにすればよく、従来のように、各ドライバー毎
に論理回路を付加する必要がなく、セル周辺回路の集積
度を高めることができる。
また、浮遊ゲート12から制御ゲート31に放出される電子
の量は、制御ゲート31に印加される電圧およびこの電圧
の印加時間に応じたものとなる。従って、制御ゲート31
にパルス状電圧を印加することにより、浮遊ゲート12内
の電子の量をアナログ的に変化させることができ、この
状態で読み出し動作を行なえば、セルの読み出しマージ
ンチェックを行なうことができる。
の量は、制御ゲート31に印加される電圧およびこの電圧
の印加時間に応じたものとなる。従って、制御ゲート31
にパルス状電圧を印加することにより、浮遊ゲート12内
の電子の量をアナログ的に変化させることができ、この
状態で読み出し動作を行なえば、セルの読み出しマージ
ンチェックを行なうことができる。
このように上記実施例のメモリでは従来のものに対して
多結晶シリコン層を一層追加するだけであるので、この
多結晶シリコン層からなる電子吸収用の制御ゲート31
を、第３図のパターン平面図に示すように、上下の複数
のセルに対して共通に設けるようにすれば、セル自身の
集積度を損うことはない。
多結晶シリコン層を一層追加するだけであるので、この
多結晶シリコン層からなる電子吸収用の制御ゲート31
を、第３図のパターン平面図に示すように、上下の複数
のセルに対して共通に設けるようにすれば、セル自身の
集積度を損うことはない。
また、高電圧が印加される領域が少ないので、例えばイ
ニシャライズの際、選択ゲート16に高電圧を印加する必
要がなく、従って、そのドライバーにも高電圧が印加さ
れることがないので、従来のものよりもリーク電流の発
生を極端に少なくでき、素子の信頼性も向上する。
ニシャライズの際、選択ゲート16に高電圧を印加する必
要がなく、従って、そのドライバーにも高電圧が印加さ
れることがないので、従来のものよりもリーク電流の発
生を極端に少なくでき、素子の信頼性も向上する。
第４図はこの発明の多の実施例によるメモリセルの断面
図である。この実施例のものが第２図のものと異なって
いるところは、電子吸収用の制御ゲート31が浮遊ゲート
12に対してその下方に配置形成されている点である。こ
の場合に、電子は制御ゲート31から浮遊ゲート12に対し
てエミッションされるので、セルは強制的に電子が注入
された状態、すなわち消去状態となる。バイアス条件
は、浮遊ゲート12と制御ゲート11との間の結合が強いの
で、制御ゲート11を高電位に保ち、制御ゲート31を低電
位にすればよい。このとき選択ゲート16の電位はこの動
作モードの際には無関係である。このような構成のメモ
リにおいては、制御ゲート31は所定電位に固定しておけ
ばよい。また通常動作において、このような構成のメモ
リは、バイト毎の消去、その後のビット毎のプログラム
という順序でデータが書き込まれ、選択されたバイト単
位で制御ゲート11の電位が変動する。従って、通常モー
ドでの消去の過程では、制御ゲート31からの電子のエミ
ッションは起きてもよく、プログラムの過程では電界の
かかり方が逆になるので、制御ゲート31への電子流出は
起りにくい。なお、制御ゲート31の上面でのアスペリテ
ィーによるエミッションの容易さにより、浮遊ゲート12
と制御ゲート31間の絶縁層32の膜厚を厚くでき、この間
の容量結合が小さくなるのは上記実施例の場合と同様で
ある。
図である。この実施例のものが第２図のものと異なって
いるところは、電子吸収用の制御ゲート31が浮遊ゲート
12に対してその下方に配置形成されている点である。こ
の場合に、電子は制御ゲート31から浮遊ゲート12に対し
てエミッションされるので、セルは強制的に電子が注入
された状態、すなわち消去状態となる。バイアス条件
は、浮遊ゲート12と制御ゲート11との間の結合が強いの
で、制御ゲート11を高電位に保ち、制御ゲート31を低電
位にすればよい。このとき選択ゲート16の電位はこの動
作モードの際には無関係である。このような構成のメモ
リにおいては、制御ゲート31は所定電位に固定しておけ
ばよい。また通常動作において、このような構成のメモ
リは、バイト毎の消去、その後のビット毎のプログラム
という順序でデータが書き込まれ、選択されたバイト単
位で制御ゲート11の電位が変動する。従って、通常モー
ドでの消去の過程では、制御ゲート31からの電子のエミ
ッションは起きてもよく、プログラムの過程では電界の
かかり方が逆になるので、制御ゲート31への電子流出は
起りにくい。なお、制御ゲート31の上面でのアスペリテ
ィーによるエミッションの容易さにより、浮遊ゲート12
と制御ゲート31間の絶縁層32の膜厚を厚くでき、この間
の容量結合が小さくなるのは上記実施例の場合と同様で
ある。
［発明の効果］ 以上説明したようにこの発明によれば、全メモリセルの
イニシャライズ、マージンチェック等を従来よりもセル
および周辺回路の集積度を損うことなしに実現すること
ができる半導体記憶装置を提供することができる。
イニシャライズ、マージンチェック等を従来よりもセル
および周辺回路の集積度を損うことなしに実現すること
ができる半導体記憶装置を提供することができる。
第１図はこの発明に係る半導体記憶装置のメモリセルの
パターン平面図、第２図は第１のメモリセルの断面図、
第３図は上記実施例のメモリセルを複数個集積化した場
合のパターン平面図、第４図はこの発明の他の実施例に
よる半導体記憶装置のメモリセルのパターン平面図、第
５図はEEPROMのメモリセルの基本的構成を示す回路図、
第６図は第５図のセルの従来の素子構造を示すパターン
平面図、第７図は第５図のセルのデータのプログラムも
しくは消去を行なう場合のバイアス関係をまとめて示す
図である。 11……制御ゲート、12……浮遊ゲート、13……共通領
域、14……ソース、15……ドレイン、16……選択ゲー
ト、31……電子吸収用の制御ゲート。
パターン平面図、第２図は第１のメモリセルの断面図、
第３図は上記実施例のメモリセルを複数個集積化した場
合のパターン平面図、第４図はこの発明の他の実施例に
よる半導体記憶装置のメモリセルのパターン平面図、第
５図はEEPROMのメモリセルの基本的構成を示す回路図、
第６図は第５図のセルの従来の素子構造を示すパターン
平面図、第７図は第５図のセルのデータのプログラムも
しくは消去を行なう場合のバイアス関係をまとめて示す
図である。 11……制御ゲート、12……浮遊ゲート、13……共通領
域、14……ソース、15……ドレイン、16……選択ゲー
ト、31……電子吸収用の制御ゲート。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】メモリセルが、制御ゲート及び浮遊ゲート
を有するデータ記憶用トランジスタと、上記データ記憶
用トランジスタに直列接続され、選択ゲートを有する選
択用トランジスタとから構成される半導体記憶装置にお
いて、 半導体基板と、 上記基板に互いに分離して形成されたソース拡散領域及
びドレイン・ソース共通拡散領域と、 上記ドレイン・ソース共通拡散領域と隣接し、ドレイン
・ソース共通拡散領域との配列が上記ソース拡散領域と
ドレイン・ソース共通拡散領域とからなる配列に対して
直角となるように上記基板に配置形成されたドレイン拡
散領域と、 上記ドレイン・ソース共通拡散領域と上記ドレイン拡散
領域との間の上記基板上に絶縁膜を介して形成され、上
記ドレイン・ソース共通拡散領域と上記ドレイン拡散領
域とからなる配列方向と直角な方向に延長された導電層
からなる選択ゲートと、 上記ソース拡散領域と上記ドレイン・ソース共通拡散領
域との間に位置し上記基板上に絶縁膜を介して設けられ
た第１の部分と、上記ドレイン・ソース共通拡散領域の
一部に重なりこの重なり部分でトンネル現象により電子
の注入、放出を行ない得る厚さの絶縁膜を介して設けら
れ、上記第１の部分と平行な第２の部分と、上記ドレイ
ン・ソース共通拡散領域を中心にして上記選択ゲートと
は反対側に位置し上記基板上に絶縁膜を介して設けら
れ、上記第１の部分と第２の部分とを接続する第３の部
分とからなる浮遊ゲートと、 上記基板上に形成され、上記浮遊ゲートの第３の部分と
絶縁膜を介して重なりかつ上記選択ゲートと平行な方向
に延長して形成された拡散領域からなるデータ記憶用ト
ランジスタの制御ゲートと、 上記データ記憶用トランジスタの制御ゲートと平行する
ように配置され、上記浮遊ゲートの上記第３の部分と絶
縁膜を介して重なるように上記基板上に絶縁膜を介して
形成された導電層からなる電子吸収用の制御ゲートとを
具備し、 上記電子吸収用の制御ゲートと上記浮遊ゲートとの間に
存在する容量の値が上記データ記憶用トランジスタの制
御ゲートと上記浮遊ゲートとの間に存在する容量の値よ
りも小さくなるように設定したことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066759A JPH07120716B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066759A JPH07120716B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61225862A JPS61225862A (ja) | 1986-10-07 |
| JPH07120716B2 true JPH07120716B2 (ja) | 1995-12-20 |
Family
ID=13325129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066759A Expired - Lifetime JPH07120716B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120716B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1985
- 1985-03-30 JP JP60066759A patent/JPH07120716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61225862A (ja) | 1986-10-07 |
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