JPH0325876B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は負荷回路を改良した不揮発性半導体
記憶装置に関する。

［発明の技術的背景とその問題点］ 例えば 100Å程度の薄いシリコン酸化膜を介
してフローテイングゲートに電子を注入したり、
反対に放出したりすることにより記憶データのプ
ログラムを行なう不揮発性半導体記憶装置（以
下、EEPROMと称する）はよく知られている。
このようなEEPROMのメモリセルは第５図に示
すように、フローテイングゲート（浮遊ゲート）
および（コントロールゲート（制御ゲート）を持
つデータ記憶用の二重ゲート構造MOSトランジ
スタ１とこれに直列に接続された選択用のMOS
トランジスタ２とから構成されており、選択用ト
ランジスタ２のドレインはデータ線３に接続され
ている。このように接続されたメモリセルの素子
構造の一例を第６図に示す。第６図ａはこのメモ
リセルのパターン平面図であり、第６図ｂはその
ａ−a′に沿つた断面図である。第６図において、
ｐ型のシリコン半導体基板１１の表面にはn⁺型
半導体領域１２，１３，１４が互いに分離して形
成されている。このうち半導体領域１２は上記選
択用トランジスタ２のドレインおよびデータ線３
を構成しており、半導体領域１３は上記選択用ト
ランジスタ２のソースおよびデータ記憶用トラン
ジスタ１のドレインからなる共通領域を構成して
おり、さらに半導体領域１４はトランジスタ２の
ソースを構成している。そしてトランジスタ１の
ソースである上記半導体領域１４は基準電位点、
例えばアース電位点に接続されている。上記半導
体領域１２と１３の相互間には不純物がドープさ
れた多結晶シリコン層からなる上記選択用トラン
ジスタ２のゲート配線１５が絶縁膜を介して横方
向に延長して設けられている。さらに上記半導体
領域１３と１４の相互間には、不純物がドープさ
れた多結晶シリコン層からなる上記データ記憶用
トランジスタ１のフローテイングゲート１６が設
けられており、さらに上記半導体領域１３と１４
の相互間において、上記フローテイングゲート１
６上には、不純物がドープされた多結晶シリコン
層からなるデータ記憶用トランジスタ１のコント
ロールゲート１７が横方向に延長して設けられて
いる。ここで上記n⁺型半導体領域１３と上記フ
ローテイングゲート１６の一部分は、前記したよ
うに例えば 100〓程度の薄い絶縁膜１８を介し
て互いに重なり合つている。

このような構成のメモリセルにおいて、トラン
ジスタ１のフローテイングゲート１６に電子を注
入してデータの書き込みを行なう場合には、コン
トロールゲート１７を高電位、例えば＋20Vに設
定することによつてフローテイングゲート１６の
電位を高め、フローテイングゲート１６と半導体
領域１３との間で薄い絶縁膜１８を介してフロー
テイングゲート１６に電子を注入する。他方、デ
ータの消去を行なう場合、すなわちフローテイン
グゲート１６に捕獲されている電子を放出する場
合には、コントロールゲート１７をOVにして選
択用トランジスタ２のゲート配線１５およびデー
タ線３に高電位を印加して半導体領域１３に高電
位を供給することにより行われる。このとき、フ
ローテイングゲート１６と半導体領域１３との間
には、絶縁膜１８を介してデータの書き込みとは
逆の方向に電流が流れ、フローテイングゲート１
６に捕獲されていた電子が半導体領域１３に放出
される。

ところでこのようなメモリセルを有する EEPROMでは、データのプログラムを行なう
場合に、フローテイングゲートに十分な量の電子
が注入されたか、もしくはフローテイングゲート
から電子が十分に放出されたかを調べる機能を同
一メモリチツプ上に持つものがある。このような
機能は自己ベリフアイ機能と称されており、この
自己ベリフアイ機能を持つEEPROMではメモリ
チツプがプログラムモードに入り、メモリセルの
フローテイングゲートで電子の注入もしくは放出
を行なつた直後にセルからデータを読み出し、所
定のデータがプログラムされたか否かを確認する
ようにしている。そしてプログラムが十分でない
場合には再び電子の注入もしくは放出を行ない、
十分にプログラムされたか否かを再確認する。そ
してこのような操作がデータが十分にプログラム
されるまで連続して行われる。

第７図は前記第５図に示すような構成のメモリ
セルにおけるデータ記憶用トランジスタ１のコン
トロールゲート電圧VCGとドレイン電流IDの関
係を示す特性曲線図である。図中の曲線２１はデ
ータプログラムが行われていないときの初期状態
での特性であり、曲線２２はフローテイングゲー
トに電子が注入されてデータが書き込まれた後の
特性であり、同じく曲線２３はフローテイングゲ
ートから電子が放出されてデータが消去された後
の特性である。上記メモリセルにおいてデータプ
ログラムを行なうことにより、始め第７図の曲線
２１の特性であつたものが、順次並行移動して第
７図の曲線２２もしくは２３の特性に移つてい
く。

ところで、自己ベリフアイ機能を用いたデータ
のプログラム状態の確認は、メモリセルから読み
出される入力電位と、データプログラムが行われ
ず第７図の曲線２１の特性を保持するダミーセル
から読み出される基準電位とをセンス・アンプで
比較することにより行われる。従つて、このプロ
グラムの際にセンス・アンプの入力電位が基準電
位をわずかに越えたり、もしくは下がつたりする
とセンス・アンプの検出信号が反転して、データ
のプログラムが完了したと判断される。しかしな
がら、入力電位と基準電位との電位差が少ない
と、例えば電源ノイズなどの影響によつて入力電
位が基準電位を横ぎることになり、誤動作の原因
となる。従つて、データを読み出す時には入力電
位と基準電位の電位差が大きい方が望ましく、こ
の電位差が大きい程、通常のデータ読み出し時に
おけるデータの読み出しマージンは広くなる。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、通常のデータ読み出し
モードの際のデータ読み出しマージンを広くする
ことができる不揮発性半導体記憶装置を提供する
ことにある。

［発明の概要］ 上記目的を達成するためこの発明の不揮発性半
導体記憶装置にあつては、データプログラムの際
のデータ読み出し時と通常のデータ読み出し時と
でメモリセル側もしくはダミーセル側の負荷トラ
ンジスタの負荷能力を変えることにより、通常の
データ読み出し時における基準電位とメモリセル
のデータである入力電位との間の電位差を広げる
ようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明に係る不揮発性半導体
記憶装置の要部のみを抽出して示す回路図であ
る。図において３１は前記したようにデータ記憶
用トランジスタ１Ａおよび選択用トランジスタ２
Ａからなるメモリセルの一つであり、３２は同様
にデータ記憶用トランジスタ１Ｂおよび選択用ト
ランジスタ２Ｂからなるダミーセルである。ここ
でダミーセル３２内のデータ記憶用トランジスタ
１Ｂのフローテイングゲートには電子の注入およ
び放出が行われず、フローテイングゲートは中性
状態にされている。上記メモリセル３１およびダ
ミーセル３２それぞれのデータ線３Ａ，３Ｂに発
生する入力電位および基準電位はセンス・アンプ
３３に供給される。このセンス・アンプ３３は上
記両電位を比較することによつてメモリセル３１
のデータ書き込み状態、データの消去状態におけ
る記憶データをそれぞれ検出する。また上記メモ
リセル３１側のデータ線３Ａと電源電圧電圧V_c
印加点との間にはこのメモリセル３１の負荷とな
るしきい値電圧がほぼOVにされたMOSトランジ
スタ３４が挿入されている。このトランジスタ３
４のゲートは電源電圧電圧V_c印加点に接続され
ており、常時オン状態にされている。さらにこの
トランジスタ３４と並列にメモリセル３１の負荷
となるしきい値電圧がほぼOVにされたMOSトラ
ンジスタ３５が接続され、このトランジスタ３５
のゲートには上記メモリセル３１内のトランジス
タ１Ａに対してデータの消去を行なう場合にのみ
“１”レベルにされる制御信号Ｅが供給されてい
る。

上記ダミーセル３２側のデータ線３Ｂと電源電
圧電圧V_c印加点との間にはこのダミーセル３２
の負荷となるしきい値電圧がほぼOVにされた
MOSトランジスタ３６が挿入されている。この
トランジスタ３６のゲートは電源電圧電圧V_c印
加点に接続されており、常時オン状態にされてい
る。さらにこのトランジスタ３６と並列にダミー
セル３２の負荷となるしきい値電圧がほぼOVに
されたMOSトランジスタ３７が接続され、この
トランジスタ３７のゲートには上記メモリセル３
１内のトランジスタ１Ａに対してデータの書き込
みを行なう場合にのみ“１”レベルにされる制御
信号Ｗが供給されている。

なお、ここではフローテイングゲートから電子
を放出することをデータの消去とし、また消去さ
れたデータを“０”レベルとし、フローテイング
ゲートに電子を注入することをデータの書き込み
とし、また書き込まれたデータを“１”レベルと
規定する。

次に上記のように構成された回路の動作を説明
する。いま仮にメモリセル３１内のトランジスタ
１Ａのフローテイングゲートに電子が蓄積されて
おり、“１”レベルのデータが記憶されている状
態において、この記憶データを消去して“０”レ
ベルにする際の自己ベリフアイ動作を説明する。
この消去動作の際に制御信号Ｅは“１”レベル
に、制御信号Ｗは“０”レベルにそれぞれ制定さ
れる。これによりメモリセル側のトランジスタ３
５はオン状態にされ、ダミーセル側のトランジス
タ３７はオフ状態にされる。従つてこのとき、メ
モリセル側の負荷能力はダミーセル側よりも大き
くされる。

消去動作が進行するにつれて、メモリセル３１
内のトランジスタ１Ａに流れるセル電流は順次増
加する。第２図は上記メモリセル３１もしくはダ
ミーセル３２内のトランジスタ１Ａ，１Ｂに流れ
るセル電流とそのときのセル電流に対応するセン
ス・アンプ３３の入力電位もしくは基準電位の変
化を示す特性曲線図である。いまトランジスタ１
Ａに流れるセル電流が第２図の曲線４１に従つて
変化していくとすれば、このとき入力電位もこの
特性曲線４１に沿つて変化していく。このとき、
ダミーセル側の特性が曲線４２で与えられてお
り、ダミーセル３２内のトランジスタ１Ｂに流れ
るセル電流がI₁であるとすれば、このときの基準
電位はV₁となる。この状態でメモリセル側の消
去が進行し、セル電流がさらに増加して入力電位
がV₁よりもわずかに低いV₂に低下すると、セン
ス・アンプ３３の検出信号が反転する。そしてこ
の時点で消去が十分になされたと判定される。こ
のときのセル電流はI₂である。

次に上記のような消去が行われた後の通常のデ
ータ読み出しの際に、制御信号Ｅは“０”レベル
にされる。このときセル電流は上記消去時と同じ
I₂の値であるが、メモリセル側の負荷能力が低下
しており、このときの特性曲線が４３であるとす
れば、入力電位はV₂からV₃に低下する。この結
果、消去時のときよりも実際のデータ読み出し時
の方が基準電位と入力電位との差が広がり、デー
タの読み出しマージンを上げることができる。

次に、メモリセル３１内のトランジスタ１Ａの
フローテイングゲートに電子が蓄積されていず
“０”レベルのデータが記憶されている状態にお
いて、データを書き込み“１”レベルにする際の
自己ベリフアイ動作を説明する。この書き込み動
作の際に制御信号Ｅは“０”レベルに、制御信号
Ｗは“１”レベルにそれぞれ設定される。これに
よりダミーセル側のトランジスタ３７はオン状態
にされ、メモリセル側のトランジスタ３５はオフ
状態にされる。

書き込み動作が進行するにつれて、メモリセル
３１内のトランジスタ１Ａに流れるセル電流は順
次減少し、このときセル電流とそのときのセル電
流に対応するセンス・アンプ３３の入力電位の変
化を示す特性曲線は第２図の４３となる。このと
き、ダミーセル側の特性は曲線４４で与えられて
いる。ダミーセル３２内のトランジスタ１Ｂに流
れるセル電流はI₁であるため、このときの基準電
位はV₄となる。この状態でメモリセル側の書き
込みが進行し、セル電流がさらに減少して入力電
位がV₄よりもわずかに高いV₅に上昇すると、セ
ンス・アンプ３３の検出信号が反転する。そして
この時点で書き込みが十分になされたと判定され
る。このときのダミーセル側のセル電流はI₁であ
る。

次に上記のような書き込みが行われた後の通常
のデータ読み出しの際に、制御信号Ｗは“０”レ
ベルにされる。このときダミーセル側のセル電流
は上記書き込み時と同じI₁の値であるが、ダミー
セル側の負荷能力が低下しており、このときの特
性曲線は４２となるので、基準電位はV₄からV₁
に低下する。この結果、書き込み時のときよりも
実際のデータ読み出し時の方が基準電位と入力電
位との差が広がり、この場合にもデータの読み出
しマージンを上げることができる。

このように上記実施例回路によれば、データ消
去時およびデータの書き込み時に入力電位と基準
電位との間の電位差が大きくなるように負荷能力
を設定してセンス・アンプ３３で電位の比較を行
なうようにしたので、通常のデータ読み出し時に
おける入力電位と基準電位との間の電位差を十分
に大きくすることができ、これによつてデータの
読み出しマージンを広げることができる。

第３図はこの発明の他の実施例の構成を示す回
路図である。この実施例回路が上記実施例のもの
と異なつているところは、メモリセル側の負荷ト
ランジスタ３４に対してさらにもう１個のトラン
ジスタ３８が並列に接続されている点である。こ
のトランジスタ３８もしきい値電圧がほぼOVに
されており、ゲートにはデータ書き込み期間もし
くは消去期間およびこれらの期間が終了した後の
ベリフアイ期間中、常に“１”レベルにされるプ
ログラム信号Ｐが供給されている。

このトランジスタ３８をさらに設けた理由は次
の通りである。すなわち、前記第２図の特性曲線
図から明らかなように、セル電流が増加するにつ
れて入力電位もしくは基準電位の変化はゆるやか
になつてくる。従つて、製造段階でセル電流が大
きいものが出来上がつた場合、通常のデータ読み
出し時に制御信号Ｅを“０”レベルにして入力電
位と基準電位との間の電位差を広げるようにして
も十分に広がらない可能性がある。そこでこの実
施例では、プログラム時に信号Ｐによつてトラン
ジスタ３８をオン状態にしてメモリセル側の負荷
能力を増加させ、入力電位を前記第１図の実施例
の場合よりも低くし、これによつて通常のデータ
読み出し時における入力電位と基準電位との間の
電位差を広げるようにしたものである。また第４
図はこの実施例における前記第２図に対応した特
性曲線図であり、曲線５１および５２はプログラ
ム時におけるメモリセル側のセル電流と入力電位
との関係を示し、曲線５１はこのうち制御信号Ｅ
を“１”レベルにした場合のものであり、曲線５
２は制御信号Ｅを“０”レベルにした場合のもの
である。なお、このとき制御信号Ｐはどちらの場
合にも“１”レベルされている。曲線５３および
５４はダミーセル側のセル電流と入力電位との関
係を示し、曲線５３はこのうち制御信号Ｗを
“１”レベルにした場合のものであり、曲線５４
は制御信号Ｗを“０”レベルにした場合のもので
ある。さらに曲線５５は通常のデータ読み出し時
におけるメモリセル側のセル電流と入力電位との
関係を示したものであり、制御信号ＥおよびＰは
共に“０”レベルにされている。

［発明の効果］ 以上説明したようにこの発明によれば、通常の
データ読み出しの際のデータ読み出しマージンを
広くすることができる不揮発性半導体記憶装置を
提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路図、第２図
は上記実施例回路の特性曲線図、第３図はこの発
明の他の実施例の回路図、第４図は上記第３図の
実施例回路の特性曲線図、第５図はEEPROMの
メモリセルの回路図、第６図は第５図のメモリセ
ルの素子構造の一例のパターン平面図および断面
図、第７図は第５図のメモリセルの特性曲線図で
ある。 ３１……メモリセル、３２……ダミーセル、３
３……センス・アンプ、３４，３５，３６，３
７，３８……負荷用のMOSトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 不揮発性メモリセルと、 基準電位と上記メモリセルのデータである入力
   電位との比較を行つてデータを検出するセンス・
   アンプと、 上記メモリセルの負荷となる第１の負荷回路
   と、 上記基準電位を形成するためのダミーセルと、 上記ダミーセルの負荷となる第２の負荷回路
   と、 上記メモリセルにデータを書き込むときに制御
   信号に応じて上記第２の負荷回路の抵抗値を変化
   させることにより上記基準電位を通常のデータ読
   み出し動作のときよりも上昇させ、データが書き
   込まれたか否かを検出するベリフアイ動作を行う
   手段と を具備したことを特徴とする不揮発性半導体記憶
   装置。 ２ 前記第２の負荷回路は第１の負荷トランジス
   タと、この第１の負荷トランジスタに対して並列
   に接続され、前記メモリセルにデータを書き込む
   ときに前記制御信号により導通状態になるように
   制御される第２の負荷トランジスタとから構成さ
   れ、上記第２の負荷トランジスタが導通状態にな
   ることで前記ベリフアイ動作時に前記基準電位を
   上昇させるようにした特許請求の範囲第１項に記
   載の不揮発性半導体記憶装置。 ３ 不揮発性メモリセルと、 基準電位と上記メモリセルのデータである入力
   電位との比較を行つてデータを検出するセンス・
   アンプと、 上記メモリセルの負荷となる第１の負荷回路
   と、 上記基準電位を形成するためのダミーセルと、 上記ダミーセルの負荷となる第２の負荷回路
   と、 上記メモリセルのデータを消去するときに制御
   信号に応じて上記第１の負荷回路の抵抗値を、通
   常のデータ読み出し時の上記第１の負荷回路の抵
   抗値よりも小さくなるように設定し、データが消
   去されたか否かを検出するベリフアイ動作を行う
   手段と を具備したことを特徴とする不揮発性半導体記憶
   装置。 ４ 不揮発性メモリセルと、 基準電位と上記メモリセルのデータである入力
   電位との比較を行つてデータを検出するセンス・
   アンプと、 上記メモリセルの負荷となる第１の負荷回路
   と、 上記基準電位を形成するためのダミーセルと、 上記ダミーセルの負荷となる第２の負荷回路
   と、 上記メモリセルにデータを書き込むときは第１
   の制御信号に応じて上記第２の負荷回路の抵抗値
   を変化させることにより上記基準電位を通常のデ
   ータ読み出し動作のときよりも上昇させ、データ
   が書き込まれたか否かを検出するベリフアイ動作
   を行うと共に、上記メモリセルのデータを消去す
   るするときには第２の制御信号に応じて上記第１
   の負荷回路の抵抗値を、通常のデータ読み出し時
   の上記第１の負荷回路の抵抗値よりも小さくなる
   ように設定し、データが消去されたか否かを検出
   するベリフアイ動作を行う手段と を具備したことを特徴とする不揮発性半導体記憶
   装置。