JPS63293800A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS63293800A JPS63293800A JP62130805A JP13080587A JPS63293800A JP S63293800 A JPS63293800 A JP S63293800A JP 62130805 A JP62130805 A JP 62130805A JP 13080587 A JP13080587 A JP 13080587A JP S63293800 A JPS63293800 A JP S63293800A
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- Japan
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- potential
- circuit
- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 4
- WDQNIWFZKXZFAY-UHFFFAOYSA-M fentin acetate Chemical compound CC([O-])=O.C1=CC=CC=C1[Sn+](C=1C=CC=CC=1)C1=CC=CC=C1 WDQNIWFZKXZFAY-UHFFFAOYSA-M 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
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Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は不揮発性半導体メモリに係り、特にプログラム
ペリファイ時におけるメモリセルへの書き込みの判定基
準を厳しくするための回路に関する。
ペリファイ時におけるメモリセルへの書き込みの判定基
準を厳しくするための回路に関する。
（従来の技術）
従来のＥＦＲＯＭ （紫外線消去型再書き込み９能な読
み出し専用メモリ）においては、メモリセルからビット
線に読み出された電位を検知するために、第３図に示す
ように差動型センスアンｆ１の一方の入力（比較入力）
としてビット線電位ｖＢＬを導き，他方の入力（基準入
力）としてダミーセル側回路３０からの基準′４位Ｖ□
，を導いている。
み出し専用メモリ）においては、メモリセルからビット
線に読み出された電位を検知するために、第３図に示す
ように差動型センスアンｆ１の一方の入力（比較入力）
としてビット線電位ｖＢＬを導き，他方の入力（基準入
力）としてダミーセル側回路３０からの基準′４位Ｖ□
，を導いている。
このダミーセル側回路３０は，メモリセル（ＥＰＲＯＭ
）側回路２とほぼ同様に構成されておシ、ダミーセル１
ノと電位フラング用のＭＯＳトランジスタ１２と負荷用
のＭＯＳ ｝ランノスタ１３とからなる基本回路が所要
の出力レベルを得るのに必要な個数だけ並列に接続され
ている。この場合、上記ダミーセル１１のダートには、
常に＠ｌ”レベル（通常の電源電位ｖｃｃ）が与えられ
ている。従って、上記ＥＰＲＯＭにおいては１通常の読
み出し時でもプログラムベリファイ時（誉き込み直後に
おける誉き込み内容照合のだめの読み出し時〕でも、前
記センスアンプ１の基準入力電位Ｖ□２が同じである。
）側回路２とほぼ同様に構成されておシ、ダミーセル１
ノと電位フラング用のＭＯＳトランジスタ１２と負荷用
のＭＯＳ ｝ランノスタ１３とからなる基本回路が所要
の出力レベルを得るのに必要な個数だけ並列に接続され
ている。この場合、上記ダミーセル１１のダートには、
常に＠ｌ”レベル（通常の電源電位ｖｃｃ）が与えられ
ている。従って、上記ＥＰＲＯＭにおいては１通常の読
み出し時でもプログラムベリファイ時（誉き込み直後に
おける誉き込み内容照合のだめの読み出し時〕でも、前
記センスアンプ１の基準入力電位Ｖ□２が同じである。
ところで、ＥＰＲＯＭに外部からデータを誉き込むため
のＥＦＲＯＭライタは１％定のアクセスの仕方で省き込
みを行うものであり、プログラムベリファイ時に読み出
しデータが正しく得られたとしても。
のＥＦＲＯＭライタは１％定のアクセスの仕方で省き込
みを行うものであり、プログラムベリファイ時に読み出
しデータが正しく得られたとしても。
必らずしもＥＦＲＯＭセルの書き込み量が十分であるわ
けではなく、通常の読み出し動作での′−源マーソンが
十分であるとは云い難い。
けではなく、通常の読み出し動作での′−源マーソンが
十分であるとは云い難い。
（発明が解決しようとする問題点〕
本発８Ａは、上記したように不揮発生メモリセルの誉き
込み量が必らずしも十分でなく、通常の読み出し動作の
電源マーノンが小さい場合が生じるという問題点を解決
すべくなされたもので、不揮発性メモリセルに十分な誉
き込みを行なうことができ、通常の読み出し動作を含む
全てのアクセスで十分な電源マーシンを確保し得る不揮
発性半導体メモリを提供することを目的とする。
込み量が必らずしも十分でなく、通常の読み出し動作の
電源マーノンが小さい場合が生じるという問題点を解決
すべくなされたもので、不揮発性メモリセルに十分な誉
き込みを行なうことができ、通常の読み出し動作を含む
全てのアクセスで十分な電源マーシンを確保し得る不揮
発性半導体メモリを提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明の不揮発性半導体メモリは、通常の読み出しモー
ドとプログラムベリファイモードとでデータ読み出し基
準を異ならせるようにしてなることを特徴とする。上記
データ読み出し基準を異ならせるためには、メモリセル
からビット線に読み出された電位を検知増幅するための
差動型センスアンプの基準入力電位、あるいは上記ビッ
ト線の電位を読み出す回路の入力閾値を異ならせるなど
によシ実現可能であシ、プログラムベリファイモードで
のデータ読み出し基準を通常の読み出しモードでのそれ
よシも厳しくしている。
ドとプログラムベリファイモードとでデータ読み出し基
準を異ならせるようにしてなることを特徴とする。上記
データ読み出し基準を異ならせるためには、メモリセル
からビット線に読み出された電位を検知増幅するための
差動型センスアンプの基準入力電位、あるいは上記ビッ
ト線の電位を読み出す回路の入力閾値を異ならせるなど
によシ実現可能であシ、プログラムベリファイモードで
のデータ読み出し基準を通常の読み出しモードでのそれ
よシも厳しくしている。
（作用）
プログラムベリ７アイモードでのデータ読み出し基準が
厳しいので、メモリセルに十分な誓き込みが行われるこ
とによって正しい読み出しデータが得られるようになる
。換言すれば、プログラムベリファイ時に正しい読み出
しデータが得られるまでは繰シ返し−Ｊｆき込みを行う
ことによって。
厳しいので、メモリセルに十分な誓き込みが行われるこ
とによって正しい読み出しデータが得られるようになる
。換言すれば、プログラムベリファイ時に正しい読み出
しデータが得られるまでは繰シ返し−Ｊｆき込みを行う
ことによって。
十分な書き込み量が得られる。従って、通常の読み出し
動作を含む全てのアクセスで十分な電源マーノンが確保
されることになる。
動作を含む全てのアクセスで十分な電源マーノンが確保
されることになる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＥ ＰＲＯＭの一部を示しておシ、１はメモリ
セルデータ読み出し用の差動型センスアンプであり、メ
モリセル側回路２からの入力電位（ビット線電位ｖＩＩ
Ｌ）とダミーセル側回路（基準電位生成回路）１０から
の基準入力電位Ｖ□、とが差動入力として導かれ、上記
メモリセルデータを絖み出すものである。上記ダミーセ
ル側回路１０は、メモリセル側回路２とほぼ同様に構成
されておシ。
セルデータ読み出し用の差動型センスアンプであり、メ
モリセル側回路２からの入力電位（ビット線電位ｖＩＩ
Ｌ）とダミーセル側回路（基準電位生成回路）１０から
の基準入力電位Ｖ□、とが差動入力として導かれ、上記
メモリセルデータを絖み出すものである。上記ダミーセ
ル側回路１０は、メモリセル側回路２とほぼ同様に構成
されておシ。
ダミーセル１１とフラング用のＭＯＳ ）ランノスタ１
２と負荷用のＭＯＳトランジスタ１３とからなる基本回
路が所要の出力レベルを得るのに必要な個数だけ並列に
接続されている。上記クランプ用トランジスタ１２のダ
ートには、バイアス回路１４から所定のバイアス電圧が
与えられる。
２と負荷用のＭＯＳトランジスタ１３とからなる基本回
路が所要の出力レベルを得るのに必要な個数だけ並列に
接続されている。上記クランプ用トランジスタ１２のダ
ートには、バイアス回路１４から所定のバイアス電圧が
与えられる。
そして、本実施例においては、上記ダミーセル側回路１
０における少なくとも１個の基本回路におけるダミーセ
ル１１のダートに、プログラムベリ２アイモードのとき
には接地電位が印加され、通常の読み出しモードのとき
には通常のｔ源電位ｖｃｃが印加されるように構成され
ている。そして。
０における少なくとも１個の基本回路におけるダミーセ
ル１１のダートに、プログラムベリ２アイモードのとき
には接地電位が印加され、通常の読み出しモードのとき
には通常のｔ源電位ｖｃｃが印加されるように構成され
ている。そして。
残シの基本回路におけるダミーセル１１ のｒ−トには
常に上記ｖｃｃｔ位が印加されるようになっている。上
記各モードは、メモリのｖｐｐ端子に所定の書き込み電
圧が印加されているかによって定まシ、各モードに応じ
て前記ダミーセルのダート電位を切シ換えるための回路
は、既存の回路を利用して容易に実現できる。
常に上記ｖｃｃｔ位が印加されるようになっている。上
記各モードは、メモリのｖｐｐ端子に所定の書き込み電
圧が印加されているかによって定まシ、各モードに応じ
て前記ダミーセルのダート電位を切シ換えるための回路
は、既存の回路を利用して容易に実現できる。
上記ｌＰＲＯＭによれば、プログラムベリファイ時には
ゲートに接地電位が与えられる１個のダミーセル１１が
オフ状態となシ、このとき発生する基準電位をｖ２で表
わす。これに対して、通常のｄみ出し時には上記ダミー
セル１１はダートにｖｃｃ電位が与えられてオン状態と
なシ、このとき発生する基準電圧をｖｌで現わすと−Ｖ
ｒ＜Ｖｉである。即ち、プログラムベリファイ時には、
センスアンプ１の基準入力電位Ｖ□、が通常の読み出し
時よシも高くなる。このことは、メモリセル何回路２の
ビット線電位ｖｌＬは書き込まれたメモリセルが選択さ
れたときに高くなるので、このメモリセルが書き込まれ
良否かを判定する基準が厳しくなることを意味する。換
言すれば、プログラムベリファイ時はデータ読み出し基
準が厳しくなっている。従って、正しい読み出しデータ
が得られるまで、たとえばクイックグログラム方式の採
用によシ繰シ返し書き込みを行うことによって十分な書
き込み量が得られるので、通常の読み出し動作を含む全
てのアクセスで十分な電源マージンが確保されることに
なる。
ゲートに接地電位が与えられる１個のダミーセル１１が
オフ状態となシ、このとき発生する基準電位をｖ２で表
わす。これに対して、通常のｄみ出し時には上記ダミー
セル１１はダートにｖｃｃ電位が与えられてオン状態と
なシ、このとき発生する基準電圧をｖｌで現わすと−Ｖ
ｒ＜Ｖｉである。即ち、プログラムベリファイ時には、
センスアンプ１の基準入力電位Ｖ□、が通常の読み出し
時よシも高くなる。このことは、メモリセル何回路２の
ビット線電位ｖｌＬは書き込まれたメモリセルが選択さ
れたときに高くなるので、このメモリセルが書き込まれ
良否かを判定する基準が厳しくなることを意味する。換
言すれば、プログラムベリファイ時はデータ読み出し基
準が厳しくなっている。従って、正しい読み出しデータ
が得られるまで、たとえばクイックグログラム方式の採
用によシ繰シ返し書き込みを行うことによって十分な書
き込み量が得られるので、通常の読み出し動作を含む全
てのアクセスで十分な電源マージンが確保されることに
なる。
なお、プログラムベリファイ時と通常の絖み出し時とで
て一夕睨み出し基準を異ならせる回路は上記実施例に限
られるものではなく、種々の変形実施が可能であシ、た
とえば第２図に示すようにピット線電位を読み出す回Ｎ
２θの入力閾値を異ならせるようにしてもよい。即ち、
第２図において、ＢＬはメモリセル側回路２０のピット
線、２１は上記ピット線ＢＬに一端が接続されたＮチャ
ネルトランノスタ、２２は上記トランジスタ２１の一端
に入力端が接続されると共に出力端が上記トランジスタ
２１のダートに接続されたインバータであシ、入力電位
に応じて上記トランジスタ２ノをスイッチ制御するもの
である。上記トランジスタ２１の他端（ノードＮ）には
、二段のインバータ２３．２４が接続されると共にｖｃ
ｃ電源ノードとの間に負荷用トランジスタ２５が接続さ
れている。さらに、上記ノードＮとｖｃｃ電源ノードと
の間にＰチャネルトランジスタ２６が接続されてｉ？シ
、このトランジスタ２６のｒ−トにはプログラムベリフ
ァイ時にｖｃｃ電位が印加され、通常の読み出し時に接
地電位が印加されるようになっている。
て一夕睨み出し基準を異ならせる回路は上記実施例に限
られるものではなく、種々の変形実施が可能であシ、た
とえば第２図に示すようにピット線電位を読み出す回Ｎ
２θの入力閾値を異ならせるようにしてもよい。即ち、
第２図において、ＢＬはメモリセル側回路２０のピット
線、２１は上記ピット線ＢＬに一端が接続されたＮチャ
ネルトランノスタ、２２は上記トランジスタ２１の一端
に入力端が接続されると共に出力端が上記トランジスタ
２１のダートに接続されたインバータであシ、入力電位
に応じて上記トランジスタ２ノをスイッチ制御するもの
である。上記トランジスタ２１の他端（ノードＮ）には
、二段のインバータ２３．２４が接続されると共にｖｃ
ｃ電源ノードとの間に負荷用トランジスタ２５が接続さ
れている。さらに、上記ノードＮとｖｃｃ電源ノードと
の間にＰチャネルトランジスタ２６が接続されてｉ？シ
、このトランジスタ２６のｒ−トにはプログラムベリフ
ァイ時にｖｃｃ電位が印加され、通常の読み出し時に接
地電位が印加されるようになっている。
上記第２図の回路においては、通常の読み出し時にはト
ランジスタ２６がオン状態になってノードＮＣ１ｔ位を
引き上げるが、プログラムベリファイ時には上記トラン
ジスタ２６がオフ状態になって上記電位の引き上げが行
われなくなるので、データ読み出し基準が厳しくなって
いる。なお、上記トランジスタ２６を省略し、前記二段
のインバータ２３．２４のうちの初段インバータ２３の
入力閾値をプログラムベリファイ時と通常の読み出し時
とで異ならせるようにするようにしても、上記したと同
様の効果を得ることができる。
ランジスタ２６がオン状態になってノードＮＣ１ｔ位を
引き上げるが、プログラムベリファイ時には上記トラン
ジスタ２６がオフ状態になって上記電位の引き上げが行
われなくなるので、データ読み出し基準が厳しくなって
いる。なお、上記トランジスタ２６を省略し、前記二段
のインバータ２３．２４のうちの初段インバータ２３の
入力閾値をプログラムベリファイ時と通常の読み出し時
とで異ならせるようにするようにしても、上記したと同
様の効果を得ることができる。
また、本発明は上記実施例のＥＰＲＯＭ Ｋ限ることな
く、電気的消去・再書き込み可能な読み出し専用メモリ
（ＥＥＦＲＯＭ ）やシＭの内容をＥＥＦＲＯＭなどに
よシバツクアップするメモリであるＮＶＲＡＭ （Ｎｏ
ｎＶｏｌａｔｉｌｅ ＲＡＭ）などのような不揮発性メ
モリに一般的に適用可能である。
く、電気的消去・再書き込み可能な読み出し専用メモリ
（ＥＥＦＲＯＭ ）やシＭの内容をＥＥＦＲＯＭなどに
よシバツクアップするメモリであるＮＶＲＡＭ （Ｎｏ
ｎＶｏｌａｔｉｌｅ ＲＡＭ）などのような不揮発性メ
モリに一般的に適用可能である。
［発明の効果コ
上述したように本発明の不揮発性半導体メモリによれば
、プログラムベリファイ時にメモリセルに十分な書き込
みが行われないと正しい読み出しデータが得られないの
で、結果的に十分な書き込みが行われることになシ、通
常の読み出し動作を含む全てのアクセスで十分な電源マ
ージンを確保することができる。
、プログラムベリファイ時にメモリセルに十分な書き込
みが行われないと正しい読み出しデータが得られないの
で、結果的に十分な書き込みが行われることになシ、通
常の読み出し動作を含む全てのアクセスで十分な電源マ
ージンを確保することができる。
第１図は本発明の一実施例に係るＥＦＲＯＭの一部を示
す回路図、第２図は同じく他の実施例に係る］ｉ：ＰＲ
ＯＭの一部を示す回路図、第３図は従来のｌＰＲＯＭの
一部を示す回路図である。 １・・・センスアンプ、１０・・・ダミーセル側回路、
１１−・・ダミーセル、２０・・・ビット線電位を読み
出す回路、２３・・・インバータ、２６・・・電位引き
上は制御用トランジスタ。 出願人代理人 弁理士 鈴 江武 彦 し−一一一」 鳴２ 図
す回路図、第２図は同じく他の実施例に係る］ｉ：ＰＲ
ＯＭの一部を示す回路図、第３図は従来のｌＰＲＯＭの
一部を示す回路図である。 １・・・センスアンプ、１０・・・ダミーセル側回路、
１１−・・ダミーセル、２０・・・ビット線電位を読み
出す回路、２３・・・インバータ、２６・・・電位引き
上は制御用トランジスタ。 出願人代理人 弁理士 鈴 江武 彦 し−一一一」 鳴２ 図
Claims (3)
- （１）通常の読み出しモードとプログラムベリファイモ
ードとでデータ読み出し基準を異ならせる回路を具備し
てなることを特徴とする不揮発性半導体メモリ。 - （２）前記データ読み出し基準を異ならせる回路は、不
揮発性メモリセルからビット線に読み出された電位を基
準電位と比較して検知・増幅するためのセンスアップに
与える上記基準電位を前記モードに応じて異ならせるよ
うにしてなることを特徴とする前記特許請求の範囲第１
項記載の不揮発性半導体メモリ。 - （３）前記データ読み出し基準を異ならせる回路は、不
揮発性メモリからビット線に読み出された電位を読み出
すための回路の入力閾値を異ならせるようにしてなるこ
とを特徴とする前記特許請求の範囲第１項記載の不揮発
性半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130805A JPS63293800A (ja) | 1987-05-27 | 1987-05-27 | 不揮発性半導体メモリ |
| US07/197,437 US4951257A (en) | 1987-05-27 | 1988-05-23 | Reference setting circuit for determining written-in content in nonvolatile semiconductor memories |
| KR1019880006247A KR910009352B1 (ko) | 1987-05-27 | 1988-05-27 | 기준셋팅회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130805A JPS63293800A (ja) | 1987-05-27 | 1987-05-27 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63293800A true JPS63293800A (ja) | 1988-11-30 |
Family
ID=15043122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130805A Pending JPS63293800A (ja) | 1987-05-27 | 1987-05-27 | 不揮発性半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4951257A (ja) |
| JP (1) | JPS63293800A (ja) |
| KR (1) | KR910009352B1 (ja) |
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| JPH08235884A (ja) * | 1994-11-15 | 1996-09-13 | Sgs Thomson Microelectron Ltd | 基準回路 |
| US7911851B2 (en) | 1995-02-27 | 2011-03-22 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
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| JP3160316B2 (ja) * | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2812039B2 (ja) * | 1992-02-28 | 1998-10-15 | 日本電気株式会社 | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
| US6850446B1 (en) | 2001-12-06 | 2005-02-01 | Virage Logic Corporation | Memory cell sensing with low noise generation |
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- 1987-05-27 JP JP62130805A patent/JPS63293800A/ja active Pending
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- 1988-05-23 US US07/197,437 patent/US4951257A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| KR910009352B1 (ko) | 1991-11-12 |
| US4951257A (en) | 1990-08-21 |
| KR880014574A (ko) | 1988-12-24 |
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