JPS5853090A - プログラマブル・リ−ド・オンリ・メモリ - Google Patents
プログラマブル・リ−ド・オンリ・メモリInfo
- Publication number
- JPS5853090A JPS5853090A JP56151032A JP15103281A JPS5853090A JP S5853090 A JPS5853090 A JP S5853090A JP 56151032 A JP56151032 A JP 56151032A JP 15103281 A JP15103281 A JP 15103281A JP S5853090 A JPS5853090 A JP S5853090A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- sense circuit
- test
- programmable read
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/81—Threshold
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に一消去可能なプログラマブル・リード・オンリ
・メモリに関する。
・メモリに関する。
消去可能なプログラマブル・リード・オンリ・メモリ（
ＫＦＲＯＭ ）は容易に再プログラムが可能であるとい
う利点を持っているため多方面で使用されている。ＥＰ
ＲＯＭのメモリーセル−トランジスタは、通常のＭ０８
トランジスタに似ているが、ただ第１図に図示するよう
に基板と通常の選択ゲート電極の間の絶縁膜中に７０−
ティング・ゲート會埋めこんである点が異なる。このた
め。
ＫＦＲＯＭ ）は容易に再プログラムが可能であるとい
う利点を持っているため多方面で使用されている。ＥＰ
ＲＯＭのメモリーセル−トランジスタは、通常のＭ０８
トランジスタに似ているが、ただ第１図に図示するよう
に基板と通常の選択ゲート電極の間の絶縁膜中に７０−
ティング・ゲート會埋めこんである点が異なる。このた
め。
選択ゲート電圧にフローティング・ゲートと直列に容量
結合し、その下のチャネルとは直接結合しない。そして
、７０−ディング・ゲートに蓄積した電荷によって１選
択ゲートから見た閾値電圧は変わるようにされている。
結合し、その下のチャネルとは直接結合しない。そして
、７０−ディング・ゲートに蓄積した電荷によって１選
択ゲートから見た閾値電圧は変わるようにされている。
＃！１図において、ドレインのピンチオフ領域から１例
えば＋２５Ｖの電圧を印加するとホットエレクトロンが
フローティングゲートに注入され。
えば＋２５Ｖの電圧を印加するとホットエレクトロンが
フローティングゲートに注入され。
論理″″０″が記憶された状態となる。また、消去する
場合には１例えば紫外線含照射することにより、フロー
ティング・ゲートの電子が十分なエネルギーを得、フロ
ーティング・ゲート１取ｖ８む絶縁膜とフローティング
・ゲート間のエネルギー障壁ｔ−＊り越えて、フローテ
ィング・ゲートから消滅することにより、論理′″１”
が記憶され九状態となる。
場合には１例えば紫外線含照射することにより、フロー
ティング・ゲートの電子が十分なエネルギーを得、フロ
ーティング・ゲート１取ｖ８む絶縁膜とフローティング
・ゲート間のエネルギー障壁ｔ−＊り越えて、フローテ
ィング・ゲートから消滅することにより、論理′″１”
が記憶され九状態となる。
選択ゲート電圧に対するドレイン電流の伝達特性は、第
２図に示す如く、プログラム状態と消去状態とでは互い
に平行移動した特性になっている。
２図に示す如く、プログラム状態と消去状態とでは互い
に平行移動した特性になっている。
絖出し時の選択ゲート電圧は、この２つの曲線の間にと
るようにする。この結果、ドレイン電流はセルの状態を
示すことになる。すなわち、プログラム状態（′″Ｏ”
を記憶）では非導通、消去状態（＠１”を記憶）では導
通する。プログラムしたときは、フローティング・ゲー
トの員電荷（よりフローティング・ゲート−ソース間電
圧は負になり１選択ゲートに正の絖出し電圧？加えても
セルは導通しない〇 一方、フローティング・ゲートに捕獲されたエレクトロ
ン扛長期の間に、熱エネルギーによる損失１選択ゲート
とフローティングゲート間の電荷結合による損失、酸化
膜欠陥ＶｃＬゐ損失等により第２図図示破線曲線の方向
に移動するものもあるが１通常はこれらの損失は無視さ
れ得る。しかし。
るようにする。この結果、ドレイン電流はセルの状態を
示すことになる。すなわち、プログラム状態（′″Ｏ”
を記憶）では非導通、消去状態（＠１”を記憶）では導
通する。プログラムしたときは、フローティング・ゲー
トの員電荷（よりフローティング・ゲート−ソース間電
圧は負になり１選択ゲートに正の絖出し電圧？加えても
セルは導通しない〇 一方、フローティング・ゲートに捕獲されたエレクトロ
ン扛長期の間に、熱エネルギーによる損失１選択ゲート
とフローティングゲート間の電荷結合による損失、酸化
膜欠陥ＶｃＬゐ損失等により第２図図示破線曲線の方向
に移動するものもあるが１通常はこれらの損失は無視さ
れ得る。しかし。
製造欠陥等によりプログラム１披に、第２図図示破線の
ようにホットエレクトロン注入の不足が生じた場合１割
合短期間に動作不良を生じることになる０促来は、この
不良音検出するために、メモリ素子ケ高温バイアス状態
にして加速試験を行なうことにより欠陥として検出する
ようにしていた。
ようにホットエレクトロン注入の不足が生じた場合１割
合短期間に動作不良を生じることになる０促来は、この
不良音検出するために、メモリ素子ケ高温バイアス状態
にして加速試験を行なうことにより欠陥として検出する
ようにしていた。
不発明は、このような不良ビット２検出する手段として
高温バ１アス等を必要とせず、常温で短時間に容易に不
良ビット２検出する手段を実現すめことｔ目的としてい
る。そしてそのために本発明に消去可能な１０グラマプ
ル・リード・オンリ・メモリにおいて、該メモリの出力
ｔｅｌの閾値で読出す第１のセンス回路と、該メモリの
出力全前記第１の閾値とは異なる第２の閾値で続出す第
２のセンス回路と、前記第１のセンス回路と第２のセン
ス回路のいずれかｔ選択的に動作せしめるゲート制御回
路とｔそなえ、動作モードによりいずれかの閾１直？選
択してメモリ内容の続出’Ｌｆ行なうことを可能にした
ことを特徴とする。
高温バ１アス等を必要とせず、常温で短時間に容易に不
良ビット２検出する手段を実現すめことｔ目的としてい
る。そしてそのために本発明に消去可能な１０グラマプ
ル・リード・オンリ・メモリにおいて、該メモリの出力
ｔｅｌの閾値で読出す第１のセンス回路と、該メモリの
出力全前記第１の閾値とは異なる第２の閾値で続出す第
２のセンス回路と、前記第１のセンス回路と第２のセン
ス回路のいずれかｔ選択的に動作せしめるゲート制御回
路とｔそなえ、動作モードによりいずれかの閾１直？選
択してメモリ内容の続出’Ｌｆ行なうことを可能にした
ことを特徴とする。
通常続出し時の選択ゲート電圧Ｖａ上’ｔ、第２図図示
のＶＯ２にシフトすることにより、１０′記憶状態の不
良を検出することが可能であるが。
のＶＯ２にシフトすることにより、１０′記憶状態の不
良を検出することが可能であるが。
このことｒｉｔたドレイン電流の検出レベルｔｆえるこ
とと同等である０本発明は、この点に着目しセンス回路
系の閾値を可変にするようにしたものである。
とと同等である０本発明は、この点に着目しセンス回路
系の閾値を可変にするようにしたものである。
以下１本発明を図面を参照しつつ説明する０第３図は、
本発明による実施例の消去可能なプログラマブル・リー
ド・オンリ・メモリ（ＫＰＲＯＭ）の回路構成図である
。
本発明による実施例の消去可能なプログラマブル・リー
ド・オンリ・メモリ（ＫＰＲＯＭ）の回路構成図である
。
図中、Ｑａ〜Ｑｔ・はそれぞれＭＯＳ ）ランジスタ素
子を示し、その中で４Ｉ Ｋ Ｑ １ ｓはフローティ
ング・ゲートを有す゛るメモリセルを示す。また、Ｘ、
Ｙはアドレス選択ライン、ＯＵＴは出力端子、Ｖｐは可
変印加電圧％ Ｒ１＊ Ｒ＊は抵抗、ΔＶはデータ”ｌ
”を読出した場合とデータ“Ｏ”を読出した場合の電位
差である。Ｒ１とＲ２の抵抗比は、Ｖ ｐ ＝ ５ Ｖ
の状態ではＱ・＋Ｑ１ｔがオフに彦るようなゲート電圧
を生じ、かつ、彼達する試験時のＶ ｐ ＝ ２５ Ｖ
の状態ではＱｏ、Ｑ＋＋がオンになるようなゲート電圧
を生じるように設定されている。
子を示し、その中で４Ｉ Ｋ Ｑ １ ｓはフローティ
ング・ゲートを有す゛るメモリセルを示す。また、Ｘ、
Ｙはアドレス選択ライン、ＯＵＴは出力端子、Ｖｐは可
変印加電圧％ Ｒ１＊ Ｒ＊は抵抗、ΔＶはデータ”ｌ
”を読出した場合とデータ“Ｏ”を読出した場合の電位
差である。Ｒ１とＲ２の抵抗比は、Ｖ ｐ ＝ ５ Ｖ
の状態ではＱ・＋Ｑ１ｔがオフに彦るようなゲート電圧
を生じ、かつ、彼達する試験時のＶ ｐ ＝ ２５ Ｖ
の状態ではＱｏ、Ｑ＋＋がオンになるようなゲート電圧
を生じるように設定されている。
動作は以下の通りである。まず９通常の読出し時におい
てはＶ −ｐ ＝ ５ Ｖとしておく。Ｖ ｐ ＝ ５
Ｖの状態ではＱｏ ＊ Ｑ＋１はオフのままである。
てはＶ −ｐ ＝ ５ Ｖとしておく。Ｖ ｐ ＝ ５
Ｖの状態ではＱｏ ＊ Ｑ＋１はオフのままである。
そのため、負荷Ｑ６によジＱ。はオンとなるが、一方Ｑ
１１がオフのためＱｌｌｌはオンとなりＱｖｓｔｉオフ
０ままである。そのため、メモリセルからの読出しは、
Ｑ！・の閾値によって決定され、そのセンス出力はＱ、
ｔｓ 、 ＣＬｔｔ ＊ Ｑｔｓ’を経て出力端子ＯＵ
Ｔ［出力されることになる。
１１がオフのためＱｌｌｌはオンとなりＱｖｓｔｉオフ
０ままである。そのため、メモリセルからの読出しは、
Ｑ！・の閾値によって決定され、そのセンス出力はＱ、
ｔｓ 、 ＣＬｔｔ ＊ Ｑｔｓ’を経て出力端子ＯＵ
Ｔ［出力されることになる。
一万、メモリセルの試験時においては、Ｖｐ＝２５Ｖと
設定する。上述したよう、Ｋ Ｖ ｐ ＝ ２５ Ｖの
状態でｎ、 Ｑｏ 、 Ｑ＋ｔ はオンとなり、Ｑ１３
はオフとなる。このため、上記通常の場合とは逆に、Ｑ
□がオフ、Ｑ、１がオンとなる。そのため、メモリセル
からの続出しはＱ２１の閾値によって決定され、そのセ
ンス出力は上記の場合と同様Ｑ□＊ ＣＬｔｔ Ｑｔ＊
されているが、一方、Ｑ□はＱ、。の閾値レベルよりも
高く設定されている。すなわち、テータ＠Ｏｍｔよりき
びしく検出するような状態とされている。
設定する。上述したよう、Ｋ Ｖ ｐ ＝ ２５ Ｖの
状態でｎ、 Ｑｏ 、 Ｑ＋ｔ はオンとなり、Ｑ１３
はオフとなる。このため、上記通常の場合とは逆に、Ｑ
□がオフ、Ｑ、１がオンとなる。そのため、メモリセル
からの続出しはＱ２１の閾値によって決定され、そのセ
ンス出力は上記の場合と同様Ｑ□＊ ＣＬｔｔ Ｑｔ＊
されているが、一方、Ｑ□はＱ、。の閾値レベルよりも
高く設定されている。すなわち、テータ＠Ｏｍｔよりき
びしく検出するような状態とされている。
そのため、メモリセルが不良の場せ、Ｖｐｗ２５Ｖに設
定したときＱ□にてデーダ０”ｔデータ″″ｌ”として
検出することになるみすなわち、メモリセルの不曳か検
出されることになる。第４図は、データ“Ｑ ｊｌ、デ
ータ″″１”のレベル状態トＱ４＠ＩＱ４１の閾値レベ
ルの関係を図示したものである。
定したときＱ□にてデーダ０”ｔデータ″″ｌ”として
検出することになるみすなわち、メモリセルの不曳か検
出されることになる。第４図は、データ“Ｑ ｊｌ、デ
ータ″″１”のレベル状態トＱ４＠ＩＱ４１の閾値レベ
ルの関係を図示したものである。
つその閾値が不良状態を検出しやすいレベルに設定され
ているセンス回路とｔ別個にもうけ、動作モードに応じ
て切換えて使用するこごｔ可能にしたので、メモリセル
の不良ヲ答易に検出することができ、その効果は極めて
大である。
ているセンス回路とｔ別個にもうけ、動作モードに応じ
て切換えて使用するこごｔ可能にしたので、メモリセル
の不良ヲ答易に検出することができ、その効果は極めて
大である。
第１図はｌＰＲＯＭの構成を示す図、第２図はＳ択ゲー
ト電圧に対するビレ１ンｉｔＲ，の伝達特性を示す図、
ＷＸ３図は本発明による実施例のＫＦＲＯＭの回路構成
図、纂番図は記憶状態と閾値レベルの関係を示す図であ
る。 第３図において−Ｑｉ、、、ＱｔｓはＭ０８トランジス
タ、ＲｏとＲ８は抵抗、Ｖｐは可変印加電圧である０ 第３図 ｐ Ｕ 祁１図 第２図 第４図
ト電圧に対するビレ１ンｉｔＲ，の伝達特性を示す図、
ＷＸ３図は本発明による実施例のＫＦＲＯＭの回路構成
図、纂番図は記憶状態と閾値レベルの関係を示す図であ
る。 第３図において−Ｑｉ、、、ＱｔｓはＭ０８トランジス
タ、ＲｏとＲ８は抵抗、Ｖｐは可変印加電圧である０ 第３図 ｐ Ｕ 祁１図 第２図 第４図
Claims (1)
- 消去可能なプログラマブル・リード・オンリ・メモリに
おいて、該メモリの出力’に第１の閾値で読出す第１の
センス回路と、該メモリの出力音前記［１０闇値とは異
なる第２の閾値で続出す第２のセンス回路と、前記第１
のセンス回路と第２のセンス回路のいずれかｔ選択的に
動作せしめるゲート制御回路と全そなえ、動作モードに
よりいずれかの閾値會選択してメモリ自答の絖出しｔ行
なうことｔ可能にし九こと七特徴とするプログラマブル
・リード・オンリ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151032A JPS5853090A (ja) | 1981-09-24 | 1981-09-24 | プログラマブル・リ−ド・オンリ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151032A JPS5853090A (ja) | 1981-09-24 | 1981-09-24 | プログラマブル・リ−ド・オンリ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853090A true JPS5853090A (ja) | 1983-03-29 |
Family
ID=15509805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151032A Pending JPS5853090A (ja) | 1981-09-24 | 1981-09-24 | プログラマブル・リ−ド・オンリ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853090A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293800A (ja) * | 1987-05-27 | 1988-11-30 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH01130400A (ja) * | 1987-11-16 | 1989-05-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH02177100A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置のテスト回路 |
| WO2000026783A1 (de) * | 1998-10-30 | 2000-05-11 | Infineon Technologies Ag | Speichereinrichtung zum speichern von daten und verfahren zum betreiben von speichereinrichtungen zum speichern von daten |
-
1981
- 1981-09-24 JP JP56151032A patent/JPS5853090A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293800A (ja) * | 1987-05-27 | 1988-11-30 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH01130400A (ja) * | 1987-11-16 | 1989-05-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH02177100A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置のテスト回路 |
| WO2000026783A1 (de) * | 1998-10-30 | 2000-05-11 | Infineon Technologies Ag | Speichereinrichtung zum speichern von daten und verfahren zum betreiben von speichereinrichtungen zum speichern von daten |
| US6907544B2 (en) | 1998-10-30 | 2005-06-14 | Infineon Technologies Ag | Method for operating memory devices for storing data |
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