JPS63195899A - メモリの読出し回路 - Google Patents

メモリの読出し回路

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JPS63195899A
JPS63195899A JP63016785A JP1678588A JPS63195899A JP S63195899 A JPS63195899 A JP S63195899A JP 63016785 A JP63016785 A JP 63016785A JP 1678588 A JP1678588 A JP 1678588A JP S63195899 A JPS63195899 A JP S63195899A
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memory cell
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mos transistor
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SGS THOMSON MICROELECTRONICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリの読出し回路に関するものである。こ
こで本発明が対象とするメモリには、ＥＰＲＯＭやＥＥ
ＰＲＯＭなどの電気的にプログラム可能な不揮発性メモ
リのほか、電流または電圧の変化を検出することにより
読出しを行うことのできるメモリセルを備える他のあら
ゆるメモリが含まれる。
従来の技術 例えばＥＰＲＯＭやＥＥＰＲＯＭ型のメモリでは、情報
を記憶する各要素、すなわちメモリセルは、ＦＡＭＯ３
（フローティングゲートアバランシェ注入ＭＯ３）やＳ
ＡＭＯ３（スタックドゲートアバランシェ注入ＭＯ３）
をはじめとするフローティングゲートＭＯ３トランジス
タで構成されている。この型のトランジスタは２つの状
態を取りうる。例えばＮチャネルＭＯ３トランジスタの
場合、第１の状態ではフローティングゲートに電荷がま
ったく補えられていないか、あるいは正電荷が捕えられ
ている。このとき導通チャネルがソースとドレインの間
に形成されている。従って、このトランジスタは導通し
、閉じられたスイッチのように振舞う。第２の状態では
、電子がフローティングゲートに捕えられる。従って、
この電子により基板内でのソースとドレインの間の導通
チャネルの形成が阻止される。この場合にはトランジス
タは遮断され、開いたスイッチのように振舞う。
フローティングゲー）ＭＯＳトランジスタにプログラム
するためには、通常の動作電圧よりも高い電圧を適当な
方法で制御ゲートと主電極の一方に印加し、フローティ
ングゲートに電子の電荷を吸収させてその電荷を保存さ
せる必要がある。フローティングゲートの電子の電荷は
トランジスタの制御ゲートの導通閾値を増加させる。一
方、このようにしてプログラムされたメモリを読出すに
はプログラムされたフローティングゲートＭＯＳトラン
ジスタの闇値電圧よりも小さいがプログラムされていな
いトランジスタの最小電圧よりも大きな電圧を制御ゲー
トに印加する必要がある。この読出し電圧によりトラン
ジスタが導通状態であるか遮断状態であるかを検出する
ことができる。
一般に、フローティングゲー）ＭＯＳトランジスタは電
極の一方が電圧発生器の電圧でバイアスされたビット線
１−′接続されている。他方の電極はグラウンドまたは
低電圧に接続されている。ビット線は電流または電圧の
検出器にも接続されている。
この検出器は電圧発生器からビット線に流された電流を
測定する。従って、メモリセルがプログラムされていな
い場合には、フローティングゲートＭＯ３トランジスタ
はオンとなり、プログラムされていないトランジスタの
闇値電圧よりも大きな読出し電圧が印加されたときにこ
のトランジスタは導通状態になる。すると検出器で電流
変化または電圧降下が検出される。メモリセルにプログ
ラムがなされている第２の場合には、電荷がトランジス
タのフローティングゲートに捕えられている。
この場合、制御ゲートに印加された読出し電圧は、フロ
ーティングゲートに蓄積された電荷により形成される導
通チャネルのポテンシャル障壁とは反対向きである。し
かし、この読出し電圧はこのチャネルを導通させるには
不十分でありトランジスタは遮断されたままである。こ
の結果、ビット線の端に接続されている検出器で電流ま
たは電圧の変化が検出されることはない。
このように、上記のＥＰＲＯＭ型のメモリだと、特にビ
ットごとにメモリを読出すときに回路の電力消費に応じ
てメモリセルの内容を読出すことができる。
発明が解決しようとする課題 このようになっていると読出すときに情報の内容を簡単
に知ることができるため、秘密データを記憶させるのに
メモリを利用する場合には問題がある。
本発明は、この課題を解決し、読出されるメモリセルが
プログラムされているかいないかに関係なく常に電流の
消費または電圧変化がある読出し回路を提供することを
目的とする。
課題を解決するための手段 本発明によれば、メモリセルからなるマトリックスによ
り構成されるメモリを備え、各メモリセルはそれぞれ行
デコーダと列デコーダにより選択された行と列によりア
ドレス可能である論理回路型の集積回路の読出しを行う
ために、ビット線を介してメモリセルに接続されるとと
もに、このビット線の第１のプリチャージ回路と、アド
レスされたメモリセルの状態が「０」であるか「１」で
あるかどうかに依存するビット線が放電状態であるか非
放電状態であるかを検出する検出回路と、読出されるこ
の状態を記憶するメモリ手段とを備える読出し回路であ
って、この読出し回路は、読出しモードにおいてビット
線を上記のアドレスされたメモリセルの状態が「１」で
あるか「０」であるかに関係なく放電させることのでき
る手段と、この放電の瞬間を遅延させる手段とをさらに
備えることを特徴とする読出し回路が提供される。
本発明の好ましい実施態様によれば、ビット線を放電さ
せることのできる上記手段は、メモリセルそのものと、
このビット線とこのメモリセルの電極のうちの低電圧に
接続された電極の間に接続された第１のスイッチ手段と
で構成されており、この第１のスイッチ手段は読出し操
作の後に閉じられる。
さらに、放電の瞬間を遅延させる上記手段は、コンデン
サとＭＯＳトランジスタなどの第２のスイッチ手段とを
上記メモリセルと低電圧ＶＳＳまたはグラウンドの間に
並列に備え、この第２のスイッチ手段は放電がなされた
後に閉じられる。
ビット線を効果的に放電するためには、放電の瞬間を遅
延させる上記手段に使用されるコンデンサの容量値をこ
のビット線の容量値よりも大きくして、このビット線の
電圧を低電圧ＶＳＳに近い値まで下げる。上記のコンデ
ンサの容量値はビット線の容量値の少なくとも１０倍以
上であることが好ましい。
本発明の他の特徴および利点は、添付の図面を参照した
以下の説明により明らかになろう。
実施例 記述を簡単にするため、図面中の同一の要素には同一の
参照番号を付した。さらに、説明はＣＭＯ８技術による
ＭＯ３回路に関して行う。もちろん当業者であれば、本
発明が他の技術、特にＮＭＯ８技術にも応用できること
は明らかであろう。
第１図は、電気的にプログラム可能なＥＰＲＯＭ型の不
揮発性メモリ１の図である。このメモリは、メモリセル
がフローティングゲートＭＯＳトランジスタ２で構成さ
れている。さらに詳しく説明すると、ＭＯＳトランジス
タ２は２つの主電極３．４と、フローティングゲート５
と、制御ゲート６とを備えている。第１の主電極３、す
なわち図示された実施例のソースは、低電圧ＶＳＳまた
はグラウンドに接続されている。これに対して他方の電
極４、すなわちドレインはビット線と呼ばれる線７に接
続されている。制御ゲート６はワード線と呼ばれる別の
接続線８に接続されている。ビット線とワード線は行と
列に配置されてマトリックスを構成している。このマト
リックスの中に第１図のようにメモリセルが含まれる。
このメモリは、行デコーダ９と列デコーダ１０を主構成
要素とする手段を備えている。この手段は、メモリセル
に記憶させる情報を表す電位、またはメモリセルに記憶
された情報の読出し命令を表す電位を行と列に印加する
ためのものである。例えば１個のメモリセルの読出しを
行うためには、対応するワード線を行デコーダ９の出力
に発生した電圧と等しい電圧にする。次に、列デコーダ
１０を用いて、選択されたビット線の状態を対応するビ
ット線７に送る。このビット線７は、プリチャージ回路
１２により電源電圧Ｖ。０にプリチャージされている。
ＭＯＳトランジスタ２は、フローティングゲート５に電
荷が前もって捕えられているかいないかに応じて遮断状
態が保たれるか、あるいは導通状態になる。マルチプレ
クサを構成する列デコーダ１０を介してビット線７の一
端に接続された読出し回路１１では、電流変化のあるな
しが検出される。このことから１、問題のメモリセルが
「１」にプログラムされているか「０」にプログラムさ
れているかがわかる。従って、このタイプのメモリを用
いると、メモリセルの状態に応じて電流消費が観測され
たりされなかったりする。このようになっていると、先
に述べたように、ビットごとに読出すメモリの場合、さ
らには秘密データを含んでいるメモリの場合には大きな
問題がある。
ここで第２図を参照して、上記の問題点を解決すること
のできる本発明の読出し回路の実施例を説明する。
本発明の読出し回路は、読出しモードにおいてメモリセ
ルの状態が「１」であるか「０」であるかに関係なく対
応するビット線を放電させることのできる手段を備えて
いる。この放電手段の主構成要素は、メモリセル２その
ものと、このメモリセル２に並列に接続されたＭＯＳト
ランジスタ２０である。さらに詳しく説明すると、この
ＭＯＳトランジスタ２０の一方の電極、すなわちソース
２２はメモリセル２のソース３に接続されている。また
、このＭＯＳトランジスタ２０の他方の電極、すなわち
ドレイン２１はメモリセル２のドレイン４に接続され、
さらにビット線７に接続されている。さらに、このＭＯ
Ｓトランジスタ２０のゲート２３はインバータ２４を介
して読出し可能化信号φ１に接続されている。
一方、読出し回路には、読出された状態を記憶すること
のできる手段が含まれている。この手段はＭＯＳトラン
ジスタ１６で構成されており、その電極の一方１８は読
出し回路１１に接続され、他方の電極１７はビット線７
のノードＭに接続されている。
このＭＯＳトランジスタ１６のゲート１９には読出し可
能化信号φｌが入力される。この点に関しては後に説明
する。また、ビット線のプリチャージ回路１２もノード
Ｍに接続されている。このプリチャージ回路１２はＭＯ
Ｓトランジスタで構成されており、そのソース１４はノ
ードＭに接続され、ドレイン１３は電源電圧Ｖ。Ｃに接
続されている。このＭＯＳトランジスタの制御ゲート１
５には、メモリセル２の読出し前にビット線７を電源電
圧ＶＣＣにプリチャージするのに用いるプリチャージ信
号Ｐが人力される。
メモリセルの状−が「１」であるか「０」であるかに関
係なくビット線を外部から同時に放電するため、読出し
回路は放電の瞬間を遅延させる手段をさらに備えている
。この放電遅延手段の主構成要素は、メモリセル２のソ
ース３とＭＯＳトランジスタ２０のソース２２に共通す
るノードＮと低電圧ＶＳＳまたはグラウンドの間に接続
されたスイッチ手段２５に並列に接続されたコンデンサ
Ｃである。
このコンデンサＣは、ビット線を放電するにあたって、
メモリセル２に「０」がプログラムされているときにこ
のメモリセルを通じて放電される場合に得られる電荷、
あるいはこのメモリセル２に「１」がプログラムされて
いるときにこのメモリセル２の読出し後にオン状態とな
るＭＯＳトランジスタ２０を通じて放電される場合に得
られる電荷を蓄える機能を有する。結局、このコンデン
サＣはスイッチ手段２５が閉じられたときに放電される
。
このスイッチ手段はＭＯＳトランジスタ２５で構成され
ており、その一方の電極２６はノードＮに接続され、他
方の電極２７はグラウンドまたは低電圧に接続され、ゲ
ート２８にはＭＯＳトランジスタ２０を導通または非導
通にする制御を行う信号φ２が入力される。
次に、第３図のタイムチャートを参照して第２図の読出
し回路の動作を説明する。
期間ａにふいては、プリチャージ信号Ｐと制御信号φ２
が論理値「１」の状態にあ−る。
従って、ビット線７は、信号ＢＬで示したように電源電
圧ＶＣＣにプリチャージされる。一方キャパシタＣは導
通状態のＭＯＳトランジスタ２５を通じて放電されて、
ノードＮが低電圧ＶＳＳまたはグラウンドとほぼ等しい
電圧になる。このプリチャージ期間が終了すると、プリ
チャージ信号Ｐと制御信号φ２は論理値「０」のレベル
に戻る。続く期間すにおいては、読出し制御信号ＷＬが
メモリセル２の制御ゲート６に送られる。すなわち、読
出し制御信号ＷＬが論理値ｒｌ」になる。メモリセル２
に論理値「０」がプログラムされている場合には、この
メモリセルがオン状態になってビット線７が放電され、
メモリセル２を通じてコンデンサＣに電荷が蓄積される
。これとは逆にメモリセル２に論理値「１」がプログラ
ムされている場合には、このメモリセル２はオフ状態に
なってビット線は電源電圧ＶＣＣにとどまる。期間ａと
ｂでは読出し可能化信号φｌが論理値「１」であるため
、ＭＯＳトランジスタ１６はオンである。この結果とし
て、このＭＯＳトランジスタ１６と読出し回路１１の間
のノードＯは、メモリセルがプログラムされているかい
ないかに応じて論理値「１」または「Ｏ」になる。さら
に、ゲート２３が反転読出し可能化信号ＴＴに制御され
るＭＯＳトランジスタ２０はオフになる。
期間Ｃでは、読出し可能化信号φ１が論理値「０」にな
る。その結果ＭＯ３トランジスタ１６がオフとなり、ノ
ードＯには読出されたメモリセルの状態が記憶される。
これと同時にＭＯＳトランジスタ２０がオンとなってビ
ット線７が放電され、メモリセル２が既に放電されてし
まっているのでなければ電荷がこのＭＯＳトランジスタ
２０を通過してコンデンサＣに蓄えられる。期間ｄでは
制御信号φ２が論理値「１」になる。この結果、コンデ
ンサＣはＭＯＳトランジスタ２５を通じて放電されて電
圧ＶＳＩ＋になる。実際にはこの時間を省略して、ビッ
ト線のプリチャージ期間に放電を行うことができる。こ
の場合、制御信号φ２は、ＭＯＳトランジスタ１２を使
用するかＭＯＳトランジスタロ ２５を使用するかに応じてプリチャージ信号Ｐまたは反
転プリチャージ信号下のいずれかになる。図示の実施例
では、ＭＯＳトランジスタ１２．２５はＮ型トランジス
タである。しかし、当業者であれば、トランジスタ１５
と２０の両方またいずれか一方をＰ型トランジスタにで
きることが明らかであろう。
同様に、ＭｏＳトランジスタ２０と１６はＮ型トランジ
スタであるが、Ｐ型ＭＯ３トランジスタにすることもで
きる。
本発明の別の特徴によれば、コンデンサＣの容量値をビ
ット線７の容量値よりも大きくして、ノードＮの電圧が
ビット線を放電するのに十分な低い値となるようにする
必要がある。ところで、コンデンサＣの容量値はビット
線の容量値の少なくとも１０倍以上にすることが好まし
い。というのは、電荷がコンデンサＣとビット線の容量
ＣＩＬとに分配された後にはノードＮの電圧が以下の式
で表される値になるからである。
し　　干　　シＲＬ ここで、Ｃ＝　１０　ＣＢ　Ｌとし、Ｖｃｃ＝５ボルト
にすると、ＶＮ　′；０．４５ボルトとなる。
また、ビット線を放電して電荷をコンデンサＣに蓄える
ことにより、ビット線がメモリセルを通じて放電される
かＭＯＳトランジスタ２０を通じて放電されるかに応じ
たビット線の放電の開始時刻の差をなくすことができる
。なぜなら、ＭＯＳトランジスタ２０がアクティブにな
るのは読出し操作終了後だからである。
第４図は本発明の読出し回路を応用したメモリセルマト
リックスの図である。
この場合、ノードＮと低電圧ＶｓＳの間に並列に接続さ
れたコンデンサＣとＭＯＳトランジスタ２５とで構成さ
れる放電遅延手段は、同一のワード線８により制御され
るすべてのメモリセルに共通である。または、それどこ
ろか、この放電遅延手段はメモリセルマトリックス１の
全メモリセルに共通である。さらに、この図かられかる
ように、ＭＯＳトランジスタ２０はビット線７と全メモ
リセルに共通するノードＮの間に接続されており、その
ゲートはすべてインバータ２４を介して読出し可能化信
号φ１に接続されている。また、ＭＯＳトランジスタ１
６は全ビット線７に共通であり、読出し回路１１とマル
チプレクサを構成している列デコーダＩＯの間に接続さ
れている。この回路の動作は第′　　２図を参照して説
明した読出し回路の動作と同じである。
ここでは本発明をＥＰＲＯＭを例にとって説明した。し
かし、ビット線をプリチャージしてこのビット線の電流
または電圧の変化を検出することによりメモリセルを読
出すことのできるＥＥＰＲＯＭやそれ以外のあらゆるメ
モリにももちろん本′発明を適用することができる。
【図面の簡単な説明】
第１図は、本発明を適用することのできるＥＰＲＯＭの
概略図である。 第２図は、本発明の読出し回路とＥＰＲＯＭのメモリセ
ルの概略図である。 第３図は、第２図の読出し回路の主な制御信号のタイム
チャートである。 第４図は、本発明の読出し回路を備えるＥＰＲＯＭの概
略図である。 （主な参照番号） ｌ・・メモリ、 ２・・フローティングゲートＭＯ３トランジスタ、５・
・フローティングゲート、 ６・・制御ゲート、　　　７・・ビット線、８・・ワー
ド線、　　　　　９・・行デコーダ、１０・・列デコー
ダ、　　　１１・・読出し回路、１２・・プリチャージ
回路、 １６．２０．２５・・ＭＯＳトランジスタ、２４・・イ
ンバータ、 Ｐ・・プリチャージ信号、 ＷＬ・・読出し制御信号、 φ１・・読出し可能化信号、 φ２・・制御信号

Claims (9)

    【特許請求の範囲】
  1. （１）メモリセルからなるマトリックスにより構成され
    るメモリを備え、各メモリセルはそれぞれ行デコーダと
    列デコーダにより選択された行と列によりアドレス可能
    である論理回路型の集積回路の読出しを行うために、ビ
    ット線を介してメモリセルに接続されるとともに、この
    ビット線のプリチャージ回路と、アドレスされたメモリ
    セルの状態が「０」であるか「１」であるかどうかに依
    存するビット線が放電状態であるか非放電状態であるか
    を検出する検出回路と、読出されるこの状態を記憶する
    メモリ手段とを備える読出し回路であって、この読出し
    回路は、読出しモードにおいてビット線を上記のアドレ
    スされたメモリセルの状態が「１」であるか「０」であ
    るかに関係なく放電させることのできる手段と、この放
    電の瞬間を遅延させる手段とをさらに備えることを特徴
    とする読出し回路。
  2. （２）ビット線を放電させることのできる上記手段が、
    メモリセルそのものと、このビット線とこのメモリセル
    の電極のうちの低電圧に接続された電極の間に接続され
    た第１のスイッチ手段とで構成されており、この第１の
    スイッチ手段は読出し操作の後に閉じられることを特徴
    とする請求項１に記載の読出し回路。
  3. （３）上記第１のスイッチ手段が反転読出し可能化信号
    により制御されることを特徴とする請求項２に記載の読
    出し回路。
  4. （４）放電の瞬間を遅延させる上記手段が、コンデンサ
    と第２のスイッチ手段とを上記メモリセルと低電圧（Ｖ
    ｓｓ）またはグラウンドの間に並列に備え、この第２の
    スイッチ手段は放電がなされた後に閉じられることを特
    徴とする請求項１に記載の読出し回路。
  5. （５）上記コンデンサの容量値が少なくともビット線の
    容量値の１０倍以上であることを特徴とする請求項４に
    記載の読出し回路。
  6. （６）上記第１のスイッチ手段がＭＯＳトランジスタに
    より構成され、そのゲートはこの第１のスイッチ手段の
    開閉信号を受信することを特徴とする請求項２に記載の
    読出し回路。
  7. （７）上記第２のスイッチ手段がＭＯＳトランジスタに
    より構成され、そのゲートはこの第２のスイッチ手段の
    開閉信号を受信することを特徴とする請求項４に記載の
    読出し回路。
  8. （８）上記プリチャージ回路がＭＯＳトランジスタによ
    り構成されており、その一方の電極はビット線に接続さ
    れ、他方の電極は電源に接続され、ゲートは読出し前に
    上記ビット線をプリチャージすることのできるプリチャ
    ージ信号を受けるように接続されていることを特徴とす
    る請求項１に記載の読出し回路。
  9. （９）読出した状態を記憶する上記メモリ手段がビット
    線と上記検出回路の間に接続されたＭＯＳトランジスタ
    により構成されていて、読出し操作後にこの検出回路を
    分離することが可能であり、このＭＯＳトランジスタの
    ゲートは読出し可能化信号により制御されることを特徴
    とする請求項１に記載の読出し回路。
JP1678588A 1987-01-27 1988-01-27 メモリの読出し回路 Expired - Lifetime JP2588485B2 (ja)

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Application Number Priority Date Filing Date Title
FR8700931 1987-01-27
FR8700931A FR2610134B1 (fr) 1987-01-27 1987-01-27 Circuit de lecture pour memoire

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JPS63195899A true JPS63195899A (ja) 1988-08-12
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US (1) US4896298A (ja)
EP (1) EP0278832B1 (ja)
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FR (1) FR2610134B1 (ja)

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