JPH0330193A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0330193A JPH0330193A JP1167804A JP16780489A JPH0330193A JP H0330193 A JPH0330193 A JP H0330193A JP 1167804 A JP1167804 A JP 1167804A JP 16780489 A JP16780489 A JP 16780489A JP H0330193 A JPH0330193 A JP H0330193A
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- JP
- Japan
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- bit line
- channel
- transistor
- charging
- nonvolatile semiconductor
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は浮遊ゲートトランジスタからなる不揮発性半
導体記憶装置に関するものである。
導体記憶装置に関するものである。
第３図は従来の不揮発性半導体記憶装置のセンス増幅回
路及びピント線デコーダ及びメモリセルの接続を示す回
路図である．図において、Ｍｌは制御ゲートがワード線
に接続されている浮遊ゲートトランジスタ、４は浮遊ゲ
ートトランジスタＭ１が複数個並列接続された？！数の
ビット線の内１本のビン｝Ｎを選択するビット線デコー
ダ、２はビット線デコーダ４と入力がＢ点で接続された
インバーク、Ｑ３はインバーク２の出力がゲートに接続
されドレインソースがぞれぞれ電ｔＡＢ点に接続された
Ｎチャネルトランジスタ、Ｑ２はゲートドレイン，ソー
スがそれぞれインバータ２の出力Ｄ点，Ｂ点に接線され
たＮチャネルトランジスタ、Ｑ１はゲート、ドレインソ
ースがそれぞれ接地端子Ｄ点、電源に接続されたＰチャ
ネルトランジスタ、１はＤ点が入力に接続されたインハ
ータである． 次に動作について説明する。まず浮遁ゲートトランジス
タで構成されるメモリトランジスタＭ１は、その記憶情
報により浮遊ゲートに電荷が蓄積されワード線ＷＬが選
択されても導通状態とならない闇値電圧の高い状態と、
浮遊ゲートに蓄積された電荷が紫外線の照射等により消
失せしめられワード線ＷＬが選択されると導通状態とな
る闇値電圧の低い状態という２ｉｊｌｌりの状態を持つ
。複数のメモリ１・ランジスタの接続されている複数の
ビノト線の内Ｍ１の接続されているビント′線は、ビノ
ト緑デコーダ４においてａ１ ＋ ３２という選択信
号によりＮチャネルトランジスタＱ４，Ｑ５が導通状態
になることにより選１尺される。そして、ワード線Ｗ
ＬによりメモリトランジスタＭｌが選沢され選択信号ａ
ｌ，ａ２によりＭｌの接続されているビノト線が選択さ
れると、ビット線の電位はインバータ２とＮチャネルト
ランジスタＱ３より構威される帰還型バイアス回路によ
りＭ１が導通状態か否かで所定の振幅を持つ。この電圧
振幅はビノト線デコーダ４を介してＢ点に現れ、Ｎチャ
ネルトランジスタＱ２はＢ点電位が所定の電圧より高け
れば非導通状態、低ければ導通状態となる。この時Ｎチ
ャネルトランジスタＱ２が非導遣状態であれば常時導通
状態のＰチャネルトランジスタＱｌによりＤ点には電源
レヘルが現れ、またＮチャネルトランジスタＱ２が導通
状態であれば、ＰチャネノレトランジスタＱｌのＲｉｆ
ｆｉ１氏抗とトランジスタＱ２，Ｑ４，Ｑ５，Ｍｌの全
体の導通抵杭の比で分割された電位が現れる。インバー
タｉはこのＤ点電位を電源又は、接地レヘルまで、増幅
して、Ｅ点に浮遊ゲートトランジスタＭ１の導通か非導
通かという記憶情報を出力する。
路及びピント線デコーダ及びメモリセルの接続を示す回
路図である．図において、Ｍｌは制御ゲートがワード線
に接続されている浮遊ゲートトランジスタ、４は浮遊ゲ
ートトランジスタＭ１が複数個並列接続された？！数の
ビット線の内１本のビン｝Ｎを選択するビット線デコー
ダ、２はビット線デコーダ４と入力がＢ点で接続された
インバーク、Ｑ３はインバーク２の出力がゲートに接続
されドレインソースがぞれぞれ電ｔＡＢ点に接続された
Ｎチャネルトランジスタ、Ｑ２はゲートドレイン，ソー
スがそれぞれインバータ２の出力Ｄ点，Ｂ点に接線され
たＮチャネルトランジスタ、Ｑ１はゲート、ドレインソ
ースがそれぞれ接地端子Ｄ点、電源に接続されたＰチャ
ネルトランジスタ、１はＤ点が入力に接続されたインハ
ータである． 次に動作について説明する。まず浮遁ゲートトランジス
タで構成されるメモリトランジスタＭ１は、その記憶情
報により浮遊ゲートに電荷が蓄積されワード線ＷＬが選
択されても導通状態とならない闇値電圧の高い状態と、
浮遊ゲートに蓄積された電荷が紫外線の照射等により消
失せしめられワード線ＷＬが選択されると導通状態とな
る闇値電圧の低い状態という２ｉｊｌｌりの状態を持つ
。複数のメモリ１・ランジスタの接続されている複数の
ビノト線の内Ｍ１の接続されているビント′線は、ビノ
ト緑デコーダ４においてａ１ ＋ ３２という選択信
号によりＮチャネルトランジスタＱ４，Ｑ５が導通状態
になることにより選１尺される。そして、ワード線Ｗ
ＬによりメモリトランジスタＭｌが選沢され選択信号ａ
ｌ，ａ２によりＭｌの接続されているビノト線が選択さ
れると、ビット線の電位はインバータ２とＮチャネルト
ランジスタＱ３より構威される帰還型バイアス回路によ
りＭ１が導通状態か否かで所定の振幅を持つ。この電圧
振幅はビノト線デコーダ４を介してＢ点に現れ、Ｎチャ
ネルトランジスタＱ２はＢ点電位が所定の電圧より高け
れば非導通状態、低ければ導通状態となる。この時Ｎチ
ャネルトランジスタＱ２が非導遣状態であれば常時導通
状態のＰチャネルトランジスタＱｌによりＤ点には電源
レヘルが現れ、またＮチャネルトランジスタＱ２が導通
状態であれば、ＰチャネノレトランジスタＱｌのＲｉｆ
ｆｉ１氏抗とトランジスタＱ２，Ｑ４，Ｑ５，Ｍｌの全
体の導通抵杭の比で分割された電位が現れる。インバー
タｉはこのＤ点電位を電源又は、接地レヘルまで、増幅
して、Ｅ点に浮遊ゲートトランジスタＭ１の導通か非導
通かという記憶情報を出力する。
従来の不揮発性半導体記憶装置以上のように構成されて
いたので、微細化が進むにつれてメモリトランジスタＭ
ｌの？ｉｉ流駆動能力は低下し、ビノト線を所定の電圧
振幅を得るにはＮチャ不ルトランジスタＱ３の電流駆動
能力を減少せねばならず、集積化が進みビソト線容量が
増大していく傾向にある不揮発性半導体記憶装置におい
てはビノト線充電時間を遅らすという大きな問題点を有
している． この発明は上記のような問題点を解消するためになされ
たもので、ビット線充電時間を短縮できる不揮発性半導
体記憶装置を得ることを目的とする。
いたので、微細化が進むにつれてメモリトランジスタＭ
ｌの？ｉｉ流駆動能力は低下し、ビノト線を所定の電圧
振幅を得るにはＮチャ不ルトランジスタＱ３の電流駆動
能力を減少せねばならず、集積化が進みビソト線容量が
増大していく傾向にある不揮発性半導体記憶装置におい
てはビノト線充電時間を遅らすという大きな問題点を有
している． この発明は上記のような問題点を解消するためになされ
たもので、ビット線充電時間を短縮できる不揮発性半導
体記憶装置を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、所定の時間
、動作状態となる基準電圧発生回路の出力がゲートに接
続されドレインが電源ｔこ接続されたＮチャネルＭＯＳ
トランジスタにより、ビノト線の電位をビノト線選択ト
ランジスタを介して所定の電圧に充電せしめる回路の充
電能力を増大し得るようにしたものである。
、動作状態となる基準電圧発生回路の出力がゲートに接
続されドレインが電源ｔこ接続されたＮチャネルＭＯＳ
トランジスタにより、ビノト線の電位をビノト線選択ト
ランジスタを介して所定の電圧に充電せしめる回路の充
電能力を増大し得るようにしたものである。
この発明におけるセンス増幅回路は、アドレス遷移検知
回路等によるパルス信号により制御され、読み出し時に
おけるビット線充電時間を短縮することを可能にする。
回路等によるパルス信号により制御され、読み出し時に
おけるビット線充電時間を短縮することを可能にする。
以下、この発明の一実施例を図について説明する。第１
図はこの発明一実施例である半導体記ｊＴＪ装置のセン
ス増幅回路及びビノ｝ １９デコーダ及びメモリセルの
接続を示す回路図を示し、前記従来のものと同一符号は
同一部分を示すか或いは同じ意味を持つものとする。図
において、３は制御信号ＡＴＤにより活性及び不活性が
制御される基準電圧発生回路である。Ｑ６は基準電圧発
生回路３の出力Ｆがゲートに、電源がドレインに、そし
てソースがＢ点にそれぞれ接続されたＮチャネルトラン
ジスタである。
図はこの発明一実施例である半導体記ｊＴＪ装置のセン
ス増幅回路及びビノ｝ １９デコーダ及びメモリセルの
接続を示す回路図を示し、前記従来のものと同一符号は
同一部分を示すか或いは同じ意味を持つものとする。図
において、３は制御信号ＡＴＤにより活性及び不活性が
制御される基準電圧発生回路である。Ｑ６は基準電圧発
生回路３の出力Ｆがゲートに、電源がドレインに、そし
てソースがＢ点にそれぞれ接続されたＮチャネルトラン
ジスタである。
次に、ＡＴＤ，ａ ｌ，ａ ２．ＷＬのタイミングと、
その時のＡ点電位を示すタイξングチャート第３図を用
いて読み出し動作を説明する。まず、ビ・冫ト線選択信
号ａｌ，ａ２によってビット線が選択されるのに先立っ
て、アドレス遷移検知回路等による制御信号ＡＴＤによ
り基準電圧発生回路３が活性化される。その後、先ずａ
ｌ，ａ２によりヒ゛・７ト線が選；尺されると、Ｎチャ
ネノレトランジスタＱ３，Ｑ６がＮチャネルトランジス
タＱ４，Ｑ５を通してビット線を所定の電位まで充電す
る。
その時のＡ点電位を示すタイξングチャート第３図を用
いて読み出し動作を説明する。まず、ビ・冫ト線選択信
号ａｌ，ａ２によってビット線が選択されるのに先立っ
て、アドレス遷移検知回路等による制御信号ＡＴＤによ
り基準電圧発生回路３が活性化される。その後、先ずａ
ｌ，ａ２によりヒ゛・７ト線が選；尺されると、Ｎチャ
ネノレトランジスタＱ３，Ｑ６がＮチャネルトランジス
タＱ４，Ｑ５を通してビット線を所定の電位まで充電す
る。
このとき、ビット線を充電するトランジスタは従来では
ＮチャネルトランジスタＱ３のみであったが、本実施例
においてはＮチャネルトランジスタＱ６の分だけビ゛ソ
ト線の充電を速くできる。然る後に、ワード線ＷＬによ
って浮遊ゲートトランジスタＭ１が選択されるのを持っ
てＡＴＤにより基準電圧発生回路３を不活性にし、した
がってインハーク２とＮチャネルトランジスタＱ３によ
る帰還型バイアス回路のみとなり、第３図の従来例と同
しビット線電圧振幅を持つことになる。
ＮチャネルトランジスタＱ３のみであったが、本実施例
においてはＮチャネルトランジスタＱ６の分だけビ゛ソ
ト線の充電を速くできる。然る後に、ワード線ＷＬによ
って浮遊ゲートトランジスタＭ１が選択されるのを持っ
てＡＴＤにより基準電圧発生回路３を不活性にし、した
がってインハーク２とＮチャネルトランジスタＱ３によ
る帰還型バイアス回路のみとなり、第３図の従来例と同
しビット線電圧振幅を持つことになる。
また、基準電圧発生回路３の出力電圧をインバータ２の
しきい値電圧と同レヘルに設定することにより、必要以
上にビット線が充電されなくなる．〔発明の効果〕 以上のようにこの発明によれば、センス増幅回路におい
て、所定の時間、ビソト線をビット線選択トランジスタ
を介して所定の電圧に充電せしめる回路の充電能力を増
大し得る横戊にしたので、読み出しアクセスタイムを短
くできる効果がある。
しきい値電圧と同レヘルに設定することにより、必要以
上にビット線が充電されなくなる．〔発明の効果〕 以上のようにこの発明によれば、センス増幅回路におい
て、所定の時間、ビソト線をビット線選択トランジスタ
を介して所定の電圧に充電せしめる回路の充電能力を増
大し得る横戊にしたので、読み出しアクセスタイムを短
くできる効果がある。
第１図はこの発明である不揮発性半導体記憶装置のセン
ス増幅回路およびビット線デコーダおよびメモリセルの
接続を示す回路図、第２図はこの発明および従来の動作
を説明するためのタイξングチャート、第３図は従来の
不揮発性半導体記ｔ＠装置のセンス増幅回路及びビット
線デコーダ及びメモリセルの接続を示す回路図である。 ｌ ２ ・インパータ、３ 基準電圧発生回路、Ｑ
］−Ｐチャネルトランジスタ、０２〜Ｑ６−Ｎチャネル
トランジスタ、Ｍ１ 一 浮遊ゲートトランジスタ（メ
モリトランジスタ）なお、図中、同一符号は同一、また
は相当部分を示す。
ス増幅回路およびビット線デコーダおよびメモリセルの
接続を示す回路図、第２図はこの発明および従来の動作
を説明するためのタイξングチャート、第３図は従来の
不揮発性半導体記ｔ＠装置のセンス増幅回路及びビット
線デコーダ及びメモリセルの接続を示す回路図である。 ｌ ２ ・インパータ、３ 基準電圧発生回路、Ｑ
］−Ｐチャネルトランジスタ、０２〜Ｑ６−Ｎチャネル
トランジスタ、Ｍ１ 一 浮遊ゲートトランジスタ（メ
モリトランジスタ）なお、図中、同一符号は同一、また
は相当部分を示す。
Claims (1)
- 浮遊ゲートトランジスタからなるメモリアレイのビット
線とビット線選沢トランジスタを介して接続されたセン
ス増幅回路において、所定の時間動作状態となる基準電
圧発生回路の出力がゲートに接続され、ドレインが電源
に接続されたＮチャネルＭＯＳトランジスタにより前記
ビット線の電位を前記ビット線選択トランジスタを介し
て所定の電圧に充電せしめる回路の充電能力を増大しう
るようにしたことを特徴とする不揮発性半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167804A JPH0330193A (ja) | 1989-06-28 | 1989-06-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167804A JPH0330193A (ja) | 1989-06-28 | 1989-06-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330193A true JPH0330193A (ja) | 1991-02-08 |
Family
ID=15856418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167804A Pending JPH0330193A (ja) | 1989-06-28 | 1989-06-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330193A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04259991A (ja) * | 1991-02-15 | 1992-09-16 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
| JPH05334885A (ja) * | 1992-05-28 | 1993-12-17 | Toshiba Corp | 不揮発性半導体メモリ |
| US6353560B1 (en) | 1999-11-30 | 2002-03-05 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
-
1989
- 1989-06-28 JP JP1167804A patent/JPH0330193A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04259991A (ja) * | 1991-02-15 | 1992-09-16 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
| JPH05334885A (ja) * | 1992-05-28 | 1993-12-17 | Toshiba Corp | 不揮発性半導体メモリ |
| US6353560B1 (en) | 1999-11-30 | 2002-03-05 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
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