KR960016498B1 - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

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Abstract

요약 없음

Description

불휘발성 반도체 메모리 장치
제1도는 본 발명의 제1실시예에 따른 불휘발성 반도체 장치의 회로도.
제2도는 제1도에 도시된 신호 발생기(50)의 회로도.
제3도는 동작 검증 모드 중에 제1도에 도시된 반도체 장치의 동작을 설명하는 파형도.
제4도는 정상 판독 동작 중에 제1도에 도시된 반도체 장치의 동작을 설명하는 파형도.
제5도는 제1도에 도시된 래치 제어 회로(10)의 변형예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
6 : 감지 증폭기10 : 래치 제어 회로
20 : 래치 회로30 : 데이타 기록 회로
40 : 출력 버퍼(OB)50 : 신호 발생기
60,70 : 단자80 : 전원 단자
MO1,MO2 : 메모리 셀 MOSFETP11,P12,N11,N12 : 트랜지스터
본 발명은 불휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)에 관한 것으로, 특히 메모리 셀 내에 유지된 데이타를 검출 및 출력하기 위한 감지 증폭기, 및 감지 증폭기의 출력을 래치하고, 검증 모드(verify mode)중에 판독 동작을 고전압원(high source voltage)으로 수행하기 위한 래치 회로(latch circuit)를 포함하는 불휘발성 반도체 메모리 장치에 관한 것이다.
불휘발성 반도체 메모리 장치는 불후발성 메모리 셀 MOSFET을 각각 포함하는 다수의 불휘발성 메모리 셀(non-volatile memory cell)로 이루어진 메모리 셀 어레이(memory cell array), 및 입력된 어드레스에 따라 메모리 셀들 중 하나를 선택하여 선택된 메모리 셀에 기입하거나 이로부터 판독하기 위한 주변 회로(peripheral circuit)로 구성되는 것이 일반적이다. 메모리 셀 MOSFET은 플로팅 게이트(floating gate) 및 제어 게이트(control gate)를 포함하고, 플로팅 게이트 내에 전하를 축적함으로써 데이타가 기억된다. 메모리 셀 MOSFET내에 전하를 축적함으로써 데이타가 기억된다. 메모리 셀 MOSFET 내에 데이타를 기입하거나 프로그램하기 위해, 소위 프로그래밍 전압(programming voltage)이 플로팅 게이트 내에 기억될 전하를 축적하는데 이용된다. 따라서, 프로그램된 메모리 셀 MOSFET는 프로그램되지 않는 메모리 셀 MOSFET의 임계 전압(threshold voltage)보다 높은 임계 전압을 갖는다.
상술한 바와 같이 구성된 불휘발성 반도체 메모리 장치는 "검증 모드"라 칭하는 특정 모드를 가지고 있다. 이 검증 모드는 데이타가 입력 어드레스에 대응하는 선정된 메모리 셀 내에 기입되자 마자, 데이타가 메모리 셀 내에 실제로 기입되었는지를 확인하기 위해 동일 메모리 셀로부터 데이타가 판독되는 모드이다. 이러한 목적을 달성하기 위해, 검증 전압이 메모리 셀 MOSFET의 제어 게이트에 인가되어, 감지 증폭기가 메모리 셀 내에 실제로 기입된 데이타를 검출하도록 작동된다. 메모리 셀이 실제로 프로그램된 경우, 이것은 제어 게이트에 공급된 검증 전압(verify voltage)에 대해 비도통 상태(non-conductive state)를 유지한다. 한편, 그렇지 않은 경우, 메모리 셀 MOSFET는 검증 전압에 의해 도통되게 된다. 그러므로 검증모드는 선택된 메모리 셀 내에 기억된 데이타가 선택된 메모리 셀의 제어 게이트에 독출 전압(reading-out voltage)을 인가함으로써 독출되는 "판독 모드(read mode)"와 유사하다. 물론, 프로그램된 메모리 셀 MOSFET는 판독 모드시 독출 전압에 의해 턴 온(turn on)되게 할 필요는 없다. 이러한 목적을 달성하기 위해, 프로그램된 메모리 셀 MOSFET이 상대적으로 높은 게이트 전압에 대해서 턴 온되지 않는 것을 보장하도록 독출 전압보다 전위 레벨(potential level)이 높은 검증 전압이 검증모드시에 메모리 셀 MOSFET에 인가된다.
당해 분야에 널리 공지된 바와 같이, 독출 전압 및 검증 전압은 메모리 장치에 인가된 전원 전압(power source voltage)으로 부터 각각 얻어지는데, 이들은 전원 전압과 거의 동일한 전위 레벨을 가지고 있다. 즉, 검증 모드 중에 인가된 전원 전압을 판독 모드 중에 인가된 전원 전압 보다 높다. 전형적인 경우, 검증 모드중에 인가된 전원 전압은 6.5V인 반면에, 판독 모드 중에 인가된 전원 전압은 4.5V 내지 5.5V 범위 내이다.
그러므로, 데이타 판독 동작은 상대적으로 큰 전원 전압은 수신하는 상태에서 검증 모드로 수행된다. 이것은 메모리 셀 어레이 내의 디지트 라인(digit line)의 충전 및/또는 방전이 큰 전원 전압으로 수행된다는 것을 의미한다. 바꾸어 말하면, 상대적으로 큰 충·방전 전류가 흘러서 큰 잡음(noise)이 전원 라인(power source line) 상에 발생하게 된다. 이러한 이유 때문에, 큰 잡음으로 인한 에러 데이타(erroneous data)를 감지 증폭기가 일시적으로 출력시킬 가능성이 있게 된다. 감지 증폭기의 출력은 래치 회로에 의해 선정된 타이밍(timing)에서 래치된다. 그러므로, 에러 데이타는 래치 회로에서 래치될 수 있다. 결과적으로, 판독된 데이타는 에러 데이타가 메모리 셀 내에 기입된 것처럼 검증된다.
그러므로, 본 발명의 목적은 검증 모드로 판독되는 경우 잡음의 영향을 받지 않고 정확하게 데이타를 출력하는 불휘발성 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명에 따른 불휘발성 반도체 메모리 장치는 불휘발성 트랜지스터로 이루어진 메모리 셀의 데이타를 검출 및 출력하기 위한 감지 증폭기, 감지 증폭기의 출력을 래치하기 위한 래치 회로, 및 최소한 검증 모드중에 래치 회로의 래치 동작(latching operation)을 금지하기 위한 금지 회로(inhibition circuit)를 포함한다.
양호하게는, 금지 회로는 래치 회로가 입력을 래치할 수 없도록 다음 단에서 래치 회로에 대한 래치 디스에이블 신호(latch disable signal)용으로 교대로(in turn) 사용되는 래치 금지 신호(latch inhibition signal : CI)를 검증 모드중에 발생시키기 위한 회로를 포함한다.
더 양호하게, 래치 회로는 감지 증폭기의 출력에 응답하고, 공급된 래치 신호에 응답하여 동작할 수 있는 클럭형 인버터(clocked inventer), 클럭형 인버터의 출력을 유지하기 위한 유지 회로(hold circuit) 및 유지 회로의 동작을 제어하기 위해 래치 신호에 응답하는 제어 수단(control means)을 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 다른 목적, 특징 및 장점에 대해 보다 상세하게 설명하고자 한다.
본 발명의 실시예를 도시하는 제1도를 참조하면, 불휘발성 반도체 메모리 장치는 플로팅 게이트 및 제어 게이트를 가지고 있는 MOSFET를 각각 포함하는 다수의 메모리 셀로 구성된 메모리 셀 어레이를 포함한다. 간단히 말하면, 단지 2개의 메모리 셀 MOSFET(MO1 및 MO2), 및 기준 메모리 셀(reference memory cell, MR1)이 본 발명의 실시예에 도시되어 있다.
메모리 셀(MO1 및 MO2)는 접지 전원과 디지트 라인(D0 및 D1) 사이에 각각 배열되고, 워드 라인(word line, Xw)는 제어 게이트에 접속된다. 그러므로, 메모리 셀(MO1 및 MO2)들 중 하나는 선정된 워드 라인이 입력 어드레스에 따라 선택되고 선정된 게이트 트랜지스터(gate transistor, NO1 또는 NO2)가 디지트 라인 선택 신호(Y1 또는 Y2)에 의해 턴 온되는 경우 감지 증폭기(6)에 전기적으로 접속된다. 또한, 기준 메모리 셀(MR1)은 기준 게이트 트랜지스터(reference gate transistor, NR1)을 통해 감지 증폭기(6)에도 역시 접속되는 기준 디지트 라인(feference digit line, R1)과 접지 전원 사이에 접속된다.
감지 증폭기(6)의 출력(SO)는 래치 회로(20)에 공급된다. 래치 회로(20)의 래칭 동작은 래치 제어 회로(10)으로부터의 제어 신호(LCS)에 의해 제어된다. 래치 회로(20)은 출력(SO)가 공급되는 P채널 MOS 트랜지스터(P12)와 N채널 MOS 트랜지스터(N11), 및 래치 제어 회로(10)으로부터의 제어 신호(LCS) 및 인버터(3)에 의해 반전된 제어 신호가 각각 공급되는 게이트를 갖고 있는 P채널 MOS 트랜지스터(P11)과 N채널 MOS 트랜지스터(N12)의 직렬 접속부로 구성된 클럭형 인버터를 포함한다. 트랜지스터(P11,P12,N11, 및 N12)의 직렬 접속부는 전원 전압(Vcc)와 접지 전원 사이에 접속된다.
래치 회로(20)은 클럭형 인버터의 출력이 공급되는 한 쌍의 인버터 회로(4 및 5)의 직렬 접속부로 구성된 루프 회로(loop circuit) 및 P채널 MOS 트랜지스터(P13) 및 N채널 MOS 트랜지스터(N13)으로 구성된 전달 게이트(transfer gate)를 더 포함한다. 래치 회로(20)의 출력(SO')은 출력 버퍼(Output Buffer : OB, 40)을 통해 데이타 입·출력 단자(data input/output terminal, 70)에 공급된다.
래치 제어 회로(10)은 래치 신호(AI) 및 래치 금지 신호(CI)가 공급되는 입력을 갖고 있는 NAND 게이트(1), 및 제어 신호(LCS)를 발생시키기 위해 NAND 게이트(1)의 출력에 접속된 인버터(2)에 구성된다.
래치 신호(AI)는, 예를 들어 어드레스 신호 집합(도시하지 않음)의 레벨 변화에 응답하여 발생되고, 래치 회로(20)의 래칭 동작 타이밍(timing of a latcing operation)을 나타낸다. 래치 금지 신호(CI)는 전압(Vpp)가 공급되는 프로그래밍 전압 단자(60)에 접속된 신호 발생기(50)으로부터 발생된다. 전압(Vpp)는 기입 모드 및 검증 모드시에 프로그래밍 전압 레벨(programming voltage level, 12.5V)를 취한다. 판독 모드시에, 전압(Vpp)는 전원 단자(80)에 공급된 전원 전압(Vcc)와 동일한 전위 레벨을 취한다. 상술한 바와 같이, 전원 전압(Vcc)는 판독 모드시에 제1전위 레벨(4.5-5.5V) 및 기입 및 검증 모드시에 제2전위 레벨(6.5V)를 취한다. 접지 전압(GND)는 다른 전압원으로서 단자(90)에 인가된다.
단자(60 및 70)은 데이타 기입 회로(data writing circuit, 30)에도 접속된다. 이 회로(30)은 기입 모드중에 작동되고, 검증 및 판독 모드 중에는 작동되지 않는 상태가 된다. 작동된 경우, 회로(30)은 단자(70)에 인가된 입력 데이타(Din)에 응답하여 게이트 트랜지스터(NO1 및 NO2)가 공통 접속되는 공통 노드(CN)에 프로그래밍 전압 또는 접지 레벨을 인가한다. 이러한 모드 중에, 감지 증폭기(6)은 작동되지 않는 상태가 된다. 한편, 검증 및 판독 모드시에, 감지 증폭기(6)이 작동된다.
제2도를 참조하면, 신호 발생기(50)은 도시된 바와 같이 접속되는 2개의 P채널 MOS 트랜지스터(52 및 54), 및 3개의 N채널 MOS 트랜지스터(51,53 및 55)를 포함한다. 각각의 트랜지스터(51 내지 55)의 접속으로부터 명백한 바와 같이, 신호(CI)는 전원 전압(Vcc)보다 높은 프로그래밍 전압(Vpp)가 기입 및 검증 모드에 의해서 표시된 바와 같이 인가될 때 작동 로우 레벨(active low level)을 취한다. 한편, 전압(Vpp)가 전압(Vcc)와 동일한 판독 모드 중에, 신호(CI)는 비작동 하이 레벨(inactive high level)을 취한다.
동작시, 제1도에 도시된 메모리 장치는 먼저 기입 모드로 된다. 그러므로, 데이타 기록 회로(30)이 작동되고, 감지 증폭기(6)은 작동되지 않는 상태로 된다. 어드레스 신호 집합(도시하지 않음)이 메모리 셀 MOSFET(MO1)을 지정한다고 하면, 워드 라인(Xw)는 프로그래밍 전압(Vpp)까지 상승되고, 게이트 트랜지스터(NO2)는 선택 신호(Y2)에 의해 턴 온된다. 논리 "1"의 입력 데이타(Dln)이 데이타 단자(70)에 공급된다고 하면, 데이타 기록 회로(30)은 공통 노드(CN) 및 게이트 트랜지스터(NO2)를 통해 메모리 셀(MO1)에 차례로 공급되는 프로그래밍 전압(Vpp)를 발생시킨다. 따라서, 메모리 셀 MOSFET(MO1)은 프로그램되며 이에 따라, 임계 전압이 높은 값으로 전이(shifting)된다.
메모리 셀 MOSFET(MO1)이 프로그램되었는지의 여부를 확인하기 위하여, 메모리 장치는 검증 모드로 전이된다. 이에 따라, 데이타 기록 회로(30)은 작동되지 않는 상태로 되고, 각 회로의 모든 내부 상태(internal state)가 초기화(initializing)된다. 그러나, 전압(Vpp)는 프로그래밍 전위 레벨로 유지된다.
메모리 셀 MOSFET(MO1)을 지정하기 위해, 어드레스 신호 접합은 시간(t1)에서 제3도에 도시된 바와 같이 공급된다. 이에 응답하여, 워드 라인(Xw)는 전원 전압(Vcc)와 거의 동일한 전위 레벨(기록 및 검증 모드에서 6.5V)를 갖고 있는 검증전압이 공급되고, 게이트 트랜지스터(NO2)는 선택 신호(Y2)에 의해 도통상태로 된다. 메모리 셀 MOSFET(MO1)이 실제로 프로그램되었다고 하면, MOSFET(MO1)은 검증 전압에 대해 비도통 상태로 유지된다. 한편, 기준 메모리 셀 MOSFET(M41)은 낮은 임계 전압을 가지고 있어서 검증 전압이 MOSFET(MR1)을 턴 온시킨다. 그러므로, 기준 전류가 기준 라인을 통해 흐른다.
MOSFET(MO1)이 비도통 상태이기 때문에, 감지 증폭기(6)은 디지트 라인(D1)을 선정된 레벨까지 충전시킨다. 상술한 바와 같이, 충전 전류는 상당히 큰 잡음을 전원 전압 라인 상에 발생시킬 만큼 상당히 크다. 이러한 이유 때문에, 감지증폭기는 제3도에 점선(N)으로 도시한 에러 출력 신호를 일시적으로 발생시킨다.
그러나, 래치 금지 신호(CI)는 검증 모드중에 로우 레벨로 유지된다는 것을 알아야 한다. 따라서, 작동 로우 레벨 래치 신호(AI)가 발생될지라도, 이 신호는 무시되고, 래치 제어 회로(10)으로부터의 제어 신호(LCS)는 로우 레벨로 유지된다. 래치 회로(20)은 인버터로서만 동작하므로, 래치 동작을 수행하지 못한다. 그러므로, 래치 회로(20)으로부터의 출력 신호(SO')는 로우 레벨을 향해 일시적으로 변경되었다가, 하이 레벨로 회복된다.
종래의 메모리 장치에서와 같이 신호(CI)가 제공되지 않은 경우, 감지 증폭기(6)으로부터의 에러 출력 신호(N)은 래치 회로(20)에 의해 래치되므로, 에러 검증 데이타(SO')는 제3도에 점선(DE)로 도시된 바와같이 출력된다.
메모리 셀 MOSFET(MO1)의 검증 동작을 완료한 후, 메모리 장치는 다른 메모리 셀 MOSFET을 프로그램하기 위해 기입 모드로 복귀한다.
판독 모드시에, 단자(60과 80)에는 전원 전압(4.5V-5.5V)가 공급된다. 그러므로, 신호 발생기(50)은 신호(CI)를 하이 레벨로 변경시킨다. 메모리 셀 MOSFET(MO2)를 지정하기 위한 어드레스 신호 집합은 시간(t0)에서 제4도에 도시된 바와 같이 공급된다. 이에 응답하여, 워드라인(Xw)에는 4.5V~5.5V의 전위 레벨을 가지는 독출 전압이 공급되고, 게이트 트랜지스터(NO1)이 턴 온된다. 메모리 셀 MOSFET(MO2)가 프로그램되지 않았다고 하면, MOSFET(MO2)는 턴 온된다. 선정된 전류가 디지트 라인(DO)을 통해 MOSFET(MO2)내로 흐르지만, 디지트 라인(DO)은 감지 증폭기(6)에 의해 선정된 레벨로 먼저 충전된다. 이 모드 중에 전압 전압(Vcc)가 검증 모드에 비해 작기 때문에, 작은 잡음만이 전원 라인 상에 발생한다. 또한, 기준 메모리 셀 MOSFET(MR1)이 턴 온된다. 각각의 메모리 셀 MOSFET(MO1,MO2,MR1 등)이 서로 동일한 크기이기 때문에, 라인(DO 및 R1)을 통해 흐르는 전류는 서로 동일하다. 그러므로, 감지 증폭기(6)은 디지트 라인(D)로 흐르는 전류를 증폭시켜 제4도에 도시된 바와같이 하이 레벨 신호를 출력시킨다.
어드레스 신호의 인가에 응답하여, 작동 로우 래치 신호(AI)는 선정된 시간이 지연된 후 발생된다. 이에 응답하여 래치 회로(20)은 감지 증폭기(6)으로부터의 출력(SO)의 반전 신호(SO')을 발생시킨다. 하이레벨로 변경되는 래치 신호(AI)에 인해, 인버터(4 및 5), 및 전송 게이트 트랜지스터(N13 및 P13)을 포함하는 피드백 루프(feedback loop)는 출력 신호(SO')을 래치하도록 활성화된다.
상술한 바와 같이 구성된 본 발명의 실시예에 따르면, 다음과 같은 장점이 얻어진다.
(1) 검증 모드 중에 잡음에 의한 영향을 받지 않는 단자(SO')에서 메모리 셀 데이타를 얻을 수 있기 때문에, 이 모드시 에러 데이타를 판독할 경우는 불완전한 셀 구조 등과 같은 프로세스 에러(process error)에 의해 발생되는 것으로 판단될 수 있다. 한편, 검증 모드시의 판독이 정확한 반면에 정상 판독 중에 에러 데이타가 출력되는 경우에는 회로 등의 잡음에 의해 발생되는 것으로 판단될 수 있다. 래치 회로에 기억된 데이타만이 이용되는 종래의 검사 방법에 있어서는 이러한 판별이 불가능하다.
(2) 종래의 장치에 있어서, 소오스 전압을 점진적으로 떨어뜨리므로써 데이타가 가능한 메모리 셀의 임계 전압을 측정하기 위한 경우는 감지 증폭기의 증폭률(amplification rate)이 떨어지므로, 메모리 셀 내에 실제로 기억된 데이타는 래치 회로로 기억될 수 없었다. 그러나, 본 발명에 있어서, 래치 회로가 부동작 상태(inperative)이기 때문에 감지 증폭기의 증폭률에 무관하게 메모리 셀로부터의 최종 데이타 판독(final data read)이 가능하게 된다. 그러므로, 본 발명에 따르면, 소오스 전압이 매우 낮을지라도 소정의 기록 전압에서 메모리 셀이 기록될 수 있는자의 여부를 알 수 있다.
제5도를 참조하면, 변형된 래치 제어 회로(10')는 반전된 래치 금지 신호() 및 반전된 래치 신호()를 수신하기 위한 NOR 게이트(7) 및 인버터(8 및 9)를 포함한다. 또한, 이러한 구성에 있어서, 래치 제어 신호(LCS)는 기입 및 검증 모드 중에 로우 레벨로 유지된다.
검증 모드 중의 전원전압(Vcc)는 판독 모드 중의 것과 상이하기 때문에 신호 발생기(50)은 신호(CI)를 발생시키기 위해 전원 전압(Vcc)를 검출할 수 있다.

Claims (6)

  1. 제1전압 및 상기 제1전압보다 높은 제2전압이 교대로 공급되는 불휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)에 있어서, 다수의 메모리 셀로 구성된 메모리 셀 어레이, 어드레스 신호 집합(a set of address signal)에 응답하여 최소한 하나의 메모리 셀을 선택하는 수단, 선택된 메모리 셀에 저장된 데이타를 감지 및 출력하기 위한 감지 증폭기(sense aplifier), 래치 신호(latch signal)에 응답하여 상기 감지 증폭기의 출력을 래치(latching)하는 래치 회로(latch circuit), 상기 제2전압이 상기 메모리 장치에 공급된 때에 검출 신호(detecting signal)를 발생하기 위한 신호 발생기, 및 상기 검출 신호에 응답하여 상기 래치 신호에 관계없이 상기 래치 회로의 래치 동작을 금지시키는 래치 금지 수단(latch inhibiting means)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1전압은 통상의 독출 모드(read-out mode)에서 사용되는 독출 전압(reading-out voltage)이며, 또 상기 제2전압은 검증 모드(verify mode)에서 사용되는 검증 전압(verifying voltage)인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 래치 금지 수단은 상기 래치 신호 및 상기 검출 신호가 공급되는 로직 게이트(logic gate)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 래치 회로는 상기 감지 증폭기의 출력이 공급되며 상기 래치 신호에 따라 동작 가능한 클럭형 인버터(colcked inverter), 및 상기 클럭형 인버터의 출력을 유지하기 위한 루프 회로(loop circuit)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 데이타 판독 동작(read operation)이 제1전원전압(power voltage)에 따라 수행되는 제1모드, 및 상기 데이타 판독 동작이 상기 제1전원 전압보다 큰 제2전원 전압에 따라 수행되는 제2모드를 갖는 불휘발성 반도체 메모리 장치에 있어서, 불휘발성 트랜지스터(non-volatile transistor)를 포함하는 선택된 메모리 셀의 데이타를 검출 및 출력하기 위한 감지 증폭기 ; 상기 감지 증폭기에 결합된 래치 회로 ; 및 상기 제1모드에서는 상기 래치 회로가 상기 감지 증폭기의 출력을 래칭하는 것을 금지시키도록 하기 위한 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 래치 회로는 상기 감지 증폭기의 상기 출력의 반전된 신호를 출력하도록 상기 제2모드에서는 인버터로서 작동하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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