DE69323378T2

DE69323378T2 - Nicht-flüchtige Halbleiterspeicheranordnung

Info

Publication number: DE69323378T2
Application number: DE69323378T
Authority: DE
Inventors: Kazuo Watanabe
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-10-01
Filing date: 1993-10-01
Publication date: 1999-09-30
Anticipated expiration: 2013-10-02
Also published as: EP0591869A3; KR940010112A; EP0591869B1; KR960016498B1; EP0591869A2; US5408432A; DE69323378D1; JP2819964B2; JPH06111586A

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeichervorrichtung, und insbesondere eine nichtflüchtige Halbleiterspeichervorrichtung, die einen Leseverstärker zum Erfassen und Ausgeben von in einer Speicherzelle gehaltenen Daten und eine Latchschaltung zum Zwischenspeichern einer Ausgabe des Leseverstärkers enthält und eine Leseoperation während eines Verifizierungsmodus bei einer hohen Versorgungsspannung durchführt.

Beschreibung des zugehörigen Standes der Technik

Eine nichtflüchtige Halbleiterspeichervorrichtung ist normalerweise mit einem Speicherzellenfeld aufgebaut, das aus einer Vielzahl nichtflüchtiger Speicherzellen besteht, die jeweils eine nichtflüchtige Speicherzelle MOSFET und eine periphere Schaltung zum Auswählen einer der Speicherzellen gemäß einer eingegebenen Adresse und zum Schreiben oder Lesen der ausgewählten Speicherzelle aufweist. Die Speicherzelle MOSFET enthält ein schwebendes Gate und ein Steuergate und speichert Daten durch eine Ladungsakkumulation im schwebenden Gate. Zum Schreiben oder Programmieren von Daten in der Speicherzelle MOSFET wird eine sogenannte Programmierspannung verwendet, um im schwebenden Gate zu speichernde Ladung zu akkumulieren. Die so programmierte Speicherzelle MOSFET hat eine Schwellenspannung, die höher als diejenige eines nichtprogrammierten MOSFET ist.
Die nichtflüchtige Halbleiterspeichervorrichtung, die aufgebaut ist, wie es oben angegeben ist, hat einen speziellen Modus, der der "Verifizierungsmodus" genannt wird. Der Verifizierungsmodus ist ein Modus, in welchem, sofort nachdem Daten in eine vorbestimmte Speicherzelle entsprechend einer eingegebenen Adresse geschrieben worden sind, die Daten aus derselben Speicherzelle gelesen werden, um zu bestätigen, daß die Daten tatsächlich in die Speicherzelle geschrieben worden sind. Dafür wird eine Verifizierungsspannung an das Steuergate jener Speicherzelle MOSFET angelegt, und ein Leseverstärker wird aktiviert, um die tatsächlich in die Speicherzelle geschriebenen Daten zu erfassen. Wenn die Speicherzelle tatsächlich programmiert ist, behält sie einen nichtleitenden Zustand gegenüber der an ihr Steuergate angelegten Verifizierungsspannung. Wenn sie es andererseits nicht ist, wird die Speicherzelle MOSFET durch die Verifizierungsspannung leitend gemacht. Somit ist der Verifizierungsmodus gleich einem "Lesemodus", in welchem in einer ausgewählten Speicherzelle gespeicherte Daten durch Anlegen einer Auslesespannung an das Steuergate der ausgewählten Speicherzelle aus ihr ausgelesen werden. Es muß nicht gesagt werden, daß es erforderlich ist, daß die programmierte Speicherzelle MOSFET durch die Auslesespannung im Lesemodus nicht eingeschaltet wird. Dafür wird die Verifizierungsspannung, die bezüglich des Potentialpegels höher als die Auslesespannung ist, im Verifizierungsmodus an die Speicherzelle MOSFET angelegt, um zu bestätigen, daß die programmierte Speicherzelle MOSFET gegenüber einer solchen relativ hohen Gatespannung nicht eingeschaltet wird.
Wie es im Stand der Technik wohlbekannt ist, wird sowohl die Auslesespannung als auch die Verifizierungsspannung von einer Leistungsversorgungsspannung abgeleitet, die an die Speichervorrichtung angelegt wird, und hat weiterhin einen Potentialpegel, der im wesentlichen gleich der Leistungsversorgungsspannung ist. Das bedeutet, daß die während des Verifizierungsmodus angelegte Leistungsversorgungsspannung höher als die während des Lesemodus angelegte Leistungsversorgungsspannung ist. In einem typischen Fall ist die Leistungsversorgungsspannung während des Verifizierungsmodus 6,5 V, wohingegen die Leistungsversorgungsspannung während des Lesemodus in einem Bereich von 4,5-5,5 V ist.
Somit wird eine Daten-Leseoperation im Verifizierungsmodus in einem Zustand eines Empfangens einer relativ großen Leistungsversorgungsspannung durchgeführt. Dies bedeutet, daß das Laden und/oder das Entladen von Einzelstellenleitungen im Speicherzellenfeld mit der großen Leistungsversorgungsspannung durchgeführt wird. Anders ausgedrückt fließen relativ große Lade- und Entladeströme und Führen zum Auftreten eines starken Rauschens bzw. eines großen Störsignals auf den Leistungsversorgungsleitungen. Aus diesem Grund wird es möglich, daß der Leseverstärker aufgrund des großen Störsignals temporär fehlerhafte Daten ausgibt. Die Ausgabe des Leseverstärkers wird durch eine Latchschaltung mit einer vorbestimmten Zeitgabe zwischengespeichert. Daher können solche fehlerhaften Daten in der Latchschaltung zwischengespeichert werden. Als Ergebnis werden die gelesenen Daten derart verifiziert, als ob die fehlerhaften Daten in die Speicherzelle geschrieben wären.
EP-A-0,368,310 offenbart eine nichtflüchtige Speichervorrichtung, die richtige Lesedaten zu einer geeigneten Zeit ausgeben kann. Eine nichtflüchtige Speichervorrichtung hat eine Speicherzelle, deren Gate an eine Wortleitung angeschlossen ist, deren Source auf ein Erdpotential gelegt ist und deren Drain an eine Leistungsversorgungsspannung angeschlossen ist, und zwar über eine Bitleitung, und eine Dummyzelle, deren Gate an die Wortleitung angeschlossen ist, deren Source an das Versorgungspotential angeschlossen ist und deren Drain an die Leistungsversorgungsspannung angeschlossen ist, und zwar über eine Dummy-Bitleitung. Die Bitleitung und die Dummy-Bitleitung sind derart angeschlossen, daß sie Anschlußstellen einer Leseverstärkerschaltung rücksetzen und setzen, die eine Flip-Flop-Schaltung und einen Latch-Typ eines Leseverstärkers aufweist. Die Leitfähigkeit der Dummyzelle ist kleiner gemacht als jene der Speicherzelle, so daß die Geschwindigkeit, mit welcher das Potential auf der Bitleitung erniedrigt wird, vom Zustand einer Injektion von Elektronen in die Speicherzelle abhängt, verglichen mit der Geschwindigkeit, mit welcher das Potential auf der Dummy-Bitleitung zur Zeit eines Lesens von Daten erniedrigt wird. Die Flip-Flop-Schaltung wird gemäß der Geschwindigkeit rückgesetzt oder gesetzt, mit welcher das Potential auf der Bitleitung erniedrigt wird, und dann arbeitet der Latch-Typ von Leseverstärker zum Zwischenspeichern der Ausgabe der Flip-Flop- Schaltung und zu ihrem Ausgeben als Lesedaten.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegen den Erfindung, eine nichtflüchtige Halbleitervorrichtung zu schaffen, welche dann, wenn sie im Verifizierungsmodus gelesen wird, richtige Daten ausgibt, ohne Rauschen bzw. ohne Störsignal zu bewirken.
Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist in den unabhängigen Ansprüchen 1 und 9 definiert. Die abhängigen Ansprüche definieren besondere Ausführungsbeispiele der Erfindung.
Eine nichtflüchtige Halbleiterspeichervorrichtung enthält einen Leseverstärker zum Erfassen und Ausgeben von Daten einer Speicherzelle, die mit einem nichtflüchtigen Transistor, einer Latchschaltung zum Zwischenspeichern einer Ausgabe des Leseverstärkers und einer Verhinderungsschaltung zum Verhindern einer Zwischenspeicheroperation der Latchschaltung wenigstens während eines Verifizierungsmodus aufgebaut ist.
Vorzugsweise enthält die Verhinderungsschaltung eine Schaltung zum Erzeugen eines Zwischenspeicherungs-Verhinderungssignals (C1) während des Verifizierungsmodus, wobei das Zwischenspeicherungs-Verhinderungssignal wiederum für ein Zwischenspeicherungs-Sperrsignal zur Latchschaltung derart verwendet wird, daß die Latchschaltung die Eingabe zu ihr nicht zwischenspeichert.
Vorzugsweise enthält die Latchschaltung einen getakteten Inverter, der auf eine Ausgabe des Leseverstärkers antwortet und in Antwort auf ein ihm zugeführtes Zwischenspeicherungssignal arbeitet, eine Halteschaltung zum Halten einer Ausgabe des Takt-Inverters und eine Steuereinrichtung, die auf das Zwischenspeicherungssignal zum Steuern einer Aktivität der Halteschaltung antwortet.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die oben angegebenen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden durch Bezugnahme auf die folgende detaillierte Beschreibung der vorliegenden Erfindung in Zusammenhang mit den beigefügten Zeichnungen klarer, wobei:
Fig. 1 ein Schaltungsdiagramm einer nichtflüchtigen Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung ist;
Fig. 2 ein Schaltungsdiagramm ist, das einen in Füg. 1 gezeigten Signalgenerator 50 zeigt;
Fig. 3 Wellenformen zum Erklären einer Operation der in Fig. 1 gezeigten Halbleitervorrichtung während eines Verifizierungsmodus der Operation zeigt;
Fig. 4 Wellenformen zum Erklären einer Operation der in Fig. 1 gezeigten Halbleitervorrichtung während einer normalen Leseoperation zeigt; und
Fig. 5 ein Schaltungsdiagramm ist, das eine Modifikation einer in Fig. 1 gezeigten Latch-Steuerschaltung 10 zeigt.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Gemäß Fig. 1, die ein Ausführungsbeispiel der vorliegenden Erfindung zeigt, enthält eine nichtflüchtige Halbleitervorrichtung ein Speicherzellenfeld, das aus einer Vielzahl von Speicherzellen besteht, die jeweils einen MOSFET mit einem schwebenden Gate und einem Steuergete aufweisen. Der einfacheren Beschreibung halber sind bei diesem Ausführungsbeispiel nur zwei Speicherzellen MOSFETs MO1 und MO2 und eine Referenz-Speicherzelle MR1 gezeigt.
Die Speicherzellen MO1 und MO2 sind zwischen einem Erdpotential und jeweiligen Einzelstellenleitungen (digit lines) D0 und D1 angeordnet, und eine Wortleitung Xw ist an ihren Steuergates angeschlossen. Daher wird eine der Speicherzellen MO1 und MO2 elektrisch an einen Leseverstärker 6 angeschlossen, wenn eine vorbestimmte Wortleitung gemäß einer eingegebenen Adresse ausgewählt wird, und ein vorbestimmter Gate- bzw. Steuer = Transistor N01 oder N02 wird durch Einzelstellenleitungs-Auswahlsignale Y1 oder Y2 eingeschaltet. Die Referenz-Speicherzelle MR1 ist auch zwischen dem Erdpotential und einer Referenz-Einzelstellenleitung R1 angeschlossen, die über einen Referenz-Gate- bzw. Referenz-Steuer-Transistor NR1 auch an den Leseverstärker 6 angeschlossen ist.
Eine Ausgabe S0 des Leseverstärkers 6 wird zu einer Latchschaltung 20 zugeführt. Eine Zwischenspeicherungsoperation der Latchschaltung 20 wird durch ein Steuersignal LCS von einer Latch-Steuerschaltung 10 gesteuert. Die Latchschaltung 20 enthält einen getakteten Inverter, der aus einer Reihenschaltung aus einem P-Kanal-MOS-Transistor P12 und einem N-Kanal-MOS-Transistor N11 besteht, die Gates haben, zu welchen die Ausgabe S0 zugeführt wird, und aus einem P-Kanal-MOS-Transistor P-Kanal-MOSFET und einem N-Kanal-MOS- Transistor N12, die Gates haben, welchen jeweils das Steuersignal LCS von der Latch-Steuerschaltung 10 und das durch einen Inverter 3 invertierte Steuersignal zugeführt werden. Die Reihenschaltung aus den Transistoren P11, P12, N11 und N12 ist zwischen einer Leistungsversorgungsspannung Vcc und einem Erdpotential angeschlossen.
Die Latchschaltung 20 enthält weiterhin eine Schleifenschaltung, die aus einer Reihenschaltung aus einem Paar von Inverterschaltungen 4 und 5 besteht, denen eine Ausgabe des Takt-Inverters zugeführt wird, und ein Übertragungsgatter, das aus einem P-Kanal-MOS-Transistor P13 und einem N-Kanal-MOS-Transistor N13 besteht. Die Ausgabe S0' der Latchschaltung 20 wird über einen Ausgangspuffer (OB) 40 zu einer Daten-Eingabe/Ausgabe-Anschlußstelle 70 zugeführt.
Die Latch-Steuerschaltung 10 besteht aus einem NAND-Gatter 1 mit Eingängen, denen ein Zwischenspeicherungssignal A1 und ein Zwischenspeicherungs-Verhinderungssignal C1 zugeführt wird, und aus einem Inverter 2, der an einen Ausgang des NAND-Gatters 1 angeschlossen ist, um ein Steuersignal LCS zu erzeugen.
Das Zwischenspeicherungssignal A1 wird beispielsweise in Antwort auf eine Pegeländerung einer Gruppe von Adressensignalen (nacht gezeigt) erzeugt und zeigt eine Zeitgabe einer Zwischenspeicherungsoperation der Latchschaltung 20 an. Das Zwischenspeicherungs-Verhinderungssignal C1 wird von einem Signalgenerator 50 erzeugt, der an eine Programmierspannungs-Anschlußstelle 60 angeschlossen ist, an die eine Spannung Vpp angelegt wird. Diese Spannung Vpp nimmt in einem Schreibmodus und in einem Verifizierungsmodus einen Programmierspannungspegel (12,5 V) an. In einem Lesemodus nimmt die Spannung Vpp einen Potentialpegel an, der gleich einer Leistungsversorgungsspannung Vcc ist, die an eine Leistungsversorgungs- Anschlußstelle 80 angelegt wird. Wie es hierin zuvor angegeben ist, nimmt die Leistungsversorgungsspannung Vcc im Lesemodus einen ersten Potentialpegel (4,5-5,5 V) an, und im Schreibmodus und im Verifiziermodus einen zweiten Potentialpegel (6,5 V). Das Erdpotential GND wird als eine weitere Leistungsversorgungsspannung an eine Anschlußstelle 90 angelegt.
Die Anschlußstellen 60 und 70 sind weiterhin an eine Daten- Schreibschaltung 30 angeschlossen. Diese Schaltung 30 wird während des Schreibmodus aktiviert und während des Verifizierungsmodus und während des Lesemodus deaktiviert. Die Schaltung 30 antwortet dann, wenn sie aktiviert ist, auf die Eingangsdaten Din, die zur Anschlußstelle 70 zugeführt werden, und fegt die Programmierspannung oder den Erdpotentialpegel an einen gemeinsamen Knoten CN, an welchem die Gate-Transistoren N01 und N02 gemeinsam angeschlossen sind. Während dieses Modus ist der Leseverstärker 6 in einem deaktivierten Zustand. Im Verifizierungsmodus und im Lesemodus ist der Leseverstärker 6 andererseits aktiviert.
Wendet man sich nun der Fig. 2 zu, enthält der Signalgenerator 50 zwei P-Kanal-MOS-Transistoren 52 und 53 und drei N-Kanal-MOS-Transistoren 51, 53 und 55, die angeschlossen sind, wie es gezeigt ist. Wie es aus der Verbindung zwischen den jeweiligen Transistoren 51 bis 55 klar wird, nimmt das Signal C1 einen aktiven niedrigen Pegel an, wenn die Programmierspannung Vpp, die höher als die Leistungsversorgungsspannung Vcc ist, angelegt wird, wie es durch den Schreibmodus und den Verifizierungsmodus dargestellt ist. Während des Lesemodus, in welchem die Spannung Vpp gleich der Spannung Vcc ist, nimmt das Signal C1 andererseits einen inaktiven hohen Pegel an.
Bei einer Inbetriebnahme wird die in Fig. 1 gezeigte Speichervorrichtung zuerst in den Schreibmodus gebracht. Die Daten-Schreibschaltung 30 wird dadurch aktiviert, und der Leseverstärker 6 wird deaktiviert. Unter der Annahme, daß eine Gruppe von Adressensignalen (nicht gezeigt) die Speicherzelle MOSFET M01 bestimmt, wird die Wortleitung Xw auf die Programmierspannung 'Vpp angehoben, und der Gate-Transistor N02 wird durch das Auswahlsignal Y&sub2; eingeschaltet. Ebenso unter der Annahme, daß die Eingangsdaten Din mit logischer "1" zur Daten- Anschlußstelle 70 zugeführt werden, erzeugt die Daten-Schreibschaltung 30 die Programmierspannung Vpp, die in Folge über den gemeinsamen Knoten CN und den Gate-Transistor N02 an die Speicherzelle M01 angelegt wird. Die Speicherzelle MOSFET M01 wird somit programmiert, wobei ihre Schwellenspannung dadurch auf einen hohen Wert geschaltet wird.
Zum Bestätigen, ob die Speicherzelle MOSFET M01 programmiert ist, wird die Speichervorrichtung dann zum Verifizierungsmodus geschaltet. Die Daten- Schreibschaltung 30 wird dadurch deaktiviert, und alle internen Zustände der jeweiligen Schaltungen werden initialisiert. Die Spannung Vpp wird jedoch auf dem Programmier-Potentialpegel gehalten.
Zum Bestimmen der Speicherzelle MOSFET M01 wird die Gruppe von Adressensignalen dafür zur Zeit t1 zugeführt, wie es in Fig. 3 gezeigt ist. In Antwort darauf wird an die Wortleitung Xw eine Verifizierungsspannung angelegt, die einen Potentialpegel hat, der im wesentlichen gleich der Leistungsversorgungsspannung Vcc (6,5 V in diesem Modus) ist, und der Gate-Transistor N02 wird durch das Auswahlsignal Y&sub2; leitend gemacht. Unter der Annahme, daß die Speicherzelle MOSFET M01 tatsächlich programmiert ist, wird der MOSFET M01 im nichtleitenden Zustand gegenüber der Verifizierungsspannung gehalten. Andererseits hat die Referenz-Speicherzelle MOSFET MR1 eine niedrige Schwellenspannung, und die Verifizierungsspannung schaltet den MOSFET MR1 ein. Ein Referenzstrom fließt dadurch durch eine Referenzleitung.
Da der MOSFET MO1 im nichtleitenden Zustand ist, lädt der Leseverstärker 6 die Einzelstellenleitung D1 bis zu einem vorbestimmten Pegel. Wie es zuvor angegeben ist, ist der Ladestrom relativ groß und veranlaßt das Auftreten eines relativ starken Rauschens bzw. eines relativ großen Störsignals auf den Leistungsversorgungsspannungsleitungen. Aus diesem Grund erzeugt der Leseverstärker temporär ein fehlerhaftes Ausgangssignal, wie es in Fig. 3 durch eine gestrichelte Linie N gezeigt ist.
Es sollte jedoch beachtet werden, daß das Zwischenspeicherungs- Verhinderungssignal (C1) während des Verifizierungsmodus auf dem niedrigen Pegel gehalten wird. Demgemäß wird dieses Signal selbst dann, wenn das Zwischenspeicherungssignal A1 mit einem aktiven niedrigen Pegel erzeugt wird, nicht beachtet, und das Steuersignal LCS von der Latch-Steuerschaltung 10 wird auf dem niedrigen Pegel gehalten. Die Latchschaltung 20 arbeitet lediglich als Inverter und führt keine Zwischenspeicherungsoperation durch. Das Ausgangssignal S0' von der Latchschaltung 20 wird dadurch temporär in Richtung zum niedrigen Pegel geändert und dann zum hohen Pegel zurückgebracht.
Wenn das Signal C1 nicht bereitgestellt würde, wie bei einer Speichervorrichtung nach dem Stand der Technik, würde das fehlerhafte Ausgangssignal N vom Leseverstärker 6 durch die Latchschaltung 20 zwischengespeichert werden, so daß die fehlerhaft verifizierten Daten S0' ausgegeben werden, wie es in Fig. 3 durch eine gestrichelte Linie DE gezeigt ist.
Nach dem Beenden der Verifizierungsoperation an der Speicherzelle MOSFET MO1 wird die Speichervorrichtung zum Schreibmodus zurückgebracht, um eine weitere Speicherzelle MOSFET zu programmieren.
Im Lesemodus wird an beide Anschlußstellen 60 und 80 eine Leistungsversorgungsspannung Vcc von 4,5-5,5 V angelegt. Der Signalgenerator 50 ändert dadurch das Signal C1 auf den hohen Pegel. Eine Gruppe von Adressensignalen zum Bestimmen der Speicherzelle MOSFET MO2 wird zur Zeit t0 zugeführt, wie es in Fig. 4 gezeigt ist. In Antwort darauf wird an die Wortleitung Xw eine Auslesespannung mit einem Potentialpegel von 4,5-5,5 V angelegt, und der Gate-Transistor N01 wird EIN-geschaltet. Unter der Annahme, daß die Speicherzelle MOSFET MO2 nicht programmiert ist, wird der MOSFET MO2 eingeschaltet. Obwohl ein vorbestimmter Strom über die Einzelstellenleitung D0 in den MOSFET MO2 fließt, wird die Einzelstellenleitung D0 durch den Leseverstärker 6 zuerst auf einen vorbestimmten Pegel geladen. Da die Leistungsversorgungsspannung Vcc während dieses Modus verglichen mit dem Verifizierungsmodus klein ist, tritt nur ein kleines Störsignal bzw. ein geringes Rauschen auf den Leistungsversorgungsleitungen auf. Die Referenz-Speicherzelle MOSFET MR1 wird ebenso eingeschaltet. Da jede der Speicherzellen MOSFETs MO1, MO2, MR1 und so weiter die gleiche Größe haben, sind die durch die Leitungen D0 und R1 fließenden Ströme gleich zueinander. Der Leseverstärker 6 verstärkt daher die durch die Einzelstellenleitung D fließenden Ströme und gibt ein Signal hohen Pegels aus, wie es in Fig. 4 gezeigt ist.
In Antwort auf das Anlegen der Adressensignale wird das niedrige aktive Zwischenspeicherungssignal A1 nach einer vorbestimmten Zeitverzögerung erzeugt. In Antwort darauf erzeugt die Latchschaltung 20 das invertierte Signal S0' der Ausgabe SE vom Leseverstärker 6. Dadurch, daß das Zwischenspeicherungssignal A1 auf den hohen Pegel geändert wird, wird die Rückkopplungsschleife mit den Invertern 4 und 5 und den Übertragungs-Gate- bzw. Übertragungs-Steuer-Transistoren N13 und P13 aktiviert, um das Ausgangssignal S0' zwischenzuspeichern.
Gemäß der vorliegenden Erfindung, die aufgebaut ist, wie es oben angegeben ist, werden die folgenden Vorteile erhalten.
(1) Da es möglich ist, Speicherzellendaten an der Anschlußstelle S0' zu erhalten, die während des Verifizierungsmodus nicht durch ein Störsignal bzw. durch Rauschen beeinflußt sind, kann das Lesen fehlerhafter Daten in diesem Modus derart beurteilt werden, daß es durch einen Prozeßfehler verursacht wird, wie beispielsweise eine unvollständige Zellenstruktur, etc. Andererseits kann in einem Fall, in dem fehlerhafte Daten während eines normalen Lesens ausgegeben werden, während ein Lesen im Verifizierungsmodus richtig ist, ein solcher Fall derart beurteilt werden, daß er durch ein Störsignal bzw. durch Rauschen in der Schaltung verursacht wird, etc. Beim herkömmlichen Prüfen, wobei nur in der Latchschaltung gespeicherte Daten verwendet werden, ist eine solche Unterscheidung unmöglich.
(2) Bei der herkömmlichen Vorrichtung wird dann, wenn zum Messen einer Schwellenspannung einer Speicherzelle, oberhalb welcher durch schrittweises Erniedrigen einer Quellenspannung Daten möglich sind, eine Verstärkungsrate eines Leseverstärkers erniedrigt, so daß tatsächlich in einer Speicherzelle gespeicherte Daten nicht in der Latchschaltung gespeichert werden können. Jedoch sind bei der vorliegenden Erfindung, ungeachtet der Verstärkungsrate eines Leseverstärkers, aus einer Speicherzelle gelesene Enddaten möglich, da eine Latchschaltung nicht in Betrieb ist. Daher ist es gemäß der vorliegenden Erfindung möglich, selbst dann zu wissen, ob eine Speicherzelle mit einer bestimmten Schreibspannung beschrieben werden kann oder nicht, wenn die letztere Spannung sehr niedrig ist.
Wendet man sich der Fig. 5 zu, enthält eine modifizierte Latch- Steuerschaltung 10' ein NOR-Gatter 7 und Inverter 8 und 8, um ein invertiertes Zwischenspeicherungs-Verhinderungssignal und ein invertiertes Zwischenspeicherungssignal zu erhalten. Auch bei dieser Konfiguration wird das Zwischenspeicherungs-Steuersignal LCS während des Schreibmodus und des Verifizierungsmodus auf dem niedrigen Pegel gehalten.
Da die Leistungsversorgungsspannung Vcc während des Verifizierungsmodus unterschiedlich von jener während des Lesemodus ist, kann der Signalgenerator 50 die Leistungsversorgungsspannung Vcc erfassen, um das Signal C1 zu erzeugen.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung, die folgendes aufweist: einen Leseverstärker (6) zum Erfassen und Ausgeben von Daten, die in einer Speicherzelle (MO) gespeichert sind, und eine Latchschaltung (20), die auf ein Zwischenspeicherungs-Steuersignal (LCS) antwortet, zum Zwischenspeichern einer Ausgabe des Leseverstärkers, dadurch gekennzeichnet, daß sie weiterhin folgendes aufweist: eine Zwischenspeicherungs- Verhinderungseinrichtung (10), die durch ein Zwischenspeicherungs- Verhinderungssignal (C1) gesperrt wird, zum Verhindern einer Zwischenspeicherungsoperation der Latchschaltung (20), wobei das Zwischenspeicherungs-Steuersignal (LCS) durch die Zwischenspeicherungs- Verhinderungseinrichtung (10) in Antwort auf ein Zwischenspeicherungssignal (A1) erzeugt wird.

2. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Speicherzelle (MO) mit einem nichtflüchtigen MOS-FET aufgebaut ist.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Latchschaltung (20) einen Halteabschnitt (4, 5) enthält.

4. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Zwischenspeicherungs-Verhinderungseinrichtung (10) ein Logikgatter (1, 7) enthält, dem das Zwischenspeicherungssignal (A1) und das Zwischenspeicherungs-Verhinderungssignal (C1) zugeführt werden.

5. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 4, wobei das Logikgatter (1) ein NAND-Gatter ist.

6. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 4, wobei das Logikgatter (7) ein NOR-Gatter ist.

7. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, die weiterhin eine Einrichtung (50) zum Erzeugen des Zwischenspeicherungs- Verhinderungssignals (C1) auf dem aktiven Pegel in Antwort auf ein eine Erfassung einer Programmspannung anzeigendes Erfassungssignal enthält.

8. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Latchschaltung (20) folgendes aufweist: einen getakteten Inverter (P11, P12, N11, N12), dem eine Ausgabe des Leseverstärkers (6) zugeführt wird, und, in Antwort auf das Zwischenspeicherungs-Steuersignal (LCS) betreibbar, eine Halteschaltung (4, 5) zum Halten einer Ausgabe des Takt-Inverters.

9. Nichtflüchtige Halbleiterspeichervorrichtung die folgendes aufweist: einen Leseverstärker (6) zum Erfassen und Ausgeben von Daten einer Speicherzelle (MO), die einen nichtflüchtigen Transistor und eine Latchschaltung (20) zum Zwischenspeichern einer Ausgabe des Leseverstärkers (6) aufweist, gekennzeichnet durch eine Verhinderungseinrichtung (10) zum Verhindern einer Zwischenspeicherungsoperation der Latchschaltung (20) während einer Leseoperation in einem Verifizierungsmodus der Speichervorrichtung.

10. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 9, wobei die Verhinderungseinrichtung (10) eine Einrichtung enthält, die auf ein Verifizierungsmodus-Erfassungssignal (C1) antwortet, um die Latchschaltung (20) in einen Zustand keiner Zwischenspeicherung zu versetzen, um dadurch die Ausgabe des Leseverstärkers (6) auszugeben, ohne daß sie in der Latchschaltung (20) zwischengespeichert wird.

11. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 10, die weiterhin eine Schreibspannungs-Erfassungsschaltung (50) zum Erfassen einer Versorgungsspannung als Schreibspannung während eines Lesens von Daten und zum Erzeugen eines Verifizierungsmodus-Erfassungssignal auf eine Erfassung der Versorgungsspannung hin enthält.