JPH06111586A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06111586A JPH06111586A JP26375292A JP26375292A JPH06111586A JP H06111586 A JPH06111586 A JP H06111586A JP 26375292 A JP26375292 A JP 26375292A JP 26375292 A JP26375292 A JP 26375292A JP H06111586 A JPH06111586 A JP H06111586A
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- Japan
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- latch
- signal
- circuit
- semiconductor memory
- sense amplifier
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G—PHYSICS
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
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- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
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Abstract
(57)【要約】
【目的】 不揮発性メモリセルに書き込まれたデータを
検出するセンスアンプ及びこのセンスアンプの出力をラ
ッチ信号に応じてラッチするラッチ回路が設けられた不
揮発性半導体記憶装置(特に、EPROM)において、
メモリ書き込みベリファイ時のラッチ回路の誤ラッチを
回避する。 【構成】 ラッチ解除信号C1に応じてラッチ信号A1
がラッチ回路に入力されることを阻止するラッチ解除回
路10が設けられている。ラッチ解除信号C1は、例え
ばデータ書き込み用電圧検出回路により生成される信号
であり、通常読み出し時には“HIGH”、書き込みベ
リファイ時には“LOW”になる。
検出するセンスアンプ及びこのセンスアンプの出力をラ
ッチ信号に応じてラッチするラッチ回路が設けられた不
揮発性半導体記憶装置(特に、EPROM)において、
メモリ書き込みベリファイ時のラッチ回路の誤ラッチを
回避する。 【構成】 ラッチ解除信号C1に応じてラッチ信号A1
がラッチ回路に入力されることを阻止するラッチ解除回
路10が設けられている。ラッチ解除信号C1は、例え
ばデータ書き込み用電圧検出回路により生成される信号
であり、通常読み出し時には“HIGH”、書き込みベ
リファイ時には“LOW”になる。
Description
【0001】
【産業上の利用分野】本発明は、その出力部にセンスア
ンプ及びラッチ回路を備えた不揮発性半導体記憶装置
(特に、EPROM)に関する。
ンプ及びラッチ回路を備えた不揮発性半導体記憶装置
(特に、EPROM)に関する。
【0002】
【従来の技術】図3は従来の不揮発性半導体記憶装置を
示す回路図である。
示す回路図である。
【0003】メモリセルM01,M02,MR1は、い
ずれもフローティングゲート及びコントロールゲートを
もつ不揮発性MOSFET(MOS形電界効果トランジ
スタ)であり、前記フローティングゲートに蓄積される
電荷によりデータを記憶する。これらのメモリセルM0
1,M02はディジット線D1,D0と接地との間に接
続されており、そのコントロールゲートにはワード選択
信号Xw が選択的に与えられるようになっている。ま
た、メモリセルMR1はリファレンス用ディジット線R
1と接地との間に接続されており、このメモリセルMR
1のコントロールゲートにはワード選択信号Xw が選択
的に与えられる。
ずれもフローティングゲート及びコントロールゲートを
もつ不揮発性MOSFET(MOS形電界効果トランジ
スタ)であり、前記フローティングゲートに蓄積される
電荷によりデータを記憶する。これらのメモリセルM0
1,M02はディジット線D1,D0と接地との間に接
続されており、そのコントロールゲートにはワード選択
信号Xw が選択的に与えられるようになっている。ま
た、メモリセルMR1はリファレンス用ディジット線R
1と接地との間に接続されており、このメモリセルMR
1のコントロールゲートにはワード選択信号Xw が選択
的に与えられる。
【0004】ディジット線D1,D0とセンスアンプ6
の一方の入力端との間には夫々NチャネルMOSFET
N02,N01が接続されている。このNチャネルMO
SFETN01,N02の各ゲートには夫々ディジット
線選択信号Y1,Y2が入力されるようになっている。
また、ディジット線R1とセンスアンプ6の他方の入力
端との間にはNチャネルMOSFETNR1が接続され
ている。このNチャネルMOSFETNR1のゲートは
電源Vccに接続されている。
の一方の入力端との間には夫々NチャネルMOSFET
N02,N01が接続されている。このNチャネルMO
SFETN01,N02の各ゲートには夫々ディジット
線選択信号Y1,Y2が入力されるようになっている。
また、ディジット線R1とセンスアンプ6の他方の入力
端との間にはNチャネルMOSFETNR1が接続され
ている。このNチャネルMOSFETNR1のゲートは
電源Vccに接続されている。
【0005】このセンスアンプ6の出力信号SOはラッ
チ回路20に入力される。このラッチ回路20は、Pチ
ャネルMOSFETP11〜P13と、NチャネルMO
SFETN11〜N13と、インバータ3〜5とにより
構成されている。MOSFETP11のソースは電源V
ccに接続され、ドレインはMOSFETP12のソース
に接続されている。このMOSFETP12のドレイン
はMOSFETN11のドレインに接続されており、こ
のMOSFETN11のソースはMOSFETN12の
ドレインに接続されている。そして、このMOSFET
N12のソースは接地に接続されている。MOSFET
P12及びMOSFETN11の各ゲートにはセンスア
ンプ6の出力信号SOが入力される。また、MOSFE
TP11及びMOSFETN12の各ゲートには夫々ラ
ッチ信号A1’及びこのラッチ信号A1’をインバータ
3で反転した信号が与えられる。即ち、これらのMOS
FETP11,P12,N11,N12によりクロック
インバータが構成されている。
チ回路20に入力される。このラッチ回路20は、Pチ
ャネルMOSFETP11〜P13と、NチャネルMO
SFETN11〜N13と、インバータ3〜5とにより
構成されている。MOSFETP11のソースは電源V
ccに接続され、ドレインはMOSFETP12のソース
に接続されている。このMOSFETP12のドレイン
はMOSFETN11のドレインに接続されており、こ
のMOSFETN11のソースはMOSFETN12の
ドレインに接続されている。そして、このMOSFET
N12のソースは接地に接続されている。MOSFET
P12及びMOSFETN11の各ゲートにはセンスア
ンプ6の出力信号SOが入力される。また、MOSFE
TP11及びMOSFETN12の各ゲートには夫々ラ
ッチ信号A1’及びこのラッチ信号A1’をインバータ
3で反転した信号が与えられる。即ち、これらのMOS
FETP11,P12,N11,N12によりクロック
インバータが構成されている。
【0006】このクロックインバータの出力DOは、イ
ンバータ5に入力される。このインバータ5の出力はイ
ンバータ4に入力され、インバータ4の出力はPチャネ
ルMOSFETP13及びNチャネルMOSFETN1
3からなるトランスファーゲートに入力される。このト
ランスファーゲートの出力端は、前述のクロックインバ
ータの出力端に接続されている。
ンバータ5に入力される。このインバータ5の出力はイ
ンバータ4に入力され、インバータ4の出力はPチャネ
ルMOSFETP13及びNチャネルMOSFETN1
3からなるトランスファーゲートに入力される。このト
ランスファーゲートの出力端は、前述のクロックインバ
ータの出力端に接続されている。
【0007】次に、このように構成された不揮発性半導
体記憶装置の動作について説明する。
体記憶装置の動作について説明する。
【0008】センスアンプ6は、ディジット線選択信号
Y1,Y2及びワード選択信号Xwで選択されたメモリ
セルからデータを入力し、出力信号SOとしてラッチ回
路20に出力する。ラッチ回路20では、ラッチ信号A
1’が“LOW”(“0”)のときには、クロックイン
バータで信号SOを反転して出力する。従って、信号S
Oの変化に伴って、信号DOは変化する。
Y1,Y2及びワード選択信号Xwで選択されたメモリ
セルからデータを入力し、出力信号SOとしてラッチ回
路20に出力する。ラッチ回路20では、ラッチ信号A
1’が“LOW”(“0”)のときには、クロックイン
バータで信号SOを反転して出力する。従って、信号S
Oの変化に伴って、信号DOは変化する。
【0009】一方、ラッチ信号A1’が“HIGH”
(“1”)になると、クロックインバータを構成するM
OSFETP11,N12がオフ状態になると共に、M
OSFETP13,N13で構成されるトランスファー
ゲートがオン状態になって、ラッチ信号A1’が“HI
GH”になる直前の状態をインバータ4,5により保持
する。従って、信号SOが変化しても信号DOは変化し
ない。
(“1”)になると、クロックインバータを構成するM
OSFETP11,N12がオフ状態になると共に、M
OSFETP13,N13で構成されるトランスファー
ゲートがオン状態になって、ラッチ信号A1’が“HI
GH”になる直前の状態をインバータ4,5により保持
する。従って、信号SOが変化しても信号DOは変化し
ない。
【0010】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置には以下に示す問題点がある。
即ち、不揮発性半導体記憶装置においては、書き込みベ
リファイ時に電源電圧Vccを6.5Vに上げている。こ
のために、書き込みベリファイ時は、通常読み出しモー
ド時(Vcc=4.5〜5.5V)に比して、センスアン
プ6からの出力信号SOが出力バッファの変動により発
生するノイズの影響を受けやすくなる。
不揮発性半導体記憶装置には以下に示す問題点がある。
即ち、不揮発性半導体記憶装置においては、書き込みベ
リファイ時に電源電圧Vccを6.5Vに上げている。こ
のために、書き込みベリファイ時は、通常読み出しモー
ド時(Vcc=4.5〜5.5V)に比して、センスアン
プ6からの出力信号SOが出力バッファの変動により発
生するノイズの影響を受けやすくなる。
【0011】図4は上述のノイズの影響を示す入力波形
図である。不揮発性半導体記憶装置は、クロック信号に
同期して外部からアドレス信号を入力する。センスアン
プは、このアドレスにより決定されるメモリセルに格納
されているデータを入力し、出力信号SOとして出力す
る。例えば、タイミングt0でアドレス信号が立ち上が
り、それに応じて信号SOが実線で示すように“LO
W”から“HIGH”に変化したとする。この場合は、
何ら不都合は発生しない。しかし、センスアンプの出力
信号S0が“LOW”から“LOW”になるとき(即
ち、“LOW”が連続するとき)に、破線で示すよう
に、タイミングt1にノイズが発生する。このノイズ
は、電源電圧Vccが高いほど大きくなる。
図である。不揮発性半導体記憶装置は、クロック信号に
同期して外部からアドレス信号を入力する。センスアン
プは、このアドレスにより決定されるメモリセルに格納
されているデータを入力し、出力信号SOとして出力す
る。例えば、タイミングt0でアドレス信号が立ち上が
り、それに応じて信号SOが実線で示すように“LO
W”から“HIGH”に変化したとする。この場合は、
何ら不都合は発生しない。しかし、センスアンプの出力
信号S0が“LOW”から“LOW”になるとき(即
ち、“LOW”が連続するとき)に、破線で示すよう
に、タイミングt1にノイズが発生する。このノイズ
は、電源電圧Vccが高いほど大きくなる。
【0012】一方、ラッチ信号A1’は、タイミングt
2で“HIGH”から“LOW”に変化し、タイミング
t1で“LOW”から“HIGH”に変化するとする。
そうすると、ラッチ回路ではタイミングt1の時点での
センスアンプの出力信号SOのレベルを検知して保持す
るため、ノイズにより誤ったデータを保持してしまうこ
とがある。
2で“HIGH”から“LOW”に変化し、タイミング
t1で“LOW”から“HIGH”に変化するとする。
そうすると、ラッチ回路ではタイミングt1の時点での
センスアンプの出力信号SOのレベルを検知して保持す
るため、ノイズにより誤ったデータを保持してしまうこ
とがある。
【0013】本発明はかかる問題点に鑑みてなされたも
のであって、書き込みベリファイ時の誤動作を防止する
ことができる不揮発性半導体記憶装置を提供することを
目的とする。
のであって、書き込みベリファイ時の誤動作を防止する
ことができる不揮発性半導体記憶装置を提供することを
目的とする。
【0014】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、メモリセルに保持されたデータを検知
して出力するセンスアンプと、ラッチ信号に応じて前記
センスアンプの出力をラッチするラッチ回路と、ラッチ
解除信号に応じて前記ラッチ回路のラッチ動作を解除す
るラッチ解除回路とを有することを特徴とする。
導体記憶装置は、メモリセルに保持されたデータを検知
して出力するセンスアンプと、ラッチ信号に応じて前記
センスアンプの出力をラッチするラッチ回路と、ラッチ
解除信号に応じて前記ラッチ回路のラッチ動作を解除す
るラッチ解除回路とを有することを特徴とする。
【0015】
【作用】本発明においては、ラッチ解除信号に応じてラ
ッチ回路のラッチ動作を解除するラッチ解除回路が設け
られている。前記ラッチ解除信号はデータ書き込み時に
出力される信号であり、例えば書き込み用電源電圧検出
回路において生成される。即ち、データ書き込み時には
電源電圧を通常読み出し時よりも高くするため、前記書
き込み用電源電圧検出回路はこの電源電圧の変化を検出
してラッチ解除信号を出力する。
ッチ回路のラッチ動作を解除するラッチ解除回路が設け
られている。前記ラッチ解除信号はデータ書き込み時に
出力される信号であり、例えば書き込み用電源電圧検出
回路において生成される。即ち、データ書き込み時には
電源電圧を通常読み出し時よりも高くするため、前記書
き込み用電源電圧検出回路はこの電源電圧の変化を検出
してラッチ解除信号を出力する。
【0016】本発明に係る不揮発性半導体記憶装置にお
いては、このようにデータ書き込みベリファイ時にはラ
ッチ回路のラッチ動作を解除して常にデータ入力期間と
する。これにより、ラッチ回路の誤ラッチを回避するこ
とができる。
いては、このようにデータ書き込みベリファイ時にはラ
ッチ回路のラッチ動作を解除して常にデータ入力期間と
する。これにより、ラッチ回路の誤ラッチを回避するこ
とができる。
【0017】なお、ラッチ解除信号は、例えばラッチ信
号及びラッチ解除信号を入力とするNAND回路で容易
に構成することができる。
号及びラッチ解除信号を入力とするNAND回路で容易
に構成することができる。
【0018】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【0019】図1は、本発明の第1の実施例に係る不揮
発性半導体記憶装置を示す回路図である。
発性半導体記憶装置を示す回路図である。
【0020】本実施例が従来と異なる点はラッチ解除回
路10を介してラッチ回路にラッチ信号A1を与えるこ
とにあり、その他の構成は基本的には従来と同様である
ので、図1において図3と同一物には同一符号を付して
その詳しい説明は省略する。
路10を介してラッチ回路にラッチ信号A1を与えるこ
とにあり、その他の構成は基本的には従来と同様である
ので、図1において図3と同一物には同一符号を付して
その詳しい説明は省略する。
【0021】ラッチ解除回路10は、NAND回路1
と、インバータ2とにより構成されている。NAND回
路1には、ラッチ信号A1と、ラッチ解除信号C1とが
入力される。このラッチ解除信号C1は、データ書き込
み電圧検出回路から出力される。つまり、不揮発性半導
体記憶装置においては、データ書き込み時には電源電圧
を通常読み出し時の電源電圧よりも高くする。例えば、
データ書き込み時の電源電圧Vppは12.5Vに設定さ
れる。データ書き込み電圧検出回路は、通常“HIG
H”を出力しており、電源電圧が通常読み出し時の電源
電圧よりも高いことを検出すると、ラッチ解除信号C1
として“LOW”を出力する。
と、インバータ2とにより構成されている。NAND回
路1には、ラッチ信号A1と、ラッチ解除信号C1とが
入力される。このラッチ解除信号C1は、データ書き込
み電圧検出回路から出力される。つまり、不揮発性半導
体記憶装置においては、データ書き込み時には電源電圧
を通常読み出し時の電源電圧よりも高くする。例えば、
データ書き込み時の電源電圧Vppは12.5Vに設定さ
れる。データ書き込み電圧検出回路は、通常“HIG
H”を出力しており、電源電圧が通常読み出し時の電源
電圧よりも高いことを検出すると、ラッチ解除信号C1
として“LOW”を出力する。
【0022】本実施例においては、ラッチ解除信号C1
が“HIGH”の場合には、ラッチ信号A1がそのまま
ラッチ回路に与えられる。この場合、本実施例の不揮発
性半導体装置は、従来と同様に動作する。一方、ラッチ
解除信号C1が“LOW”の場合は、ラッチ信号A1の
状態に拘らず、ラッチ回路には“LOW”が与えられ
る。これにより、ラッチ回路はセンスアンプ6の出力信
号SOを反転し出力信号DOとして出力する。即ち、ラ
ッチ解除信号C1が“LOW”の場合には、ラッチ回路
の出力は信号SOに伴って変化する。従って、電源電圧
Vccにノイズが発生したとしても、ラッチ回路の誤ラッ
チを回避することができる。
が“HIGH”の場合には、ラッチ信号A1がそのまま
ラッチ回路に与えられる。この場合、本実施例の不揮発
性半導体装置は、従来と同様に動作する。一方、ラッチ
解除信号C1が“LOW”の場合は、ラッチ信号A1の
状態に拘らず、ラッチ回路には“LOW”が与えられ
る。これにより、ラッチ回路はセンスアンプ6の出力信
号SOを反転し出力信号DOとして出力する。即ち、ラ
ッチ解除信号C1が“LOW”の場合には、ラッチ回路
の出力は信号SOに伴って変化する。従って、電源電圧
Vccにノイズが発生したとしても、ラッチ回路の誤ラッ
チを回避することができる。
【0023】図2は本発明の第2の実施例に係る不揮発
性半導体記憶装置のラッチ解除回路を示す回路図であ
る。
性半導体記憶装置のラッチ解除回路を示す回路図であ
る。
【0024】本実施例においては、ラッチ解除回路がN
OR回路7とインバータ8とにより構成されている。デ
ータ書き込み電圧検出回路は、通常“LOW”を出力し
ており、電源電圧が通常読み出し時の電源電圧よりも高
いことを検出すると、ラッチ解除信号として“HIG
H”を出力する。即ち、本実施例においては、データ書
き込み電圧検出回路は、第1の実施例のデータ書き込み
電圧検出回路とは逆の信号を出力する。
OR回路7とインバータ8とにより構成されている。デ
ータ書き込み電圧検出回路は、通常“LOW”を出力し
ており、電源電圧が通常読み出し時の電源電圧よりも高
いことを検出すると、ラッチ解除信号として“HIG
H”を出力する。即ち、本実施例においては、データ書
き込み電圧検出回路は、第1の実施例のデータ書き込み
電圧検出回路とは逆の信号を出力する。
【0025】本実施例においても、第1の実施例と同様
の効果を得ることができる。
の効果を得ることができる。
【0026】
【発明の効果】以上説明したように本発明に係る不揮発
性半導体記憶装置は、ラッチ解除信号に応じてラッチ回
路のラッチ動作を解除するラッチ解除回路が設けられて
いるから、書き込みベリファイ時のセンスアンプの出力
誤動作によるラッチ回路の誤ラッチを回避することがで
きる。
性半導体記憶装置は、ラッチ解除信号に応じてラッチ回
路のラッチ動作を解除するラッチ解除回路が設けられて
いるから、書き込みベリファイ時のセンスアンプの出力
誤動作によるラッチ回路の誤ラッチを回避することがで
きる。
【図1】本発明の第1の実施例に係る不揮発性半導体記
憶装置を示す回路図である。
憶装置を示す回路図である。
【図2】本発明の第2の実施例に係る不揮発性半導体記
憶装置のラッチ解除回路を示す回路図である。
憶装置のラッチ解除回路を示す回路図である。
【図3】従来の不揮発性半導体記憶装置を示す回路図で
ある。
ある。
【図4】従来の問題点を示す信号波形図である。
【符号の説明】 1;NAND回路 2〜5,8;インバータ 6;センスアンプ 7;NOR回路 10;ラッチ解除回路
Claims (3)
- 【請求項1】 メモリセルに保持されたデータを検知し
て出力するセンスアンプと、ラッチ信号に応じて前記セ
ンスアンプの出力をラッチするラッチ回路と、ラッチ解
除信号に応じて前記ラッチ回路のラッチ動作を解除する
ラッチ解除回路とを有することを特徴とする不揮発性半
導体記憶装置。 - 【請求項2】 前記ラッチ解除回路は、前記ラッチ信号
及び前記ラッチ解除信号を入力とするNAND回路によ
り構成されることを特徴とする請求項1に記載の不揮発
性半導体記憶装置。 - 【請求項3】 前記ラッチ解除信号は書き込み用電圧検
出回路により生成されることを特徴とする請求項1又は
2に記載の不揮発性半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26375292A JP2819964B2 (ja) | 1992-10-01 | 1992-10-01 | 不揮発性半導体記憶装置 |
US08/130,452 US5408432A (en) | 1992-10-01 | 1993-10-01 | Non-volatile semiconductor memory device |
EP93115916A EP0591869B1 (en) | 1992-10-01 | 1993-10-01 | Non-volatile semiconductor memory device |
DE69323378T DE69323378T2 (de) | 1992-10-01 | 1993-10-01 | Nicht-flüchtige Halbleiterspeicheranordnung |
KR1019930020305A KR960016498B1 (ko) | 1992-10-01 | 1993-10-02 | 불휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26375292A JP2819964B2 (ja) | 1992-10-01 | 1992-10-01 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06111586A true JPH06111586A (ja) | 1994-04-22 |
JP2819964B2 JP2819964B2 (ja) | 1998-11-05 |
Family
ID=17393802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26375292A Expired - Fee Related JP2819964B2 (ja) | 1992-10-01 | 1992-10-01 | 不揮発性半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5408432A (ja) |
EP (1) | EP0591869B1 (ja) |
JP (1) | JP2819964B2 (ja) |
KR (1) | KR960016498B1 (ja) |
DE (1) | DE69323378T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010020843A (ja) * | 2008-07-10 | 2010-01-28 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886927A (en) * | 1996-06-11 | 1999-03-23 | Nkk Corporation | Nonvolatile memory device with verify function |
JP4004306B2 (ja) * | 2002-02-14 | 2007-11-07 | 富士通株式会社 | 書き込み動作中に読み出し動作を行う半導体不揮発性メモリ |
US7385855B2 (en) * | 2005-12-26 | 2008-06-10 | Ememory Technology Inc. | Nonvolatile memory device having self reprogramming function |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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