JPH06111586A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH06111586A JPH06111586A JP26375292A JP26375292A JPH06111586A JP H06111586 A JPH06111586 A JP H06111586A JP 26375292 A JP26375292 A JP 26375292A JP 26375292 A JP26375292 A JP 26375292A JP H06111586 A JPH06111586 A JP H06111586A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- signal
- circuit
- semiconductor memory
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 不揮発性メモリセルに書き込まれたデータを
検出するセンスアンプ及びこのセンスアンプの出力をラ
ッチ信号に応じてラッチするラッチ回路が設けられた不
揮発性半導体記憶装置（特に、ＥＰＲＯＭ）において、
メモリ書き込みベリファイ時のラッチ回路の誤ラッチを
回避する。 【構成】 ラッチ解除信号Ｃ１に応じてラッチ信号Ａ１
がラッチ回路に入力されることを阻止するラッチ解除回
路１０が設けられている。ラッチ解除信号Ｃ１は、例え
ばデータ書き込み用電圧検出回路により生成される信号
であり、通常読み出し時には“ＨＩＧＨ”、書き込みベ
リファイ時には“ＬＯＷ”になる。
検出するセンスアンプ及びこのセンスアンプの出力をラ
ッチ信号に応じてラッチするラッチ回路が設けられた不
揮発性半導体記憶装置（特に、ＥＰＲＯＭ）において、
メモリ書き込みベリファイ時のラッチ回路の誤ラッチを
回避する。 【構成】 ラッチ解除信号Ｃ１に応じてラッチ信号Ａ１
がラッチ回路に入力されることを阻止するラッチ解除回
路１０が設けられている。ラッチ解除信号Ｃ１は、例え
ばデータ書き込み用電圧検出回路により生成される信号
であり、通常読み出し時には“ＨＩＧＨ”、書き込みベ
リファイ時には“ＬＯＷ”になる。
Description
【０００１】
【産業上の利用分野】本発明は、その出力部にセンスア
ンプ及びラッチ回路を備えた不揮発性半導体記憶装置
（特に、ＥＰＲＯＭ）に関する。
ンプ及びラッチ回路を備えた不揮発性半導体記憶装置
（特に、ＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】図３は従来の不揮発性半導体記憶装置を
示す回路図である。
示す回路図である。
【０００３】メモリセルＭ０１，Ｍ０２，ＭＲ１は、い
ずれもフローティングゲート及びコントロールゲートを
もつ不揮発性ＭＯＳＦＥＴ（ＭＯＳ形電界効果トランジ
スタ）であり、前記フローティングゲートに蓄積される
電荷によりデータを記憶する。これらのメモリセルＭ０
１，Ｍ０２はディジット線Ｄ１，Ｄ０と接地との間に接
続されており、そのコントロールゲートにはワード選択
信号Ｘw が選択的に与えられるようになっている。ま
た、メモリセルＭＲ１はリファレンス用ディジット線Ｒ
１と接地との間に接続されており、このメモリセルＭＲ
１のコントロールゲートにはワード選択信号Ｘw が選択
的に与えられる。
ずれもフローティングゲート及びコントロールゲートを
もつ不揮発性ＭＯＳＦＥＴ（ＭＯＳ形電界効果トランジ
スタ）であり、前記フローティングゲートに蓄積される
電荷によりデータを記憶する。これらのメモリセルＭ０
１，Ｍ０２はディジット線Ｄ１，Ｄ０と接地との間に接
続されており、そのコントロールゲートにはワード選択
信号Ｘw が選択的に与えられるようになっている。ま
た、メモリセルＭＲ１はリファレンス用ディジット線Ｒ
１と接地との間に接続されており、このメモリセルＭＲ
１のコントロールゲートにはワード選択信号Ｘw が選択
的に与えられる。
【０００４】ディジット線Ｄ１，Ｄ０とセンスアンプ６
の一方の入力端との間には夫々ＮチャネルＭＯＳＦＥＴ
Ｎ０２，Ｎ０１が接続されている。このＮチャネルＭＯ
ＳＦＥＴＮ０１，Ｎ０２の各ゲートには夫々ディジット
線選択信号Ｙ１，Ｙ２が入力されるようになっている。
また、ディジット線Ｒ１とセンスアンプ６の他方の入力
端との間にはＮチャネルＭＯＳＦＥＴＮＲ１が接続され
ている。このＮチャネルＭＯＳＦＥＴＮＲ１のゲートは
電源Ｖccに接続されている。
の一方の入力端との間には夫々ＮチャネルＭＯＳＦＥＴ
Ｎ０２，Ｎ０１が接続されている。このＮチャネルＭＯ
ＳＦＥＴＮ０１，Ｎ０２の各ゲートには夫々ディジット
線選択信号Ｙ１，Ｙ２が入力されるようになっている。
また、ディジット線Ｒ１とセンスアンプ６の他方の入力
端との間にはＮチャネルＭＯＳＦＥＴＮＲ１が接続され
ている。このＮチャネルＭＯＳＦＥＴＮＲ１のゲートは
電源Ｖccに接続されている。
【０００５】このセンスアンプ６の出力信号ＳＯはラッ
チ回路２０に入力される。このラッチ回路２０は、Ｐチ
ャネルＭＯＳＦＥＴＰ１１〜Ｐ１３と、ＮチャネルＭＯ
ＳＦＥＴＮ１１〜Ｎ１３と、インバータ３〜５とにより
構成されている。ＭＯＳＦＥＴＰ１１のソースは電源Ｖ
ccに接続され、ドレインはＭＯＳＦＥＴＰ１２のソース
に接続されている。このＭＯＳＦＥＴＰ１２のドレイン
はＭＯＳＦＥＴＮ１１のドレインに接続されており、こ
のＭＯＳＦＥＴＮ１１のソースはＭＯＳＦＥＴＮ１２の
ドレインに接続されている。そして、このＭＯＳＦＥＴ
Ｎ１２のソースは接地に接続されている。ＭＯＳＦＥＴ
Ｐ１２及びＭＯＳＦＥＴＮ１１の各ゲートにはセンスア
ンプ６の出力信号ＳＯが入力される。また、ＭＯＳＦＥ
ＴＰ１１及びＭＯＳＦＥＴＮ１２の各ゲートには夫々ラ
ッチ信号Ａ１’及びこのラッチ信号Ａ１’をインバータ
３で反転した信号が与えられる。即ち、これらのＭＯＳ
ＦＥＴＰ１１，Ｐ１２，Ｎ１１，Ｎ１２によりクロック
インバータが構成されている。
チ回路２０に入力される。このラッチ回路２０は、Ｐチ
ャネルＭＯＳＦＥＴＰ１１〜Ｐ１３と、ＮチャネルＭＯ
ＳＦＥＴＮ１１〜Ｎ１３と、インバータ３〜５とにより
構成されている。ＭＯＳＦＥＴＰ１１のソースは電源Ｖ
ccに接続され、ドレインはＭＯＳＦＥＴＰ１２のソース
に接続されている。このＭＯＳＦＥＴＰ１２のドレイン
はＭＯＳＦＥＴＮ１１のドレインに接続されており、こ
のＭＯＳＦＥＴＮ１１のソースはＭＯＳＦＥＴＮ１２の
ドレインに接続されている。そして、このＭＯＳＦＥＴ
Ｎ１２のソースは接地に接続されている。ＭＯＳＦＥＴ
Ｐ１２及びＭＯＳＦＥＴＮ１１の各ゲートにはセンスア
ンプ６の出力信号ＳＯが入力される。また、ＭＯＳＦＥ
ＴＰ１１及びＭＯＳＦＥＴＮ１２の各ゲートには夫々ラ
ッチ信号Ａ１’及びこのラッチ信号Ａ１’をインバータ
３で反転した信号が与えられる。即ち、これらのＭＯＳ
ＦＥＴＰ１１，Ｐ１２，Ｎ１１，Ｎ１２によりクロック
インバータが構成されている。
【０００６】このクロックインバータの出力ＤＯは、イ
ンバータ５に入力される。このインバータ５の出力はイ
ンバータ４に入力され、インバータ４の出力はＰチャネ
ルＭＯＳＦＥＴＰ１３及びＮチャネルＭＯＳＦＥＴＮ１
３からなるトランスファーゲートに入力される。このト
ランスファーゲートの出力端は、前述のクロックインバ
ータの出力端に接続されている。
ンバータ５に入力される。このインバータ５の出力はイ
ンバータ４に入力され、インバータ４の出力はＰチャネ
ルＭＯＳＦＥＴＰ１３及びＮチャネルＭＯＳＦＥＴＮ１
３からなるトランスファーゲートに入力される。このト
ランスファーゲートの出力端は、前述のクロックインバ
ータの出力端に接続されている。
【０００７】次に、このように構成された不揮発性半導
体記憶装置の動作について説明する。
体記憶装置の動作について説明する。
【０００８】センスアンプ６は、ディジット線選択信号
Ｙ１，Ｙ２及びワード選択信号Ｘwで選択されたメモリ
セルからデータを入力し、出力信号ＳＯとしてラッチ回
路２０に出力する。ラッチ回路２０では、ラッチ信号Ａ
１’が“ＬＯＷ”（“０”）のときには、クロックイン
バータで信号ＳＯを反転して出力する。従って、信号Ｓ
Ｏの変化に伴って、信号ＤＯは変化する。
Ｙ１，Ｙ２及びワード選択信号Ｘwで選択されたメモリ
セルからデータを入力し、出力信号ＳＯとしてラッチ回
路２０に出力する。ラッチ回路２０では、ラッチ信号Ａ
１’が“ＬＯＷ”（“０”）のときには、クロックイン
バータで信号ＳＯを反転して出力する。従って、信号Ｓ
Ｏの変化に伴って、信号ＤＯは変化する。
【０００９】一方、ラッチ信号Ａ１’が“ＨＩＧＨ”
（“１”）になると、クロックインバータを構成するＭ
ＯＳＦＥＴＰ１１，Ｎ１２がオフ状態になると共に、Ｍ
ＯＳＦＥＴＰ１３，Ｎ１３で構成されるトランスファー
ゲートがオン状態になって、ラッチ信号Ａ１’が“ＨＩ
ＧＨ”になる直前の状態をインバータ４，５により保持
する。従って、信号ＳＯが変化しても信号ＤＯは変化し
ない。
（“１”）になると、クロックインバータを構成するＭ
ＯＳＦＥＴＰ１１，Ｎ１２がオフ状態になると共に、Ｍ
ＯＳＦＥＴＰ１３，Ｎ１３で構成されるトランスファー
ゲートがオン状態になって、ラッチ信号Ａ１’が“ＨＩ
ＧＨ”になる直前の状態をインバータ４，５により保持
する。従って、信号ＳＯが変化しても信号ＤＯは変化し
ない。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置には以下に示す問題点がある。
即ち、不揮発性半導体記憶装置においては、書き込みベ
リファイ時に電源電圧Ｖccを６．５Ｖに上げている。こ
のために、書き込みベリファイ時は、通常読み出しモー
ド時（Ｖcc＝４．５〜５．５Ｖ）に比して、センスアン
プ６からの出力信号ＳＯが出力バッファの変動により発
生するノイズの影響を受けやすくなる。
不揮発性半導体記憶装置には以下に示す問題点がある。
即ち、不揮発性半導体記憶装置においては、書き込みベ
リファイ時に電源電圧Ｖccを６．５Ｖに上げている。こ
のために、書き込みベリファイ時は、通常読み出しモー
ド時（Ｖcc＝４．５〜５．５Ｖ）に比して、センスアン
プ６からの出力信号ＳＯが出力バッファの変動により発
生するノイズの影響を受けやすくなる。
【００１１】図４は上述のノイズの影響を示す入力波形
図である。不揮発性半導体記憶装置は、クロック信号に
同期して外部からアドレス信号を入力する。センスアン
プは、このアドレスにより決定されるメモリセルに格納
されているデータを入力し、出力信号ＳＯとして出力す
る。例えば、タイミングｔ０でアドレス信号が立ち上が
り、それに応じて信号ＳＯが実線で示すように“ＬＯ
Ｗ”から“ＨＩＧＨ”に変化したとする。この場合は、
何ら不都合は発生しない。しかし、センスアンプの出力
信号Ｓ０が“ＬＯＷ”から“ＬＯＷ”になるとき（即
ち、“ＬＯＷ”が連続するとき）に、破線で示すよう
に、タイミングｔ１にノイズが発生する。このノイズ
は、電源電圧Ｖccが高いほど大きくなる。
図である。不揮発性半導体記憶装置は、クロック信号に
同期して外部からアドレス信号を入力する。センスアン
プは、このアドレスにより決定されるメモリセルに格納
されているデータを入力し、出力信号ＳＯとして出力す
る。例えば、タイミングｔ０でアドレス信号が立ち上が
り、それに応じて信号ＳＯが実線で示すように“ＬＯ
Ｗ”から“ＨＩＧＨ”に変化したとする。この場合は、
何ら不都合は発生しない。しかし、センスアンプの出力
信号Ｓ０が“ＬＯＷ”から“ＬＯＷ”になるとき（即
ち、“ＬＯＷ”が連続するとき）に、破線で示すよう
に、タイミングｔ１にノイズが発生する。このノイズ
は、電源電圧Ｖccが高いほど大きくなる。
【００１２】一方、ラッチ信号Ａ１’は、タイミングｔ
２で“ＨＩＧＨ”から“ＬＯＷ”に変化し、タイミング
ｔ１で“ＬＯＷ”から“ＨＩＧＨ”に変化するとする。
そうすると、ラッチ回路ではタイミングｔ１の時点での
センスアンプの出力信号ＳＯのレベルを検知して保持す
るため、ノイズにより誤ったデータを保持してしまうこ
とがある。
２で“ＨＩＧＨ”から“ＬＯＷ”に変化し、タイミング
ｔ１で“ＬＯＷ”から“ＨＩＧＨ”に変化するとする。
そうすると、ラッチ回路ではタイミングｔ１の時点での
センスアンプの出力信号ＳＯのレベルを検知して保持す
るため、ノイズにより誤ったデータを保持してしまうこ
とがある。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、書き込みベリファイ時の誤動作を防止する
ことができる不揮発性半導体記憶装置を提供することを
目的とする。
のであって、書き込みベリファイ時の誤動作を防止する
ことができる不揮発性半導体記憶装置を提供することを
目的とする。
【００１４】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、メモリセルに保持されたデータを検知
して出力するセンスアンプと、ラッチ信号に応じて前記
センスアンプの出力をラッチするラッチ回路と、ラッチ
解除信号に応じて前記ラッチ回路のラッチ動作を解除す
るラッチ解除回路とを有することを特徴とする。
導体記憶装置は、メモリセルに保持されたデータを検知
して出力するセンスアンプと、ラッチ信号に応じて前記
センスアンプの出力をラッチするラッチ回路と、ラッチ
解除信号に応じて前記ラッチ回路のラッチ動作を解除す
るラッチ解除回路とを有することを特徴とする。
【００１５】
【作用】本発明においては、ラッチ解除信号に応じてラ
ッチ回路のラッチ動作を解除するラッチ解除回路が設け
られている。前記ラッチ解除信号はデータ書き込み時に
出力される信号であり、例えば書き込み用電源電圧検出
回路において生成される。即ち、データ書き込み時には
電源電圧を通常読み出し時よりも高くするため、前記書
き込み用電源電圧検出回路はこの電源電圧の変化を検出
してラッチ解除信号を出力する。
ッチ回路のラッチ動作を解除するラッチ解除回路が設け
られている。前記ラッチ解除信号はデータ書き込み時に
出力される信号であり、例えば書き込み用電源電圧検出
回路において生成される。即ち、データ書き込み時には
電源電圧を通常読み出し時よりも高くするため、前記書
き込み用電源電圧検出回路はこの電源電圧の変化を検出
してラッチ解除信号を出力する。
【００１６】本発明に係る不揮発性半導体記憶装置にお
いては、このようにデータ書き込みベリファイ時にはラ
ッチ回路のラッチ動作を解除して常にデータ入力期間と
する。これにより、ラッチ回路の誤ラッチを回避するこ
とができる。
いては、このようにデータ書き込みベリファイ時にはラ
ッチ回路のラッチ動作を解除して常にデータ入力期間と
する。これにより、ラッチ回路の誤ラッチを回避するこ
とができる。
【００１７】なお、ラッチ解除信号は、例えばラッチ信
号及びラッチ解除信号を入力とするＮＡＮＤ回路で容易
に構成することができる。
号及びラッチ解除信号を入力とするＮＡＮＤ回路で容易
に構成することができる。
【００１８】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１９】図１は、本発明の第１の実施例に係る不揮
発性半導体記憶装置を示す回路図である。
発性半導体記憶装置を示す回路図である。
【００２０】本実施例が従来と異なる点はラッチ解除回
路１０を介してラッチ回路にラッチ信号Ａ１を与えるこ
とにあり、その他の構成は基本的には従来と同様である
ので、図１において図３と同一物には同一符号を付して
その詳しい説明は省略する。
路１０を介してラッチ回路にラッチ信号Ａ１を与えるこ
とにあり、その他の構成は基本的には従来と同様である
ので、図１において図３と同一物には同一符号を付して
その詳しい説明は省略する。
【００２１】ラッチ解除回路１０は、ＮＡＮＤ回路１
と、インバータ２とにより構成されている。ＮＡＮＤ回
路１には、ラッチ信号Ａ１と、ラッチ解除信号Ｃ１とが
入力される。このラッチ解除信号Ｃ１は、データ書き込
み電圧検出回路から出力される。つまり、不揮発性半導
体記憶装置においては、データ書き込み時には電源電圧
を通常読み出し時の電源電圧よりも高くする。例えば、
データ書き込み時の電源電圧Ｖppは１２．５Ｖに設定さ
れる。データ書き込み電圧検出回路は、通常“ＨＩＧ
Ｈ”を出力しており、電源電圧が通常読み出し時の電源
電圧よりも高いことを検出すると、ラッチ解除信号Ｃ１
として“ＬＯＷ”を出力する。
と、インバータ２とにより構成されている。ＮＡＮＤ回
路１には、ラッチ信号Ａ１と、ラッチ解除信号Ｃ１とが
入力される。このラッチ解除信号Ｃ１は、データ書き込
み電圧検出回路から出力される。つまり、不揮発性半導
体記憶装置においては、データ書き込み時には電源電圧
を通常読み出し時の電源電圧よりも高くする。例えば、
データ書き込み時の電源電圧Ｖppは１２．５Ｖに設定さ
れる。データ書き込み電圧検出回路は、通常“ＨＩＧ
Ｈ”を出力しており、電源電圧が通常読み出し時の電源
電圧よりも高いことを検出すると、ラッチ解除信号Ｃ１
として“ＬＯＷ”を出力する。
【００２２】本実施例においては、ラッチ解除信号Ｃ１
が“ＨＩＧＨ”の場合には、ラッチ信号Ａ１がそのまま
ラッチ回路に与えられる。この場合、本実施例の不揮発
性半導体装置は、従来と同様に動作する。一方、ラッチ
解除信号Ｃ１が“ＬＯＷ”の場合は、ラッチ信号Ａ１の
状態に拘らず、ラッチ回路には“ＬＯＷ”が与えられ
る。これにより、ラッチ回路はセンスアンプ６の出力信
号ＳＯを反転し出力信号ＤＯとして出力する。即ち、ラ
ッチ解除信号Ｃ１が“ＬＯＷ”の場合には、ラッチ回路
の出力は信号ＳＯに伴って変化する。従って、電源電圧
Ｖccにノイズが発生したとしても、ラッチ回路の誤ラッ
チを回避することができる。
が“ＨＩＧＨ”の場合には、ラッチ信号Ａ１がそのまま
ラッチ回路に与えられる。この場合、本実施例の不揮発
性半導体装置は、従来と同様に動作する。一方、ラッチ
解除信号Ｃ１が“ＬＯＷ”の場合は、ラッチ信号Ａ１の
状態に拘らず、ラッチ回路には“ＬＯＷ”が与えられ
る。これにより、ラッチ回路はセンスアンプ６の出力信
号ＳＯを反転し出力信号ＤＯとして出力する。即ち、ラ
ッチ解除信号Ｃ１が“ＬＯＷ”の場合には、ラッチ回路
の出力は信号ＳＯに伴って変化する。従って、電源電圧
Ｖccにノイズが発生したとしても、ラッチ回路の誤ラッ
チを回避することができる。
【００２３】図２は本発明の第２の実施例に係る不揮発
性半導体記憶装置のラッチ解除回路を示す回路図であ
る。
性半導体記憶装置のラッチ解除回路を示す回路図であ
る。
【００２４】本実施例においては、ラッチ解除回路がＮ
ＯＲ回路７とインバータ８とにより構成されている。デ
ータ書き込み電圧検出回路は、通常“ＬＯＷ”を出力し
ており、電源電圧が通常読み出し時の電源電圧よりも高
いことを検出すると、ラッチ解除信号として“ＨＩＧ
Ｈ”を出力する。即ち、本実施例においては、データ書
き込み電圧検出回路は、第１の実施例のデータ書き込み
電圧検出回路とは逆の信号を出力する。
ＯＲ回路７とインバータ８とにより構成されている。デ
ータ書き込み電圧検出回路は、通常“ＬＯＷ”を出力し
ており、電源電圧が通常読み出し時の電源電圧よりも高
いことを検出すると、ラッチ解除信号として“ＨＩＧ
Ｈ”を出力する。即ち、本実施例においては、データ書
き込み電圧検出回路は、第１の実施例のデータ書き込み
電圧検出回路とは逆の信号を出力する。
【００２５】本実施例においても、第１の実施例と同様
の効果を得ることができる。
の効果を得ることができる。
【００２６】
【発明の効果】以上説明したように本発明に係る不揮発
性半導体記憶装置は、ラッチ解除信号に応じてラッチ回
路のラッチ動作を解除するラッチ解除回路が設けられて
いるから、書き込みベリファイ時のセンスアンプの出力
誤動作によるラッチ回路の誤ラッチを回避することがで
きる。
性半導体記憶装置は、ラッチ解除信号に応じてラッチ回
路のラッチ動作を解除するラッチ解除回路が設けられて
いるから、書き込みベリファイ時のセンスアンプの出力
誤動作によるラッチ回路の誤ラッチを回避することがで
きる。
【図１】本発明の第１の実施例に係る不揮発性半導体記
憶装置を示す回路図である。
憶装置を示す回路図である。
【図２】本発明の第２の実施例に係る不揮発性半導体記
憶装置のラッチ解除回路を示す回路図である。
憶装置のラッチ解除回路を示す回路図である。
【図３】従来の不揮発性半導体記憶装置を示す回路図で
ある。
ある。
【図４】従来の問題点を示す信号波形図である。
【符号の説明】 １；ＮＡＮＤ回路 ２〜５，８；インバータ ６；センスアンプ ７；ＮＯＲ回路 １０；ラッチ解除回路
Claims (3)
- 【請求項１】 メモリセルに保持されたデータを検知し
て出力するセンスアンプと、ラッチ信号に応じて前記セ
ンスアンプの出力をラッチするラッチ回路と、ラッチ解
除信号に応じて前記ラッチ回路のラッチ動作を解除する
ラッチ解除回路とを有することを特徴とする不揮発性半
導体記憶装置。 - 【請求項２】 前記ラッチ解除回路は、前記ラッチ信号
及び前記ラッチ解除信号を入力とするＮＡＮＤ回路によ
り構成されることを特徴とする請求項１に記載の不揮発
性半導体記憶装置。 - 【請求項３】 前記ラッチ解除信号は書き込み用電圧検
出回路により生成されることを特徴とする請求項１又は
２に記載の不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26375292A JP2819964B2 (ja) | 1992-10-01 | 1992-10-01 | 不揮発性半導体記憶装置 |
| US08/130,452 US5408432A (en) | 1992-10-01 | 1993-10-01 | Non-volatile semiconductor memory device |
| EP93115916A EP0591869B1 (en) | 1992-10-01 | 1993-10-01 | Non-volatile semiconductor memory device |
| DE69323378T DE69323378T2 (de) | 1992-10-01 | 1993-10-01 | Nicht-flüchtige Halbleiterspeicheranordnung |
| KR1019930020305A KR960016498B1 (ko) | 1992-10-01 | 1993-10-02 | 불휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26375292A JP2819964B2 (ja) | 1992-10-01 | 1992-10-01 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111586A true JPH06111586A (ja) | 1994-04-22 |
| JP2819964B2 JP2819964B2 (ja) | 1998-11-05 |
Family
ID=17393802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26375292A Expired - Fee Related JP2819964B2 (ja) | 1992-10-01 | 1992-10-01 | 不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5408432A (ja) |
| EP (1) | EP0591869B1 (ja) |
| JP (1) | JP2819964B2 (ja) |
| KR (1) | KR960016498B1 (ja) |
| DE (1) | DE69323378T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020843A (ja) * | 2008-07-10 | 2010-01-28 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886927A (en) * | 1996-06-11 | 1999-03-23 | Nkk Corporation | Nonvolatile memory device with verify function |
| JP4004306B2 (ja) * | 2002-02-14 | 2007-11-07 | 富士通株式会社 | 書き込み動作中に読み出し動作を行う半導体不揮発性メモリ |
| US7385855B2 (en) * | 2005-12-26 | 2008-06-10 | Ememory Technology Inc. | Nonvolatile memory device having self reprogramming function |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417298A (en) * | 1987-07-09 | 1989-01-20 | Nec Corp | Rom read-out circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58128097A (ja) * | 1981-12-29 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6124091A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | メモリ回路 |
| JP2573335B2 (ja) * | 1988-11-09 | 1997-01-22 | 株式会社東芝 | 不揮発性メモリ |
| DE69023556T2 (de) * | 1989-06-26 | 1996-07-18 | Nec Corp | Halbleiterspeicher mit einem verbesserten Datenleseschema. |
| US5146427A (en) * | 1989-08-30 | 1992-09-08 | Hitachi Ltd. | High speed semiconductor memory having a direct-bypass signal path |
-
1992
- 1992-10-01 JP JP26375292A patent/JP2819964B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-01 EP EP93115916A patent/EP0591869B1/en not_active Expired - Lifetime
- 1993-10-01 US US08/130,452 patent/US5408432A/en not_active Expired - Fee Related
- 1993-10-01 DE DE69323378T patent/DE69323378T2/de not_active Expired - Fee Related
- 1993-10-02 KR KR1019930020305A patent/KR960016498B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417298A (en) * | 1987-07-09 | 1989-01-20 | Nec Corp | Rom read-out circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020843A (ja) * | 2008-07-10 | 2010-01-28 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0591869A3 (en) | 1994-10-19 |
| DE69323378D1 (de) | 1999-03-18 |
| DE69323378T2 (de) | 1999-09-30 |
| US5408432A (en) | 1995-04-18 |
| KR960016498B1 (ko) | 1996-12-12 |
| JP2819964B2 (ja) | 1998-11-05 |
| EP0591869B1 (en) | 1999-02-03 |
| EP0591869A2 (en) | 1994-04-13 |
| KR940010112A (ko) | 1994-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5880998A (en) | Synchronous semiconductor memory device in which current consumed by input buffer circuit is reduced | |
| US7495974B2 (en) | Delay selecting circuit for semiconductor memory device | |
| KR940006611B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 | |
| JP2021149989A (ja) | 記憶装置 | |
| JPH10106299A (ja) | 半導体メモリ装置のメモリセルテスト用の高電圧感知回路 | |
| JP3406698B2 (ja) | 半導体装置 | |
| JPH03108196A (ja) | 電気的消去・書込み可能型不揮発性半導体記憶装置 | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| US6738295B2 (en) | Semiconductor memory device and associated data read method | |
| JP2819964B2 (ja) | 不揮発性半導体記憶装置 | |
| US6496443B2 (en) | Data buffer control circuits, integrated circuit memory devices and methods of operation thereof using read cycle initiated data buffer clock signals | |
| KR19990033435A (ko) | 반도체 메모리의 독출회로 | |
| US6337819B1 (en) | Semiconductor device having on-chip terminal with voltage to be measured in test | |
| JPH081755B2 (ja) | 置換アドレス判定回路 | |
| JP3762558B2 (ja) | 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路 | |
| US6088422A (en) | One-pin shift register interface | |
| US6628559B2 (en) | Semiconductor memory device having refreshing function | |
| JP3530402B2 (ja) | 半導体集積回路装置 | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| JP2534697B2 (ja) | 半導体記憶装置 | |
| JPH1166875A (ja) | 半導体記憶回路 | |
| US5940323A (en) | Erase circuit of flash memory device | |
| US6678193B2 (en) | Apparatus and method for tracking between data and echo clock | |
| KR0140161B1 (ko) | 메모리 셀의 검출 및 확인 겸용회로 | |
| US7184357B2 (en) | Decoding circuit for memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |