KR100469375B1 - 플래쉬 메모리 소자 - Google Patents
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Abstract
본 발명은 메모리 셀의 문턱전압 변화에 의한 에러를 최소화하여 안정된 데이터를 얻을 수 있는 플래쉬 메모리 소자에 관한 것으로, 데이터를 저장하는 플래쉬 메모리 셀과, 리드 인에이블(read enable) 신호 및 문턱전압 검출신호에 의해 인에이블되어 상기 플래쉬 메모리 셀의 문턱전압을 검출하여 검출된 문턱전압에 따른 문턱전압 보상전압을 출력하는 문턱전압 검출부와, 상기 리드 인에이블 신호에 의해 인에이블되어 상기 문턱전압 보상전압에 의해 상기 플래쉬 메모리 셀에 저장된 데이터를 증폭시켜 출력하는 센스앰프를 포함하여 구성된다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 메모리 셀의 문턱전압 변화에 의한 에러를 최소화하여 안정된 데이터를 얻을 수 있는 플래쉬 메모리 소자에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 플래쉬 메모리 소자에 관하여 설명하면 다음과 같다.
도 1은 종래의 플래쉬 메모리 소자를 나타낸 블록도이고, 도 2는 종래의 플래쉬 메모리 소자를 나타낸 회로도이다.
도 1에 도시한 바와 같이, 종래의 플래쉬 메모리 소자는 소정의 데이터를 저장하는 플래쉬 메모리 셀(1)과, 리드 인에이블(read enable) 신호에 의해 상기 플래쉬 메모리 셀(1)에 저장된 데이터를 증폭시켜 출력하는 센스앰프(2)를 포함하여 구성된다.
여기서, 상기 센스앰프(2)는 리드 인에이블 신호를 일정시간 지연시키는 제 1 지연부(DL1)와, 상기 제 1 지연부(DL1)에 의해 지연된 리드 인에이블 신호에 따라서 전원전압을 스위칭하는 풀-업 트랜지스터(PM)와, 상기 리드 인에이블 신호를 반전하는 제 1, 제 2 인버터(INV1)INV2)와, 상기 제 1 인버터(INV1)에 의해 반전된 리드 인에이블 신호에 의해 접지단을 스위칭하는 풀-다운 트랜지스터(NM)와, 상기 플래쉬 메모리 셀(1)의 전하량에 따라서 온/오프 제어되어되어 접지전압을 스위칭하는 제 1 엔모스(NM1)와, 상기 제 1 엔모스(NM1)에 의한 접지전압 스위칭에 의해 온/오프 제어되어 상기 풀-다운 트랜지스터(NM)에 의한 접지전압 또는 상기 풀-업 트랜지스터(PM)에 의한 전원전압을 전달하는 제 2 엔모스 트랜지스터(NM2)와, 상기 제 2 엔모스 트랜지스터(NM2)에 의해 전달되는 전원전압 또는 접지 전압을 지연시키는 제 2 지연부(DL2)와, 상기 리드 인에이블 신호에 의해 플래쉬 메모리 셀(1)의 증폭된 데이터를 선택적으로 출력하는 전송게이트(TG)를 포함한다.
상기와 같은 구성을 갖는 종래의 플래쉬 메모리 소자에서 데이터를 읽고자 하는 셀이 선택되면, 리드 인에이블 신호에 의해 플래쉬 메모리 셀(1)의 데이터를 읽게 된다.
센스앰프(2)에서는 선택된 셀의 전하량을 기준값과 비교하고, 그 비교 결과에 따라 풀-업 트랜지스터(PM) 또는 풀-다운 트랜지스터(NM)를 구동하여 셀의 전하량을 증폭시켜 출력한다.이때, 출력 데이터가 8 비트(bit)이면 하나의 뱅크에 플래쉬 메모리 셀이 8개 물려있는 있는 경우에 해당된다.통상, 상기 센스 앰프(2)는 리드 디스터브(read disturb)를 고려하여 플래쉬 메모리 셀(1)의 비트라인에 인가되는 전압을 1 볼트(volt)의 정도에 맞추어 놓게 되는데, 상기 플레쉬 메모리 셀이 프로그램된 셀이라면 플래쉬 메모리 셀의 워드라인(WL)에 전원전압(Vcc)이 인가되어도 셀이 턴온되지 않으므로 해당 셀의 비트라인에는 1 볼트의 전압이 그대로 인가된다.그러나, 프로그램되지 않은 셀의 경우에는 셀의 문턱전압에 따라서 워드라인에 Vcc가 인가되었을 경우 서로 다른 비트라인 전압이 인가되게 된다. 따라서, 같은 뱅크내의 셀인데도 서로 다른 문턱전압을 가지게 되면 센스 앰프(2)가 정확히 인식을 못하는 경우가 발생하게 되고, 데이터에 에러가 발생되는 원인이 되고 있다.
본 발명은 이와 같은 종래 기술의 플래쉬 메모리 소자의 문제를 해결하기 위한 것으로, 본 발명은 메모리 셀의 문턱전압 변화에 의한 에러를 최소화하여 안정된 데이터를 얻을 수 있는 플래쉬 메모리 소자를 제공하는 데 그 목적이 있다.
도 1은 종래의 플래쉬 메모리 소자를 개략적으로 나타낸 블록도
도 2는 종래의 플래쉬 메모리 소자를 나타낸 회로도
도 3은 본 발명에 따른 플래쉬 메모리 소자를 개략적으로 나타낸 블록도
도 4는 본 발명에 따른 플래쉬 메모리 소자를 나타낸 회로도
도 5는 본 발명에 따른 플래쉬 메모리 소자의 동작파형도
도면의 주요 부분에 대한 부호의 설명
21 : 플래쉬 메모리 셀 22 : 센스앰프
23 : 문턱전압 검출부 24 : N-bit 레지스터
25 : N-bit 풀-업부
이와 같은 목적을 달성하기 위한 본 발명은 데이터를 저장하는 플래쉬 메모리 셀과, 리드 인에이블(read enable) 신호 및 문턱전압 검출신호에 의해 인에이블되어 상기 플래쉬 메모리 셀의 문턱전압을 검출하여 검출된 값에 따른 문턱전압 보상전압을 출력하는 문턱전압 검출부와, 상기 리드 인에이블 신호에 의해 인에이블되어 상기 문턱전압 보상전압에 의해 상기 플래쉬 메모리 셀에 저장된 데이터를 증폭시켜 출력하는 센스앰프를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 플래쉬 메모리 소자에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 플래쉬 메모리 소자를 개략적으로 나타낸 블록도이고, 도 4는 본 발명에 따른 플래쉬 메모리 소자를 나타낸 회로도이며, 도 5는 본 발명에 따른 플래쉬 메모리 소자의 동작파형도이다.
도 3에 도시한 바와 같이, 본 발명의 플래쉬 메모리 소자는 데이터를 저장하는 플래쉬 메모리 셀(21)과, 리드 인에이블(read enable) 신호 및 문턱전압 검출신호를 받아 리드 구간의 절반 동안(도 5의 (가) 구간)을 할애하여 플래쉬 셀의 문턱전압을 감지하고 나머지 절반 동안(도 5의 (나) 구간)에는 감지된 문턱전압 레벨에 따라 크기가 다른 문턱전압 보상전압을 출력하는 문턱전압 검출부(23)와, 상기 리드 인에이블 신호에 의해 인에이블되어 상기 문턱전압 검출부(23)으로부터의 문턱전압 보상전압에 의해 플래쉬 메모리 셀(21)에 저장된 데이터를 증폭시켜 출력하는 센스앰프(22)를 포함하여 구성된다.
여기서, 상기 문턱전압 검출부(23)는 리드 인에이블 신호와 문턱전압 검출신호를 연산하는 NAND 게이트(NAND)와, 순차적인 문턱전압값을 가지며 상기 NAND 게이트(NAND)의 출력 신호에 의해 인에이블되어 상기 플래쉬 메모리 셀(21)의 비트라인 신호를 받아 상기 플래쉬 메모리 셀(21)의 문턱전압 레벨을 검출하는 다수개의 클럭 인버터들(Inv1,Inv2,....InvN)과, 문턱전압 검출신호에 의해 인에이블되어 상기 다수개의 클럭 인버터들(Inv1,Inv2,....InvN)의 출력을 일시적으로 저장하였다가 데이터 버스 및 N-비트 풀-업부(25)로 출력하는 N-bit 레지스터(24)와, 상기 N-비트 레지스터(24) 출력값에 따라서 크기가 다른 문턱전압 보상전압을 출력하는 N-bit 풀-업부(25)를 포함한다.
또한, 상기 센스앰프(22)는 리드 인에이블 신호를 일정시간 지연시키는 제 1 지연부(DL1)와, 상기 제 1 지연부(DL1)에 의해 지연된 리드 인에이블 신호에 따라서 전원전압을 스위칭하는 풀-업 트랜지스터(PM)와, 상기 리드 인에이블 신호를 반전하는 제 1, 제 2 인버터(INV1)INV2)와, 상기 제 1 인버터(INV1)에 의해 반전된 리드 인에이블 신호에 의해 접지단을 스위칭하는 풀-다운 트랜지스터(NM)와, 상기 플래쉬 메모리 셀(21)의 전하량에 따라서 온/오프 제어되어되는 접지전압을 스위칭하는 제 1 엔모스(NM1)와, 상기 제 1 엔모스(NM1)에 의한 접지전압 스위칭에 의해 온/오프 제어되어 상기 풀-다운 트랜지스터(NM)에 의한 접지전압 또는 상기 문턱전압 검출부(23)의 출력 전압을 전달하는 제 2 엔모스 트랜지스터(NM2)와, 상기 제 2 엔모스 트랜지스터(NM2)에 의해 전달되는 문턱전압 보상전압 또는 접지 전압을 지연시키는 제 2 지연부(DL2)와, 상기 리드 인에이블 신호에 의해 플래쉬 메모리 셀(21)의 증폭된 데이터를 선택적으로 출력하는 전송게이트(TG)를 포함한다.
상기와 같은 구성을 갖는 플래쉬 메모리 소자의 동작을 설명하면 다음과 같다.
특정 메모리 셀을 억세스하여 데이터를 읽고자 하는 경우, 리드 인에이블 신호가 센스앰프(22) 및 문턱전압 검출부(23)에 각각 인가되며 이와 동시에 문턱전압 검출신호가 상기 문턱전압 검출부(23)에 인가된다.
그리고, 상기 문턱전압 검출부(23)는 리드 구간의 절반 동안을 할애하여 선택된 메모리 셀의 전하량을 읽어들인다.
이때, 선택된 메모리 셀의 전하량이 각각 입력되는 다수개의 클럭 인버터들(Inv1,Inv2,....InvN)은 각각 서로 다른 문턱전압을 갖도록 구성되어 있으므로, 상기 메모리 셀의 전하량은 그 값에 상응하는 문턱전압을 갖는 클럭 인버터를 기점으로 반전되는 비트값을 출력하게 된다.
그리고, N-bit 레지스터(24)는 상기 클럭 인버터들(Inv1,Inv2,....InvN)의 출력을 일시적으로 저장하였다가 데이터 버스와 N-bit 풀-업부(25)에 출력한다.
여기서, 상기 N-bit 풀-업부(25)에는 N-bit 레지스터(24) 출력 데이터에 따라 크기가 다른 문턱전압 보상전압을 결정하여 출력한다.예를 들어, 상기 선택된 메모리 셀의 문턱전압이 1.5V라면, 1.5V의 문턱 전압을 갖는 클럭 인버터를 기점으로 반전되는 로직값이 N-bit 레지스터(24)에 입력되게 되고, N-bit 레지스터(24)는 이 값을 일시적으로 저장하였다가 N-bit 풀-업부(25)에 출력하는데, N-bit 풀-업부(25)는 이 로직값을 보고 선택된 메모리 셀의 문턱전압을 판단하고 이 문턱전압과 기설정 기준치을 비교하여 기준치보다 작으면 센스 앰프(22)에 의한 풀업이 강하게 일어나도록 큰 문턱전압 보상전압을 출력하고, 기준치보다 높으면 풀업이 약하게 일어나도록 작은 문턱전압 보상전압을 출력한다.따라서, 상기 문턱전압 보상전압은 상기 상기 메모리 셀의 전하량, 즉 상기 N-bit 레지스터(24)의 출력에 따라 결정되므로 센스 앰프(22)의 풀-업 사이즈는 메모리 셀의 전하량에 따라 조절되게 되어 메모리 셀의 문턱전압을 보상한다.
한편, 센스앰프(22)는 메모리 셀(21)의 전하량을 고려할 수 있도록 상기 N-bit 풀-업부(25)의 출력을 이용하여 상기 메모리 셀(21)의 데이터를 출력한다.
이와 같은 본 발명에 따른 플래쉬 메모리 소자는 다음과 같은 효과가 있다.
플래쉬 메모리 셀의 데이터를 출력하기 전에 문턱전압을 사전에 감지하고, 공정적인 요인에 의한 문턱전압의 변화량을 보상할 수 있다.
이에 따라 센스앰프를 통해 출력하는 메모리 셀의 데이터 에러를 최소화하여 안정된 데이터 값을 얻을 수 있다.
Claims (4)
- 데이터를 저장하는 플래쉬 메모리 셀과,리드 인에이블(read enable) 신호 및 문턱전압 검출신호에 의해 인에이블되어 상기 플래쉬 메모리 셀의 문턱전압을 검출하여 검출된 값에 따른 문턱전압 보상전압을 출력하는 문턱전압 검출부와,상기 리드 인에이블 신호에 의해 인에이블되어 상기 문턱전압 보상전압에 의해 상기 플래쉬 메모리 셀에 저장된 데이터를 증폭시켜 출력하는 센스앰프를 포함하여 구성됨을 특징으로 하는 플래쉬 메모리 소자.
- 제 1 항에 있어서,상기 문턱전압 검출부는상기 리드 인에이블 신호와 문턱전압 검출신호를 연산하는 NAND 게이트와,순차적인 문턱전압값을 가지며 상기 NAND 게이트의 출력에 의해 인에이블되어 상기 플래쉬 메모리 셀의 문턱전압 레벨을 검출하는 다수개의 클럭 인버터들과,상기 클럭 인버터들의 출력을 일시적으로 저장하는 레지스터와,상기 레지스터의 출력값에 따른 문턱전압 보상전압 기설정치를 출력하는 풀-업부를 포함함을 특징으로 하는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 센스앰프는상기 리드 인에이블 신호에 따라서 전원전압을 스위칭하는 풀-업 트랜지스터와,반전된 리드 인에이블 신호에 따라서 접지전압을 스위칭하는 풀-다운 트랜지스터와,상기 플래쉬 메모리 셀의 문턱전압에 따라서 접지전압을 스위칭하는 제 1 모스 트랜지스터와,상기 제 1 모스 트랜지스터의 스위칭 여부에 따라 상기 풀-다운 트랜지스터에 의한 접지전압 또는 상기 문턱전압 검출부에 의한 문턱전압 보상전압을 출력하는 트랜스퍼 게이트로 구성됨을 특징으로 하는 플래쉬 메모리 소자.
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