KR100319636B1 - 플래시 메모리 프로그램 제어 회로 - Google Patents

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Abstract

본 발명은 플래시 메모리 프로그램 제어 회로에 관한 것으로, 종래 기술에 있어서 모든 셀을 동일한 레벨의 프로그램 전압을 인가하여 프로그램하나 소거된 플래시 메모리 셀의 문턱전압이 서로 다르기 때문에 상기 플래시 메모리 셀이 완벽하게 프로그램되지 않거나 과도하게 프로그램됨으로써, 상기 플래시 메모리에 저장한 데이터를 잃어버려 전체적인 시스템이 오동작하는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 플래시 메모리 셀의 특성상 데이터가 소거된 이후 플로팅 게이트에 존재하는 전자량에 따라 변동되는 문턱전압을 서로 다른 레벨의 기준전압과 비교하여 상기 문턱전압의 레벨에 따라 서로 다른 레벨의 프로그램 전압을 인가함으로써, 상기 플래시 메모리 셀에 프로그램이 완벽하게 되지 않거나 과도하게 되는 것을 최소화하여 데이터의 소손 및 시스템의 오동작을 방지하는 효과가 있다.

Description

플래시 메모리 프로그램 제어 회로{PROGRAM CONTROL CIRCUIT FOR FLASH MEMORY}
본 발명은 플래시 메모리 프로그램 제어 회로에 관한 것으로, 특히 플래시 메모리에 프로그램을 제어하는 회로에 있어서 데이터가 소거된 셀의 문턱전압을 감지하여 그 감지된 문턱전압에 따라 상기 해당 셀의 게이트로 서로 다른 레벨의 프로그램 전압을 인가하여 프로그램을 최적화하도록 한 플래시 메모리 프로그램 제어 회로에 관한 것이다.
도 1은 종래 플래시 메모리 프로그램 제어 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 복수의 셀로 구성되어 데이터를 저장하는 플래시 메모리(10)와; 상기 플래시 메모리(10)에 데이터를 저장, 읽기 및 지우기 동작을 제어하는 플래시 메모리 제어부(20)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.
일반적으로 플래시 메모리(10)는 어떤 목적으로 사용되는냐에 따라 플래시 메모리 제어부(20)에서 이에 알맞는 조건으로 상기 플래시 메모리(10)내 복수의 셀에 전압을 인가하게 된다.
즉, 읽기/쓰기/지우기 각각의 목적에 따라 상기 플래시 메모리 제어부(20)에서 플래시 메모리(10)내 복수의 셀로 서로 다른 레벨의 전압을 인가하게 된다.
여기서, 읽기의 경우, 상기 플래시 메모리 제어부(20)는 상기 플래시 메모리(10)내 셀의 드레인과 게이트에 각각 전원전압을 인가하여 드레인과 소오스간에 흐르는 전류양으로 셀의 플로팅 게이트에 충전된 전하량을 판단하여 데이터를 읽어들이게 된다.
그리고, 쓰기의 경우, 상기 플래시 메모리 제어부(20)는 게이트에 약 11∼13V의 승압전압을 인가하여 서브스트레이트(Substrate)에 존재하는 전하를 플로팅 게이트로 끌어올려 충전하게 된다.
또한, 지우기의 경우, 상기 플래시 메모리 제어부(20)는 상기 쓰기 동작과는 반대로 소오스단에 상기 승압전압과 동일한 소거 전압을 인가하여 상기 플로팅 게이트에 충전된 전하를 방전시키게 된다.
상기와 같이 종래의 기술에 있어서 모든 셀을 동일한 레벨의 프로그램 전압을 인가하여 프로그램하나 소거된 플래시 메모리 셀의 문턱전압이 서로 다르기 때문에 상기 플래시 메모리 셀이 완벽하게 프로그램되지 않거나 과도하게 프로그램됨으로써, 상기 플래시 메모리에 저장한 데이터를 잃어버려 전체적인 시스템이 오동작하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 플래시 메모리 셀의 특성상 데이터가 소거된 이후 플로팅 게이트에 존재하는 전자량에 따라 변동되는 문턱전압을 감지하여 상기 문턱전압에 따라 서로 다른 레벨의 프로그램 전압을 상기 프로그램할 해당 셀의 게이트로 인가하도록 한 플래시 메모리 프로그램 제어 회로를 제공함에 그 목적이 있다.
도 1은 종래 플래시 메모리 프로그램 제어 회로의 구성을 보인 블록도.
도 2는 본 발명 플래시 메모리 프로그램 제어 회로의 구성을 보인 블록도.
도 3은 도 2에서 프로그램 전압 제어부 및 플래시 셀 문턱전압 감지부의 구성을 보인 회로도.
***도면의 주요 부분에 대한 부호의 설명***
120 : 플래시 셀 문턱전압 감지부 121 : 문턱전압 비교부
122 : 감지신호 출력부 123 : 기준전압 출력부
124 : 차동증폭기 125 : 래치부
130 : 프로그램 전압 제어부 I1∼I12 : 인버터
NM1∼NM15, NM20∼NM21 : 엔모스 트랜지스터
NOR1∼NOR4 : 부정합 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 복수의 셀로 구성되어 데이터를 저장하는 플래시 메모리와; 상기 플래시 메모리에 데이터를 저장, 읽기 및 지우기 동작을 제어하는 플래시 메모리 제어부와; 상기 플래시 메모리내 선택된 셀의 문턱전압 레벨을 감지하는 플래시 셀 문턱전압 감지부와; 상기 플래시 셀 문턱전압 감지부의 감지 신호에 의해 해당 셀로 인가되는 상기 플래시 메모리 제어부의 프로그램용 승압전압의 레벨을 제어하는 프로그램 전압 제어부로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명 플래시 메모리 프로그램 제어 회로의 구성을 보인 블록도로서, 이에 도시한 바와 같이 복수의 셀로 구성되어 데이터를 저장하는 플래시 메모리(100)와; 상기 플래시 메모리(100)에 데이터를 저장, 읽기 및 지우기 동작을 제어하는 플래시 메모리 제어부(110)와; 상기 플래시 메모리(100)내 선택된 셀의 문턱전압 레벨을 감지하는 플래시 셀 문턱전압 감지부(120)와; 상기 플래시 셀 문턱전압 감지부(120)의 감지 신호에 의해 해당 셀로 인가되는 상기 플래시 메모리 제어부(110)의 프로그램용 승압전압의 레벨을 제어하여 프로그램 전압으로 출력하는 프로그램 전압 제어부(130)로 구성한다.
그리고, 도 3은 플래시 셀 문턱전압 감지부(120) 및 프로그램 전압 제어부(130)의 구성을 보인 회로도로서, 이에 도시한 바와 같이 상기 플래시 셀 문턱전압 감지부(120)는 복수의 제어신호(i1∼i5)에 의해 순차적으로 서로 다른 레벨의 기준전압(Vref)과 선택된 셀의 문턱전압을 비교하여 출력하는 문턱전압 비교부(121)와; 상기 복수의 제어신호(i1∼i5)에 의해 상기 문턱전압 비교부(121)의 출력신호를 순차적으로 입력받아 상기 해당 셀의 문턱전압 레벨에 해당하는 감지신호(D1∼D4)를 출력하는 감지 신호 출력부(122)로 구성한다.
그리고, 상기 문턱전압 비교부(121)는 상기 복수의 제어신호(i1∼i5)에 의해 순차적으로 서로 다른 레벨의 기준전압(Vref)을 출력하는 기준전압 출력부(123)와; 비교 활성화 신호(Compare Active Signal)에 의해 상기 기준전압 출력부(123)에서 순차적으로 출력되는 기준전압(Vref)과 선택된 셀의 문턱전압을 차동증폭하여 출력하는 차동증폭기(124)와; 상기 차동증폭기(124)의 출력신호를 순차적으로 반전하는 인버터(I1)(I2)로 구성하며, 상기 기준전압 출력부(123)는 소오스가 접지되고 드레인이 노드(N1)에 연결되며, 상기 제어신호(i1)에 의해 도통제어되어 문턱전압을 상기 기준전압(Vref)으로 출력하는 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NM1)의 양단에 직렬 연결되며, 상기 제어신호(i2)에 의해 도통제어되어 문턱전압을 상기 기준전압(Vref)을 출력하는 엔모스 트랜지스터(NM2)(NM3)와; 상기 엔모스 트랜지스터(NM1)의 양단에 직렬 연결되며, 상기 제어신호(i3)에 의해 도통제어되어 문턱전압을 상기 기준전압(Vref)을 출력하는 엔모스 트랜지스터(NM4∼NM6)와; 상기 엔모스 트랜지스터(NM1)의 양단에 직렬 연결되며, 상기 제어신호(i4)에 의해 도통제어되어 문턱전압을 상기 기준전압(Vref)을 출력하는 엔모스 트랜지스터(NM7∼NM10)와; 상기 엔모스 트랜지스터(NM1)의 양단에 직렬 연결되며, 상기 제어신호(i5)에 의해 도통제어되어 문턱전압을 상기 기준전압(Vref)을 출력하는 엔모스트랜지스터(NM11∼NM15)로 구성한다.
그리고, 상기 감지 신호 출력부(122)는 복수의 제어신호(i1∼i5)에 의해 상기 문턱전압 비교부(121)의 비교 신호를 순차적으로 저장하는 래치부(125)와; 각각 상기 래치부(125)의 출력신호(C1)를 반전하는 인버터(I3)(I4)(I6)(I9)와; 각각 상기 래치부(125)의 출력신호(C2)를 반전하는 인버터(I5)(I7)(I10)와; 각각 상기 래치부(125)의 출력신호(C3)를 반전하는 인버터(I8)(I11)와; 상기 래치부(125)의 출력신호(C4)를 반전하는 인버터(I12)와; 상기 인버터(I3)의 출력신호와 래치부(125)의 출력신호(C2∼C5)를 입력받아 부정합 연산하여 감지 신호(D1)로 출력하는 부정합 게이트(NOR1)와; 상기 출력신호(C3∼C5)와 인버터(I4)(I5)의 출력신호를 입력받아 부정합 연산하여 감지 신호(D2)로 출력하는 부정합 게이트(NOR2)와; 상기 출력신호(C4)(C5)와 인버터(I6∼I8)의 출력신호를 입력받아 부정합 연산하여 감지 신호(D3)로 출력하는 부정합 게이트(NOR3)와; 상기 출력신호(C5)와 인버터(I9∼I12)의 출력신호를 입력받아 부정합 연산하여 감지 신호(D4)로 출력하는 부정합 게이트(NOR4)로 구성한다.
그리고, 상기 프로그램 전압 제어부(130)는 상기 감지 신호(D1)에 의해 드레인으로 인가되는 승압전압(VPP)을 문턱전압만큼 감압하여 프로그램 전압(VPP1)으로 출력하는 엔모스 트랜지스터(NM20)와; 직렬 연결되어 감지 신호(D2)에 의해 도통제어되어 드레인으로 인가되는 승압전압(VPP)을 각각의 문턱전압만큼 순차적으로 감압하여 프로그램 전압(VPP2)으로 출력하는 엔모스 트랜지스터(NM21)(NM22)와; 직렬 연결되어 감지 신호(D3)에 의해 도통제어되어 드레인으로 인가되는 승압전압(VPP)을 각각의문턱전압만큼 순차적으로 감압하여 프로그램 전압(VPP3)으로 출력하는 엔모스 트랜지스터(NM23∼NM25)와; 직렬 연결되어 감지 신호(D4)에 의해 도통제어되어 드레인으로 인가되는 승압전압(VPP)을 각각의 문턱전압만큼 순차적으로 감압하여 프로그램 전압(VPP4)으로 출력하는 엔모스 트랜지스터(NM26∼NM29)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.
우선, 플래시 메모리(100)내 복수의 셀에 저장된 데이터를 읽는 동작이나 소거하는 동작은 종래와 동일하게 동작한다. 즉, 읽는 동작은 플래시 메모리 제어부(110)에서 상기 플래시 메모리(100)내 셀의 드레인과 게이트에 각각 전원전압을 인가하여 드레인과 소오스간에 흐르는 전류양으로 셀의 플로팅 게이트에 충전된 전하량을 판단하여 데이터를 읽고, 소거 동작은 상기 플래시 메모리 제어부(110)에서 소오스에 약 11∼13V의 승압전압을 인가하여 플로팅 게이트에 충전된 전하를 방전시켜 소거한다.
그리고, 상기 플래시 메모리(100)내 선택된 셀에 데이터를 저장하는 경우, 제어신호(i1)에 의해 엔모스 트랜지스터(NM1)가 턴온된 기준전압 출력부(123)는 제어신호(Vref)로 상기 엔모스 트랜지스터(NM1)의 문턱전압에 해당하는 약 0.5V를 출력하면, 상기 기준전압 출력부(123)의 기준전압(Vref)과 선택된 플래시 셀의 문턱전압을 입력받은 차동증폭기(124)는 두 전압을 비교하여 상기 기준전압(Vref)이 낮을 경우 고전위를 출력한다.
그리고, 상기 차동증폭기(124)의 출력신호를 인버터(I1)(I2)에서 순차반전하여 입력받은 감지신호 출력부(122)내 래치부(125)는 상기 제어신호(i1)에 의해 이를 저장한다.
그리고, 제어신호(i2)에 의해 엔모스 트랜지스터(NM2)(NM3)가 턴온된 상기 기준전압 출력부(123)는 상기 제어신호(Vref)로 상기 엔모스 트랜지스터(NM2)(NM3)의 문턱전압을 합산한 약 1.0V를 출력하고, 상기 기준전압(Vref)과 선택된 플래시 셀의 문턱전압을 입력받은 상기 차동증폭기(124)는 두 전압을 비교하여 출력하고, 상기 제어신호(i2)에 의해 상기 래치부(125)는 상기 인버터(I1)(I2)에 의해 순차반전된 상기 차동증폭기(124)의 출력신호를 입력받아 저장한다.
그리고, 상기 기준전압 출력부(123)는 제어신호(i3)에 의해 턴온된 엔모스 트랜지스터(NM4∼NM6)의 문턱전압을 합산한 약 1.5V를 상기 제어신호(Vref)로 출력하고, 상기 기준전압(Vref)과 선택된 플래시 셀의 문턱전압을 입력받은 상기 차동증폭기(124)는 두 전압의 레벨을 비교하여 출력하고, 상기 제어신호(i3)에 의해 상기 래치부(125)는 상기 인버터(I1)(I2)에 의해 순차반전된 상기 차동증폭기(124)의 출력신호를 입력받아 저장한다.
그리고, 상기 기준전압 출력부(123)는 제어신호(i4)에 의해 턴온된 엔모스 트랜지스터(NM7∼NM10)의 문턱전압을 합산한 약 2.0V를 상기 제어신호(Vref)로 출력하고, 상기 기준전압(Vref)과 선택된 플래시 셀의 문턱전압을 입력받은 상기 차동증폭기(124)는 두 전압의 레벨을 비교하여 출력하고, 상기 제어신호(i4)에 의해 상기 래치부(125)는 상기 인버터(I1)(I2)에 의해 순차반전된 상기 차동증폭기(124)의 출력신호를 입력받아 저장한다.
그리고, 상기 기준전압 출력부(123)는 제어신호(i5)에 의해 턴온된 엔모스 트랜지스터(NM11∼NM15)의 문턱전압을 합산한 약 2.5V를 상기 제어신호(Vref)로 출력하고, 상기 기준전압(Vref)과 선택된 플래시 셀의 문턱전압을 입력받은 상기 차동증폭기(124)는 두 전압의 레벨을 비교하여 출력하고, 상기 제어신호(i5)에 의해 상기 래치부(125)는 상기 인버터(I1)(I2)에 의해 순차반전된 상기 차동증폭기(124)의 출력신호를 입력받아 저장한다.
여기서, 상기 복수의 제어신호(i1∼i5)에 의해 상기 문턱전압 비교부(121)의 출력신호를 순차적으로 입력받아 저장한 래치부(125)는 저장이 완료되면 이를 동시에 출력한다.
이때, 상기 래치부(125)는 출력신호(C1∼C5)를 상기 선택된 플래시 셀의 문턱전압 레벨에 따라 하기 표 1과 같이 출력한다.
그리고, 각기 상기 래치부(125)의 출력신호(C1)(C2)(C3)(C4)를 입력받은 복수의 인74버터(I3,I4,I6,I9)(I5,I7,I10)(I8,I11)(I12)는 이를 각기 반전하여 출력하면, 상기 인버터(I3)의 출력신호와 출력신호(C2∼C5)를 입력받은 부정합 게이트(NOR1)는 이를 부정합 연산하여 감지 신호(D1)로 출력하고, 상기 출력신호(C3∼C5)와인버터(I4)(I5)의 출력신호를 입력받은 부정합 게이트(NOR2)는 이를 부정합 연산하여 감지 신호(D2)로 출력하고, 상기 출력신호(C4)(C5)와 인버터(I6∼I8)의 출력신호를 입력받은 부정합 게이트(NOR3)는 이를 부정합 연산하여 감지 신호(D3)로 출력하고, 는 부정합 게이트(NOR3)와; 상기 출력신호(C5)와 인버터(I9∼I12)의 출력신호를 입력받은 부정합 게이트(NOR4)는 이를 부정합 연산하여 감지 신호(D4)로 출력한다.
따라서, 상기 감지신호 출력부(122)는 감지신호(D1∼D4)를 상기 선택된 플래시 셀의 문턱전압레벨에 따라 상기 표 1과 같이 출력한다.
그리고, 상기 플래시 셀 문턱전압 감지부(120)내 감지신호 출력부(122)의 감지신호(D1∼D4)를 입력받은 프로그램 전압 제어부(130)는 상기 감지신호(D1∼D4)에 따라 상기 플래시 메모리 제어부(110)에서 입력되는 승압전압(VPP)를 감압하여 플래시 메모리(100)내 해당 셀의 게이트로 인가한다.
여기서, 상기 프로그램 전압 제어부(130)는 상기 플래시 셀의 문턱전압이 0.5V이하이면 입력되는 승압전압(VPP)을 그대로 게이트로 인가한다.
그리고, 상기 문턱전압이 0.5V∼1.0V이면, 상기 프로그램 전압 제어부(130)는 상기 감지신호(D1)에 의해 턴온된 엔모스 트랜지스터(NM20)의 문턱전압에 해당하는 0.5V를 상기 승압전압(VPP)에서 감압하여 상기 플래시 셀의 게이트로 인가한다.
그리고, 상기 문턱전압이 1.0V∼1.5V이면, 상기 프로그램 전압 제어부(130)는 상기 감지신호(D2)에 의해 턴온된 엔모스 트랜지스터(NM21)(NM22)의 문턱전압에 해당하는 1.0V를 상기 승압전압(VPP)에서 감압하여 상기 플래시 셀의 게이트로 인가한다.
그리고, 상기 문턱전압이 1.5V∼2.0V이면, 상기 프로그램 전압 제어부(130)는 상기감지신호(D3)에 의해 턴온된 엔모스 트랜지스터(NM23∼NM25)의 문턱전압에 해당하는 1.5V를 상기 승압전압(VPP)에서 감압하여 상기 플래시 셀의 게이트로 인가한다.
그리고, 상기 문턱전압이 2.0V이상이면, 상기 프로그램 전압 제어부(130)는 상기 감지신호(D4)에 의해 턴온된 엔모스 트랜지스터(NM26∼NM29)의 문턱전압에 해당하는 2.0V를 상기 승압전압(VPP)에서 감압하여 상기 플래시 셀의 게이트로 인가한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 플래시 메모리 셀의 특성상 데이터가 소거된 이후 플로팅 게이트에 존재하는 전자량에 따라 변동되는 문턱전압을 서로 다른 레벨의 기준전압과 비교하여 상기 문턱전압의 레벨에 따라 서로 다른 레벨의 프로그램 전압을 인가함으로써, 상기 플래시 메모리 셀에 프로그램이 완벽하게 되지 않거나 과도하게 되는 것을 최소화하여 데이터의 소손 및 시스템의 오동작을 방지하는 효과가 있다.

Claims (6)

  1. 복수의 셀로 구성되어 데이터를 저장하는 플래시 메모리와; 상기 플래시 메모리에 데이터를 저장, 읽기 및 지우기 동작을 제어하는 플래시 메모리 제어부와; 상기 플래시 메모리내 선택된 셀의 문턱전압 레벨을 감지하는 플래시 셀 문턱전압 감지부와; 상기 플래시 셀 문턱전압 감지부의 감지 신호에 의해 해당 셀로 인가되는 상기 플래시 메모리 제어부의 프로그램용 승압전압의 레벨을 제어하는 프로그램 전압 제어부로 구성하여 된 것을 특징으로 하는 플래시 메모리 프로그램 제어 회로.
  2. 제1항에 있어서, 상기 플래시 셀 문턱전압 감지부는 복수의 제어신호에 의해 순차적으로 서로 다른 레벨의 기준전압과 선택된 셀의 문턱전압을 비교하여 출력하는 문턱전압 비교부와; 상기 복수의 제어신호에 의해 상기 문턱전압 비교부의 출력신호를 순차적으로 입력받아 상기 셀의 문턱전압 레벨에 해당하는 감지신호를 출력하는 감지 신호 출력부로 구성하여 된 것을 특징으로 하는 플래시 메모리 프로그램 제어 회로.
  3. 제2항에 있어서, 상기 문턱전압 비교부는 복수의 제어신호에 의해 순차적으로 서로 다른 레벨의 기준전압을 출력하는 기준전압 출력부와; 비교 활성화 신호에 의해 상기 기준전압 출력부에서 순차적으로 출력되는 기준전압과 선택된 셀의 문턱전압을 차동증폭하여 출력하는 차동증폭기와; 상기 차동증폭기의 출력신호를 순차적으로 반전하는 제1,제2 인버터로 구성하여 된 것을 특징으로 하는 플래시 메모리 프로그램 제어 회로.
  4. 제3항에 있어서, 상기 기준전압 출력부는 소오스가 접지되고 드레인이 출력 노드에 연결되며, 제1 제어신호에 의해 도통제어되어 상기 출력 노드로 제1 기준전압을 출력하는 제1 엔모스 트랜지스터와; 상기 제1 엔모스 트랜지스터의 양단에 직렬 연결되며, 제2 제어신호에 의해 도통제어되어 상기 출력 노드로 제2 기준전압을 출력하는 제2,제3 엔모스 트랜지스터와; 상기 제1 엔모스 트랜지스터의 양단에 직렬 연결되며, 제3 제어신호에 의해 도통제어되어 상기 출력 노드로 제3 기준전압을 출력하는 제4,제5,제6 엔모스 트랜지스터와; 상기 제1 엔모스 트랜지스터의 양단에 직렬 연결되며, 제4 제어신호에 의해 도통제어되어 상기 출력 노드로 제4 기준전압을 출력하는 제7,제8,제9,제10 엔모스 트랜지스터와; 상기 제1 엔모스 트랜지스터의 양단에 직렬 연결되며, 제5 제어신호에 의해 도통제어되어 상기 출력 노드로 제5 기준전압을 출력하는 제11,제12,제13,제14,제15 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 플래시 메모리 프로그램 제어 회로.
  5. 제2항에 있어서, 상기 감지 신호 출력부는 복수의 제어신호에 의해 상기 문턱전압 비교부의 비교 신호를 순차적으로 저장하는 래치부와; 각각 상기 래치부의 제1 출력신호를 반전하는 제1,제2,제3,제4 인버터와; 각각 상기 래치부의 제2 출력신호를 반전하는 제5,제6,제7 인버터와; 각각 상기 래치부의 제3 출력신호를 반전하는제8,제9 인버터와; 상기 래치부의 제4 출력신호를 반전하는 제10 인버터와; 상기 제1 인버터의 출력신호와 래치부의 제2,제3,제4,제5 출력신호를 입력받아 부정합 연산하는 제1 부정합 게이트와; 상기 제2,제5 인버터의 출력신호와 래치부의 제3,제4,제5 출력신호를 입력받아 부정합 연산하는 제2 부정합 게이트와; 상기 제3,제6,제9 인버터의 출력신호와 래치부의 제4,제5 출력신호를 입력받아 부정합 연산하는 제3 부정합 게이트와; 상기 제4,제7,제8,제10 인버터의 출력신호와 래치부의 제5 출력신호를 입력받아 부정합 연산하는 제4 부정합 게이트로 구성하여 된 것을 특징으로 하는 플래시 메모리 프로그램 제어 회로.
  6. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 프로그램 전압 제어부는 플래시 셀 문턱전압 감지부의 제1 감지 신호에 의해 도통제어되어 드레인으로 인가되는 승압전압을 문턱전압만큼 감압하여 제1 프로그램 전압으로 출력하는 제1 엔모스 트랜지스터와; 직렬 연결되어 제2 감지 신호에 의해 도통제어되어 드레인으로 인가되는 승압전압을 각각의 문턱전압만큼 순차적으로 감압하여 제2 프로그램 전압으로 출력하는 제2,제3 엔모스 트랜지스터와; 직렬 연결되어 제3 감지 신호에 의해 도통제어되어 드레인으로 인가되는 승압전압을 각각의 문턱전압만큼 순차적으로 감압하여 제3 프로그램 전압으로 출력하는 제4,제5,제6 엔모스 트랜지스터와; 직렬 연결되어 제4 감지 신호에 의해 도통제어되어 드레인으로 인가되는 승압전압을 각각의 문턱전압만큼 순차적으로 감압하여 제4 프로그램 전압으로 출력하는 제7,제8,제9,제10 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 플래시 메모리 프로그램 제어 회로.
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