JPH09185893A - フラッシュメモリセルのしきい電圧調整回路 - Google Patents
フラッシュメモリセルのしきい電圧調整回路Info
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Abstract
圧(VT )を精密に調整することができるようにしたフ
ラッシュメモリセルのしきい電圧調整回路を提供するこ
とに目的がある。 【解決手段】 本発明によるフラッシュメモリセルのし
きい電圧調整回路はメモリセルのドレーン電流の量によ
り変化する第1電圧を生成するための第1手段、上記第
1電圧と基準電圧を比較して第2電圧を生成するための
第2手段及び上記第2電圧により上記メモリセルのコン
トロールゲートにコントロールゲート電圧を供給するた
めの第3手段により構成される。
Description
ルのしきい電圧調整回路に関し、特にフラッシュメモリ
セルのしきい電圧(VT )を精密に調整することができ
るフラッシュメモリセルのしきい電圧調整回路に関する
ものである。
グラムした場合、プログラムが完了したセルのしきい電
圧は互いに相違する。一方フラッシュメモリセルを消去
した場合消去完了したセルのしきい電圧も互いに相違す
る。
ログラムした場合と消去した場合のセルのしきい電圧の
分布を表す。図1(A)に図示された如くプログラムさ
れたセルのしきい電圧は互いに相違し、また消去された
セルのしきい電圧も互いに相違する。
(B)に図示された如く、プログラムされたセルのしき
い電圧は互いに同一であり、また消去されたセルのしき
い電圧も互いに同一であることが最も理想的である。し
かし、このようなセルを製造することは非常に難しいた
め多くのビット情報を1個のセルに貯蔵することは難し
いことである。
ルのしきい電圧を精密に調整することができるようにす
ることにより、前記の短所を解消することができるフラ
ッシュメモリセルのしきい電圧調整回路を提供すること
にその目的がある。
ための本発明によるメモリセルのしきい電圧調整回路
は、メモリセルのドレーン電流の量により変化する第1
電圧を生成するための第1手段と、前記第1電圧と基準
電圧を比較して第2電圧を生成するための第2手段と、
前記第2電圧により前記メモリセルのコントロールゲー
トにコントロールゲート電圧を供給するための第3手段
とにより構成されることを特徴とする。
きい電圧を精密に調整することができる。
本発明を詳細に説明する。図2は本発明によるフラッシ
ュメモリセルのしきい電圧調整回路である。
全体セルのしきい電圧は充分に低くなる。即ち、すべて
のセルが望むしきい電圧値よりも低いしきい電圧になる
ように消去される。ひととおり、すべてのセルが消去さ
れて低いしきい電圧状態を維持するためビットラインBL
を経由した大きい電流Idが前記メモリセル2を通じて接
地Vssに流れることになる。
ission gate )1はターンオンされているためホットエ
レクトロン注入(hot electron injection)によりメモ
リセル2のしきい電圧が上昇することになる。非反転端
子にはVcc電圧が供給され、反転端子はメモリセルのド
レーン端子に接続されるオペアンプ(OP AMP)3
の出力端子においては前記電流Idに基準抵抗Rref 値を
かけた電圧(Vo =Id*Rref )が出力された比較器
(comparator)4のいずれかの入力端子に入力される。
の入力端子に入力される。このとき前記基準電圧Vref
は初期のオペアンプの電圧Vo が基準電圧Vref より大
きい値をもつように設定される。基準電圧Vref よりオ
ペアンプの出力電圧Vo が高いと前記比較器4は高い電
圧(high状態)を出力することになる。
ンスミッションゲート1はターンオン状態を維持する。
結局、前記メモリセル2のコントロールゲートCGに電圧
(Vpp=12V)が供給され前記メモリセル2のしきい
電圧は継続的に上昇することになる。
定時間が経つと前記メモリセル2のしきい電圧が上昇
し、前記メモリセル2を通じて流れる電流Idが減少する
ことになる。したがって、オペアンプ3の出力電圧Vo
も減少する。電流Idの減少によりオペアンプの出力電圧
Vo が基準電圧Vref より低くなると前記比較器4は低
い電圧(low 状態)を出力することになる。
ンスミッションゲート1はターンオフ状態になる。結
局、前記メモリセル2のコントロールゲートCGに供給さ
れる電圧(Vpp=12V)が遮断されるため前記メモリ
セル2のしきい電圧は上昇することなく一定に維持され
る。
ると、すべてのメモリセルは基準抵抗Rref 及び基準電
圧Vref により決定されるただ一つのしきい電圧をもつ
ことになる。前記オペアンプ3、比較器4及びトランス
ミッションゲート1の特性が理想的である場合、メモリ
セルのしきい電圧は非常に狭い分布をもつことになる。
によりメモリセル2のしきい電圧を決定することができ
るためメモリセル2が任意のしきい電圧をもつことがで
きるように制御することができる。結果的に任意の調節
が可能なしきい電圧及び非常に狭いしきい電圧分布を利
用して一つのメモリセルに多くのビットの情報を貯蔵す
ることができる。
メモリセルのしきい電圧(VT )を精密に調整できるよ
うにすることにより、オーバーイレーズ(over erase)
及びしきい電圧分布等にこだわることなく回路を簡単に
することができ、且つ動作特性を向上することができ
る。さらに、しきい電圧を任意に制御することができる
ため回路設計、特にセンスアンプの設計において難しさ
が解消され、また集積度を増加させることができる卓越
した効果がある。
のしきい電圧調整回路を説明するため図示したしきい電
圧分布図である。
圧調整回路図である。
Claims (3)
- 【請求項1】 メモリセルのドレーン電流の量により変
化する第1電圧を生成するための第1手段と、 前記第1電圧と基準電圧を比較して第2電圧を生成する
ための第2手段と、 前記第2電圧により前記メモリセルのコントロールゲー
トにコントロールゲート電圧を供給するための第3手段
とにより構成されることを特徴とするフラッシュメモリ
セルのしきい電圧調整回路。 - 【請求項2】 請求項1において、 前記第1手段は非反転端子にVCC電源が供給され反転
端子は前記メモリセルに接続され出力端子は前記第2手
段に接続されるオペアンプと、 前記オペアンプの出力端子及び反転端子間に接続される
基準抵抗とにより構成されることを特徴とするフラッシ
ュメモリセルのしきい電圧調整回路。 - 【請求項3】 請求項2において、 前記基準抵抗は前記メモリセルが望むしきい電圧よりも
低いしきい電圧により消去されるとき、前記第1電圧が
基準電圧より高くなるように設定されたことを特徴とす
るフラッシュメモリセルのしきい電圧調整回路。
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- 1996-12-20 JP JP34079096A patent/JP2857618B2/ja not_active Expired - Fee Related
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GB9626400D0 (en) | 1997-02-05 |
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