JPH09185893A - フラッシュメモリセルのしきい電圧調整回路 - Google Patents
フラッシュメモリセルのしきい電圧調整回路Info
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- JPH09185893A JPH09185893A JP34079096A JP34079096A JPH09185893A JP H09185893 A JPH09185893 A JP H09185893A JP 34079096 A JP34079096 A JP 34079096A JP 34079096 A JP34079096 A JP 34079096A JP H09185893 A JPH09185893 A JP H09185893A
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- voltage
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- G—PHYSICS
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
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- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
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Abstract
(57)【要約】
【課題】 本発明は、フラッシュメモリセルのしきい電
圧（ＶT ）を精密に調整することができるようにしたフ
ラッシュメモリセルのしきい電圧調整回路を提供するこ
とに目的がある。 【解決手段】 本発明によるフラッシュメモリセルのし
きい電圧調整回路はメモリセルのドレーン電流の量によ
り変化する第１電圧を生成するための第１手段、上記第
１電圧と基準電圧を比較して第２電圧を生成するための
第２手段及び上記第２電圧により上記メモリセルのコン
トロールゲートにコントロールゲート電圧を供給するた
めの第３手段により構成される。
圧（ＶT ）を精密に調整することができるようにしたフ
ラッシュメモリセルのしきい電圧調整回路を提供するこ
とに目的がある。 【解決手段】 本発明によるフラッシュメモリセルのし
きい電圧調整回路はメモリセルのドレーン電流の量によ
り変化する第１電圧を生成するための第１手段、上記第
１電圧と基準電圧を比較して第２電圧を生成するための
第２手段及び上記第２電圧により上記メモリセルのコン
トロールゲートにコントロールゲート電圧を供給するた
めの第３手段により構成される。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリセ
ルのしきい電圧調整回路に関し、特にフラッシュメモリ
セルのしきい電圧（ＶT ）を精密に調整することができ
るフラッシュメモリセルのしきい電圧調整回路に関する
ものである。
ルのしきい電圧調整回路に関し、特にフラッシュメモリ
セルのしきい電圧（ＶT ）を精密に調整することができ
るフラッシュメモリセルのしきい電圧調整回路に関する
ものである。
【０００２】
【従来の技術】一般的に、フラッシュメモリセルをプロ
グラムした場合、プログラムが完了したセルのしきい電
圧は互いに相違する。一方フラッシュメモリセルを消去
した場合消去完了したセルのしきい電圧も互いに相違す
る。
グラムした場合、プログラムが完了したセルのしきい電
圧は互いに相違する。一方フラッシュメモリセルを消去
した場合消去完了したセルのしきい電圧も互いに相違す
る。
【０００３】図１（Ａ）はフラッシュメモリを実際にプ
ログラムした場合と消去した場合のセルのしきい電圧の
分布を表す。図１（Ａ）に図示された如くプログラムさ
れたセルのしきい電圧は互いに相違し、また消去された
セルのしきい電圧も互いに相違する。
ログラムした場合と消去した場合のセルのしきい電圧の
分布を表す。図１（Ａ）に図示された如くプログラムさ
れたセルのしきい電圧は互いに相違し、また消去された
セルのしきい電圧も互いに相違する。
【０００４】
【発明が解決しようとする課題】しかしながら、図１
（Ｂ）に図示された如く、プログラムされたセルのしき
い電圧は互いに同一であり、また消去されたセルのしき
い電圧も互いに同一であることが最も理想的である。し
かし、このようなセルを製造することは非常に難しいた
め多くのビット情報を１個のセルに貯蔵することは難し
いことである。
（Ｂ）に図示された如く、プログラムされたセルのしき
い電圧は互いに同一であり、また消去されたセルのしき
い電圧も互いに同一であることが最も理想的である。し
かし、このようなセルを製造することは非常に難しいた
め多くのビット情報を１個のセルに貯蔵することは難し
いことである。
【０００５】したがって、本発明はフラッシュメモリセ
ルのしきい電圧を精密に調整することができるようにす
ることにより、前記の短所を解消することができるフラ
ッシュメモリセルのしきい電圧調整回路を提供すること
にその目的がある。
ルのしきい電圧を精密に調整することができるようにす
ることにより、前記の短所を解消することができるフラ
ッシュメモリセルのしきい電圧調整回路を提供すること
にその目的がある。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ための本発明によるメモリセルのしきい電圧調整回路
は、メモリセルのドレーン電流の量により変化する第１
電圧を生成するための第１手段と、前記第１電圧と基準
電圧を比較して第２電圧を生成するための第２手段と、
前記第２電圧により前記メモリセルのコントロールゲー
トにコントロールゲート電圧を供給するための第３手段
とにより構成されることを特徴とする。
ための本発明によるメモリセルのしきい電圧調整回路
は、メモリセルのドレーン電流の量により変化する第１
電圧を生成するための第１手段と、前記第１電圧と基準
電圧を比較して第２電圧を生成するための第２手段と、
前記第２電圧により前記メモリセルのコントロールゲー
トにコントロールゲート電圧を供給するための第３手段
とにより構成されることを特徴とする。
【０００７】本発明によればフラッシュメモリセルのし
きい電圧を精密に調整することができる。
きい電圧を精密に調整することができる。
【０００８】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。図２は本発明によるフラッシ
ュメモリセルのしきい電圧調整回路である。
本発明を詳細に説明する。図２は本発明によるフラッシ
ュメモリセルのしきい電圧調整回路である。
【０００９】セクター消去（sector erase）方法により
全体セルのしきい電圧は充分に低くなる。即ち、すべて
のセルが望むしきい電圧値よりも低いしきい電圧になる
ように消去される。ひととおり、すべてのセルが消去さ
れて低いしきい電圧状態を維持するためビットラインBL
を経由した大きい電流Idが前記メモリセル２を通じて接
地Ｖssに流れることになる。
全体セルのしきい電圧は充分に低くなる。即ち、すべて
のセルが望むしきい電圧値よりも低いしきい電圧になる
ように消去される。ひととおり、すべてのセルが消去さ
れて低いしきい電圧状態を維持するためビットラインBL
を経由した大きい電流Idが前記メモリセル２を通じて接
地Ｖssに流れることになる。
【００１０】初期にトランスミッションゲート（transm
ission gate ）１はターンオンされているためホットエ
レクトロン注入（hot electron injection）によりメモ
リセル２のしきい電圧が上昇することになる。非反転端
子にはＶcc電圧が供給され、反転端子はメモリセルのド
レーン端子に接続されるオペアンプ（ＯＰ ＡＭＰ）３
の出力端子においては前記電流Idに基準抵抗Ｒref 値を
かけた電圧（Ｖo ＝Ｉｄ＊Ｒref ）が出力された比較器
（comparator）４のいずれかの入力端子に入力される。
ission gate ）１はターンオンされているためホットエ
レクトロン注入（hot electron injection）によりメモ
リセル２のしきい電圧が上昇することになる。非反転端
子にはＶcc電圧が供給され、反転端子はメモリセルのド
レーン端子に接続されるオペアンプ（ＯＰ ＡＭＰ）３
の出力端子においては前記電流Idに基準抵抗Ｒref 値を
かけた電圧（Ｖo ＝Ｉｄ＊Ｒref ）が出力された比較器
（comparator）４のいずれかの入力端子に入力される。
【００１１】さらに、基準電圧Ｖref が比較器４の他方
の入力端子に入力される。このとき前記基準電圧Ｖref
は初期のオペアンプの電圧Ｖo が基準電圧Ｖref より大
きい値をもつように設定される。基準電圧Ｖref よりオ
ペアンプの出力電圧Ｖo が高いと前記比較器４は高い電
圧（high状態）を出力することになる。
の入力端子に入力される。このとき前記基準電圧Ｖref
は初期のオペアンプの電圧Ｖo が基準電圧Ｖref より大
きい値をもつように設定される。基準電圧Ｖref よりオ
ペアンプの出力電圧Ｖo が高いと前記比較器４は高い電
圧（high状態）を出力することになる。
【００１２】前記比較器４の出力電圧を入力とするトラ
ンスミッションゲート１はターンオン状態を維持する。
結局、前記メモリセル２のコントロールゲートCGに電圧
（Ｖpp＝１２Ｖ）が供給され前記メモリセル２のしきい
電圧は継続的に上昇することになる。
ンスミッションゲート１はターンオン状態を維持する。
結局、前記メモリセル２のコントロールゲートCGに電圧
（Ｖpp＝１２Ｖ）が供給され前記メモリセル２のしきい
電圧は継続的に上昇することになる。
【００１３】しかし、前記のような初期状態において一
定時間が経つと前記メモリセル２のしきい電圧が上昇
し、前記メモリセル２を通じて流れる電流Idが減少する
ことになる。したがって、オペアンプ３の出力電圧Ｖo
も減少する。電流Idの減少によりオペアンプの出力電圧
Ｖo が基準電圧Ｖref より低くなると前記比較器４は低
い電圧（low 状態）を出力することになる。
定時間が経つと前記メモリセル２のしきい電圧が上昇
し、前記メモリセル２を通じて流れる電流Idが減少する
ことになる。したがって、オペアンプ３の出力電圧Ｖo
も減少する。電流Idの減少によりオペアンプの出力電圧
Ｖo が基準電圧Ｖref より低くなると前記比較器４は低
い電圧（low 状態）を出力することになる。
【００１４】前記比較器４の出力電圧を入力とするトラ
ンスミッションゲート１はターンオフ状態になる。結
局、前記メモリセル２のコントロールゲートCGに供給さ
れる電圧（Ｖpp＝１２Ｖ）が遮断されるため前記メモリ
セル２のしきい電圧は上昇することなく一定に維持され
る。
ンスミッションゲート１はターンオフ状態になる。結
局、前記メモリセル２のコントロールゲートCGに供給さ
れる電圧（Ｖpp＝１２Ｖ）が遮断されるため前記メモリ
セル２のしきい電圧は上昇することなく一定に維持され
る。
【００１５】前記の回路をすべてのメモリセルに適用す
ると、すべてのメモリセルは基準抵抗Ｒref 及び基準電
圧Ｖref により決定されるただ一つのしきい電圧をもつ
ことになる。前記オペアンプ３、比較器４及びトランス
ミッションゲート１の特性が理想的である場合、メモリ
セルのしきい電圧は非常に狭い分布をもつことになる。
ると、すべてのメモリセルは基準抵抗Ｒref 及び基準電
圧Ｖref により決定されるただ一つのしきい電圧をもつ
ことになる。前記オペアンプ３、比較器４及びトランス
ミッションゲート１の特性が理想的である場合、メモリ
セルのしきい電圧は非常に狭い分布をもつことになる。
【００１６】また、基準抵抗Ｒref 及び基準電圧Ｖref
によりメモリセル２のしきい電圧を決定することができ
るためメモリセル２が任意のしきい電圧をもつことがで
きるように制御することができる。結果的に任意の調節
が可能なしきい電圧及び非常に狭いしきい電圧分布を利
用して一つのメモリセルに多くのビットの情報を貯蔵す
ることができる。
によりメモリセル２のしきい電圧を決定することができ
るためメモリセル２が任意のしきい電圧をもつことがで
きるように制御することができる。結果的に任意の調節
が可能なしきい電圧及び非常に狭いしきい電圧分布を利
用して一つのメモリセルに多くのビットの情報を貯蔵す
ることができる。
【００１７】
【発明の効果】上述した如く本発明によるとフラッシュ
メモリセルのしきい電圧（ＶT ）を精密に調整できるよ
うにすることにより、オーバーイレーズ（over erase）
及びしきい電圧分布等にこだわることなく回路を簡単に
することができ、且つ動作特性を向上することができ
る。さらに、しきい電圧を任意に制御することができる
ため回路設計、特にセンスアンプの設計において難しさ
が解消され、また集積度を増加させることができる卓越
した効果がある。
メモリセルのしきい電圧（ＶT ）を精密に調整できるよ
うにすることにより、オーバーイレーズ（over erase）
及びしきい電圧分布等にこだわることなく回路を簡単に
することができ、且つ動作特性を向上することができ
る。さらに、しきい電圧を任意に制御することができる
ため回路設計、特にセンスアンプの設計において難しさ
が解消され、また集積度を増加させることができる卓越
した効果がある。
【図１】（Ａ），（Ｂ）は従来のフラッシュメモリセル
のしきい電圧調整回路を説明するため図示したしきい電
圧分布図である。
のしきい電圧調整回路を説明するため図示したしきい電
圧分布図である。
【図２】本発明によるフラッシュメモリセルのしきい電
圧調整回路図である。
圧調整回路図である。
１…トランスミッションゲート（第３手段） ２…メモリセル ３…オペアンプ（ＯＰ ＡＭＰ）（第１手段） ４…比較器（第２手段）
Claims (3)
- 【請求項１】 メモリセルのドレーン電流の量により変
化する第１電圧を生成するための第１手段と、 前記第１電圧と基準電圧を比較して第２電圧を生成する
ための第２手段と、 前記第２電圧により前記メモリセルのコントロールゲー
トにコントロールゲート電圧を供給するための第３手段
とにより構成されることを特徴とするフラッシュメモリ
セルのしきい電圧調整回路。 - 【請求項２】 請求項１において、 前記第１手段は非反転端子にＶＣＣ電源が供給され反転
端子は前記メモリセルに接続され出力端子は前記第２手
段に接続されるオペアンプと、 前記オペアンプの出力端子及び反転端子間に接続される
基準抵抗とにより構成されることを特徴とするフラッシ
ュメモリセルのしきい電圧調整回路。 - 【請求項３】 請求項２において、 前記基準抵抗は前記メモリセルが望むしきい電圧よりも
低いしきい電圧により消去されるとき、前記第１電圧が
基準電圧より高くなるように設定されたことを特徴とす
るフラッシュメモリセルのしきい電圧調整回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-52513 | 1995-12-20 | ||
| KR1019950052513A KR100217917B1 (ko) | 1995-12-20 | 1995-12-20 | 플래쉬 메모리셀의 문턱전압 조정회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09185893A true JPH09185893A (ja) | 1997-07-15 |
| JP2857618B2 JP2857618B2 (ja) | 1999-02-17 |
Family
ID=19441723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34079096A Expired - Fee Related JP2857618B2 (ja) | 1995-12-20 | 1996-12-20 | フラッシュメモリセルの閾値電圧調整回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5721705A (ja) |
| JP (1) | JP2857618B2 (ja) |
| KR (1) | KR100217917B1 (ja) |
| GB (1) | GB2308478B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469375B1 (ko) * | 2002-03-13 | 2005-02-02 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 소자 |
| US7978531B2 (en) | 2001-04-27 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory, verify method therefor, and semiconductor device using the nonvolatile memory |
| JP4911318B2 (ja) * | 2005-08-02 | 2012-04-04 | 日本電気株式会社 | 磁気ランダムアクセスメモリ及びその動作方法 |
| JP2020533798A (ja) * | 2017-09-11 | 2020-11-19 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 抵抗ランダムアクセスメモリセルのアレイに書き込み及び読み出しするための回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133853A (en) | 1998-07-30 | 2000-10-17 | American Calcar, Inc. | Personal communication and positioning system |
| JP4663094B2 (ja) * | 2000-10-13 | 2011-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9747157B2 (en) | 2013-11-08 | 2017-08-29 | Sandisk Technologies Llc | Method and system for improving error correction in data storage |
Citations (2)
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|---|---|---|---|---|
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| JPH08273381A (ja) * | 1995-03-27 | 1996-10-18 | Sanyo Electric Co Ltd | 不揮発性メモリの消去特性向上回路 |
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|---|---|---|---|---|
| DE2828855C2 (de) * | 1978-06-30 | 1982-11-18 | Siemens AG, 1000 Berlin und 8000 München | Wortweise elektrisch umprogrammierbarer, nichtflüchtiger Speicher sowie Verfahren zum Löschen bzw. Einschreiben eines bzw. in einen solchen Speicher(s) |
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| US4888738A (en) * | 1988-06-29 | 1989-12-19 | Seeq Technology | Current-regulated, voltage-regulated erase circuit for EEPROM memory |
| EP0463378B1 (en) * | 1990-06-29 | 1997-03-05 | Texas Instruments Incorporated | An electrically-erasable, electrically-programmable read-only memory cell with a selectable threshold voltage and methods for its use |
| US5200919A (en) * | 1990-06-29 | 1993-04-06 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell with a selectable threshold voltage and methods for its use |
| US5396468A (en) * | 1991-03-15 | 1995-03-07 | Sundisk Corporation | Streamlined write operation for EEPROM system |
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| US5467306A (en) * | 1993-10-04 | 1995-11-14 | Texas Instruments Incorporated | Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms |
| KR0172831B1 (ko) * | 1995-09-18 | 1999-03-30 | 문정환 | 비휘발성 메모리를 프로그램하는 방법 |
-
1995
- 1995-12-20 KR KR1019950052513A patent/KR100217917B1/ko not_active IP Right Cessation
-
1996
- 1996-12-19 US US08/769,507 patent/US5721705A/en not_active Expired - Lifetime
- 1996-12-19 GB GB9626400A patent/GB2308478B/en not_active Expired - Fee Related
- 1996-12-20 JP JP34079096A patent/JP2857618B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2308478A (en) | 1997-06-25 |
| GB2308478B (en) | 2000-01-26 |
| JP2857618B2 (ja) | 1999-02-17 |
| GB9626400D0 (en) | 1997-02-05 |
| KR100217917B1 (ko) | 1999-09-01 |
| KR970051385A (ko) | 1997-07-29 |
| US5721705A (en) | 1998-02-24 |
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