JP2857618B2 - フラッシュメモリセルの閾値電圧調整回路 - Google Patents

フラッシュメモリセルの閾値電圧調整回路

Info

Publication number
JP2857618B2
JP2857618B2 JP34079096A JP34079096A JP2857618B2 JP 2857618 B2 JP2857618 B2 JP 2857618B2 JP 34079096 A JP34079096 A JP 34079096A JP 34079096 A JP34079096 A JP 34079096A JP 2857618 B2 JP2857618 B2 JP 2857618B2
Authority
JP
Japan
Prior art keywords
voltage
memory cell
threshold voltage
flash memory
inverting input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP34079096A
Other languages
English (en)
Other versions
JPH09185893A (ja
Inventor
淳 元 洪
宰 鉉 孫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH09185893A publication Critical patent/JPH09185893A/ja
Application granted granted Critical
Publication of JP2857618B2 publication Critical patent/JP2857618B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing

Landscapes

  • Read Only Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリセ
ルのしきい電圧調整回路に関し、特にフラッシュメモリ
セルのしきい電圧（ＶT ）を精密に調整することができ
るフラッシュメモリセルのしきい電圧調整回路に関する
ものである。
【０００２】
【従来の技術】一般的に、フラッシュメモリセルをプロ
グラムした場合、プログラムが完了したセルのしきい電
圧は互いに相違する。一方フラッシュメモリセルを消去
した場合消去完了したセルのしきい電圧も互いに相違す
る。
【０００３】図１（Ａ）はフラッシュメモリを実際にプ
ログラムした場合と消去した場合のセルのしきい電圧の
分布を表す。図１（Ａ）に図示された如くプログラムさ
れたセルのしきい電圧は互いに相違し、また消去された
セルのしきい電圧も互いに相違する。
【０００４】
【発明が解決しようとする課題】しかしながら、図１
（Ｂ）に図示された如く、プログラムされたセルのしき
い電圧は互いに同一であり、また消去されたセルのしき
い電圧も互いに同一であることが最も理想的である。し
かし、このようなセルを製造することは非常に難しいた
め多くのビット情報を１個のセルに貯蔵することは難し
いことである。
【０００５】したがって、本発明はフラッシュメモリセ
ルのしきい電圧を精密に調整することができるようにす
ることにより、前記の短所を解消することができるフラ
ッシュメモリセルのしきい電圧調整回路を提供すること
にその目的がある。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ため、本発明によるフラッシュメモリセルの閾値電圧調
整回路は、メモリセルのドレイン端子を通して流れる電
流及び基準抵抗によって発生する第１電圧を発生させる
第１手段と、前記第１電圧と基準電圧を比較して第２電
圧を生成する第２手段と、前記第２電圧に従って上記メ
モリセルのコントロールゲートに供給される電圧を制御
する第３手段とにより構成されることを特徴とする。
【０００７】本発明によればフラッシュメモリセルのし
きい電圧を精密に調整することができる。
【０００８】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。図２は本発明によるフラッシ
ュメモリセルのしきい電圧調整回路である。
【０００９】セクター消去（sector erase）方法により
全体セルのしきい電圧は充分に低くなる。即ち、すべて
のセルが望むしきい電圧値よりも低いしきい電圧になる
ように消去される。ひととおり、すべてのセルが消去さ
れて低いしきい電圧状態を維持するためビットラインBL
を経由した大きい電流Idが前記メモリセル２を通じて接
地Ｖssに流れることになる。
【００１０】初期にトランスミッションゲート（transm
ission gate ）１はターンオンされているためホットエ
レクトロン注入（hot electron injection）によりメモ
リセル２のしきい電圧が上昇することになる。非反転端
子にはＶcc電圧が供給され、反転端子はメモリセルのド
レーン端子に接続されるオペアンプ（ＯＰ ＡＭＰ）３
の出力端子においては前記電流Idに基準抵抗Ｒref 値を
かけた電圧（Ｖo ＝Ｉｄ＊Ｒref ）が出力された比較器
（comparator）４のいずれかの入力端子に入力される。
【００１１】さらに、基準電圧Ｖref が比較器４の他方
の入力端子に入力される。このとき前記基準電圧Ｖref
は初期のオペアンプの電圧Ｖo が基準電圧Ｖref より大
きい値をもつように設定される。基準電圧Ｖref よりオ
ペアンプの出力電圧Ｖo が高いと前記比較器４は高い電
圧（high状態）を出力することになる。
【００１２】前記比較器４の出力電圧を入力とするトラ
ンスミッションゲート１はターンオン状態を維持する。
結局、前記メモリセル２のコントロールゲートCGに電圧
（Ｖpp＝１２Ｖ）が供給され前記メモリセル２のしきい
電圧は継続的に上昇することになる。
【００１３】しかし、前記のような初期状態において一
定時間が経つと前記メモリセル２のしきい電圧が上昇
し、前記メモリセル２を通じて流れる電流Idが減少する
ことになる。したがって、オペアンプ３の出力電圧Ｖo
も減少する。電流Idの減少によりオペアンプの出力電圧
Ｖo が基準電圧Ｖref より低くなると前記比較器４は低
い電圧（low 状態）を出力することになる。
【００１４】前記比較器４の出力電圧を入力とするトラ
ンスミッションゲート１はターンオフ状態になる。結
局、前記メモリセル２のコントロールゲートCGに供給さ
れる電圧（Ｖpp＝１２Ｖ）が遮断されるため前記メモリ
セル２のしきい電圧は上昇することなく一定に維持され
る。
【００１５】前記の回路をすべてのメモリセルに適用す
ると、すべてのメモリセルは基準抵抗Ｒref 及び基準電
圧Ｖref により決定されるただ一つのしきい電圧をもつ
ことになる。前記オペアンプ３、比較器４及びトランス
ミッションゲート１の特性が理想的である場合、メモリ
セルのしきい電圧は非常に狭い分布をもつことになる。
【００１６】また、基準抵抗Ｒref 及び基準電圧Ｖref
によりメモリセル２のしきい電圧を決定することができ
るためメモリセル２が任意のしきい電圧をもつことがで
きるように制御することができる。結果的に任意の調節
が可能なしきい電圧及び非常に狭いしきい電圧分布を利
用して一つのメモリセルに多くのビットの情報を貯蔵す
ることができる。
【００１７】
【発明の効果】上述した如く本発明によるとフラッシュ
メモリセルのしきい電圧（ＶT ）を精密に調整できるよ
うにすることにより、オーバーイレーズ（over erase）
及びしきい電圧分布等にこだわることなく回路を簡単に
することができ、且つ動作特性を向上することができ
る。さらに、しきい電圧を任意に制御することができる
ため回路設計、特にセンスアンプの設計において難しさ
が解消され、また集積度を増加させることができる卓越
した効果がある。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は従来のフラッシュメモリセル
のしきい電圧調整回路を説明するため図示したしきい電
圧分布図である。
【図２】本発明によるフラッシュメモリセルのしきい電
圧調整回路図である。
【符号の説明】
１…トランスミッションゲート（第３手段） ２…メモリセル ３…オペアンプ（ＯＰ ＡＭＰ）（第１手段） ４…比較器（第２手段）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−273381（ＪＰ，Ａ) 特開 平５−135595（ＪＰ，Ａ) 特開 平４−21998（ＪＰ，Ａ) 特開 昭57−120297（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/02

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルのドレイン端子を通して流れる
    電流及び基準抵抗によって発生する第１電圧を発生させ
    る第１手段と、 前記第１電圧と基準電圧を比較して第２電圧を生成する
    第２手段と、 前記第２電圧に従って上記メモリセルのコントロールゲ
    ートに供給される電圧を制御する第３手段とにより構成
    されることを特徴とするフラッシュメモリセルの閾値電
    圧調整回路。
  2. 【請求項２】第１項において、 前記第１手段は非反転入力端子を通じて電源電圧が供給
    され、反転入力端子は前記メモリセルのドレイン端子に
    接続され出力端子は前記第２手段に接続されたオペアン
    プと、前記オペアンプの出力端子及び上記反転入力端子
    間に接続された基準抵抗により構成されることを特徴と
    するフラッシュメモリセルの閾値電圧調整回路。
  3. 【請求項３】 反転入力端子がメモリセルのドレイン端
    子に接続され、非反転入力端子を通じて電源電圧が入力
    される第１手段と、 前記第１手段の反転入力端子及び出力端子間に接続され
    た基準抵抗と、 非反転入力端子が前記第１手段の出力端子に接続され、
    反転入力端子を通じて基準電圧が入力される第２手段
    と、 前記第２手段の出力電圧にしたがって前記メモリセルの
    コントロールゲートに供給される電圧を制御する第３手
    段とにより構成されることを特徴とするフラッシュメモ
    リセルの閾値電圧調整回路。
  4. 【請求項４】第３項において、 前記基準抵抗は前記メモリセルが所望する閾値電圧より
    も低い閾値電圧によって消去される時、前記第１電圧が
    基準電圧よりも高くなるように設定されることを特徴と
    するフラッシュメモリセルの閾値電圧調整回路。
JP34079096A 1995-12-20 1996-12-20 フラッシュメモリセルの閾値電圧調整回路 Expired - Fee Related JP2857618B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950052513A KR100217917B1 (ko) 1995-12-20 1995-12-20 플래쉬 메모리셀의 문턱전압 조정회로
KR95-52513 1995-12-20

Publications (2)

Publication Number Publication Date
JPH09185893A JPH09185893A (ja) 1997-07-15
JP2857618B2 true JP2857618B2 (ja) 1999-02-17

Family

ID=19441723

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34079096A Expired - Fee Related JP2857618B2 (ja) 1995-12-20 1996-12-20 フラッシュメモリセルの閾値電圧調整回路

Country Status (4)

Country Link
US (1) US5721705A (ja)
JP (1) JP2857618B2 (ja)
KR (1) KR100217917B1 (ja)
GB (1) GB2308478B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133853A (en) 1998-07-30 2000-10-17 American Calcar, Inc. Personal communication and positioning system
JP4663094B2 (ja) 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
JP4907011B2 (ja) * 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
KR100469375B1 (ko) * 2002-03-13 2005-02-02 매그나칩 반도체 유한회사 플래쉬 메모리 소자
JP4911318B2 (ja) * 2005-08-02 2012-04-04 日本電気株式会社 磁気ランダムアクセスメモリ及びその動作方法
US9747157B2 (en) 2013-11-08 2017-08-29 Sandisk Technologies Llc Method and system for improving error correction in data storage
US10755779B2 (en) 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828855C2 (de) * 1978-06-30 1982-11-18 Siemens AG, 1000 Berlin und 8000 München Wortweise elektrisch umprogrammierbarer, nichtflüchtiger Speicher sowie Verfahren zum Löschen bzw. Einschreiben eines bzw. in einen solchen Speicher(s)
US4797856A (en) * 1987-04-16 1989-01-10 Intel Corporation Self-limiting erase scheme for EEPROM
US4888738A (en) * 1988-06-29 1989-12-19 Seeq Technology Current-regulated, voltage-regulated erase circuit for EEPROM memory
EP0463378B1 (en) * 1990-06-29 1997-03-05 Texas Instruments Incorporated An electrically-erasable, electrically-programmable read-only memory cell with a selectable threshold voltage and methods for its use
US5200919A (en) * 1990-06-29 1993-04-06 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell with a selectable threshold voltage and methods for its use
US5396468A (en) * 1991-03-15 1995-03-07 Sundisk Corporation Streamlined write operation for EEPROM system
JPH05135595A (ja) * 1991-11-14 1993-06-01 Fujitsu Ltd 不揮発性半導体記憶装置
US5428578A (en) * 1993-08-12 1995-06-27 Texas Instruments Incorporated Biasing circuit and method to achieve compaction and self-limiting erase in flash EEPROMs
US5359558A (en) * 1993-08-23 1994-10-25 Advanced Micro Devices, Inc. Flash eeprom array with improved high endurance
US5467306A (en) * 1993-10-04 1995-11-14 Texas Instruments Incorporated Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms
JPH08273381A (ja) * 1995-03-27 1996-10-18 Sanyo Electric Co Ltd 不揮発性メモリの消去特性向上回路
KR0172831B1 (ko) * 1995-09-18 1999-03-30 문정환 비휘발성 메모리를 프로그램하는 방법

Also Published As

Publication number Publication date
GB2308478A (en) 1997-06-25
GB2308478B (en) 2000-01-26
KR970051385A (ko) 1997-07-29
JPH09185893A (ja) 1997-07-15
GB9626400D0 (en) 1997-02-05
KR100217917B1 (ko) 1999-09-01
US5721705A (en) 1998-02-24

Similar Documents

Publication Publication Date Title
US7251163B2 (en) Flash memory device including bit line voltage clamp circuit for controlling bit line voltage during programming, and bit line voltage control method thereof
JP4851143B2 (ja) リップル−フリー内部電圧を発生する半導体装置
US6600692B2 (en) Semiconductor device with a voltage regulator
US6407946B2 (en) Nonvolatile semiconductor memory device
JP3782628B2 (ja) 多重ビットメモリセルのデータセンシング装置
US6442079B2 (en) Voltage regulator circuit for a semiconductor memory device
US5706240A (en) Voltage regulator for memory device
US20060034112A1 (en) Data read circuit for use in a semiconductor memory and a method therefor
US7924598B2 (en) Nonvolatile semiconductor memory
JP2007059024A (ja) 温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置
US20020086474A1 (en) Reference voltage generator circuit for nonvolatile memory
US20130051139A1 (en) Resetting Phase Change Memory Bits
CN213424593U (zh) 相变存储器、电子系统和电压调节器
JPH1131391A (ja) 不揮発性半導体記憶装置
JP2857618B2 (ja) フラッシュメモリセルの閾値電圧調整回路
US5982677A (en) Compensated voltage regulator
US6222771B1 (en) Unified program method and circuitry in flash EEPROM
JP2000182383A (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の内部動作方法
US5784319A (en) Method for erasing an electrically programmable and erasable non-volatile memory cell
TW200527434A (en) Semiconductor memory device
EP0864158B1 (en) Power supply independent current source for flash eprom erasure
US6535425B2 (en) Nonvolatile semiconductor memory device
JPH1166872A (ja) データ書き込み方法
EP0903754B1 (en) Nonvolatile semiconductor memory
US6535429B2 (en) Reading circuit for a memory cell

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071127

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081127

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091127

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091127

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101127

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101127

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111127

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111127

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121127

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121127

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131127

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees