JP2000182383A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の内部動作方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置の内部動作方法Info
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- JP2000182383A JP2000182383A JP35830798A JP35830798A JP2000182383A JP 2000182383 A JP2000182383 A JP 2000182383A JP 35830798 A JP35830798 A JP 35830798A JP 35830798 A JP35830798 A JP 35830798A JP 2000182383 A JP2000182383 A JP 2000182383A
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Abstract
(57)【要約】
【課題】フラッシュメモリ等のような電気的消去及び書
込み可能な不揮発性半導体記憶装置に関し、不揮発性メ
モリセルの書換え回数が所定値を越えたときは、書込み
用高電圧及び消去用高電圧を高くして消去時間の高速化
を図り、高速性能を維持することができるようにする。 【解決手段】書換え用高電圧±ＶＰＰとして±９.７５
Ｖ又は±１０.５Ｖを選択的に出力する高電圧生成回路
２４を設け、メモリセルアレイ部２０の不揮発性メモリ
セルの書換え回数が所定値を越えるまでは、書換え用高
電圧±ＶＰＰとして±９.７５Ｖを出力させ、書換え回
数が所定値を越えたときは、書換え用高電圧ＶＰＰとし
て±１０.５Ｖを出力させる。書換え回数をスタックド
・ゲート型ＭＯＳトランジスタでカウントする。
込み可能な不揮発性半導体記憶装置に関し、不揮発性メ
モリセルの書換え回数が所定値を越えたときは、書込み
用高電圧及び消去用高電圧を高くして消去時間の高速化
を図り、高速性能を維持することができるようにする。 【解決手段】書換え用高電圧±ＶＰＰとして±９.７５
Ｖ又は±１０.５Ｖを選択的に出力する高電圧生成回路
２４を設け、メモリセルアレイ部２０の不揮発性メモリ
セルの書換え回数が所定値を越えるまでは、書換え用高
電圧±ＶＰＰとして±９.７５Ｖを出力させ、書換え回
数が所定値を越えたときは、書換え用高電圧ＶＰＰとし
て±１０.５Ｖを出力させる。書換え回数をスタックド
・ゲート型ＭＯＳトランジスタでカウントする。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等のような電気的消去及び書込み可能な不揮発性半導体
記憶装置及びこのような不揮発性半導体記憶装置におけ
る内部動作方法に関する。
等のような電気的消去及び書込み可能な不揮発性半導体
記憶装置及びこのような不揮発性半導体記憶装置におけ
る内部動作方法に関する。
【０００２】
【従来の技術】図１８は電気的消去及び書込みが可能な
従来の不揮発性半導体記憶装置の一例の要部を示す回路
図であり、図１８中、１は電気的消去及び書込みが可能
なスタックド・ゲート型ＮチャネルＭＯＳトランジスタ
からなる不揮発性メモリセルが配列されたメモリセルア
レイ部である。
従来の不揮発性半導体記憶装置の一例の要部を示す回路
図であり、図１８中、１は電気的消去及び書込みが可能
なスタックド・ゲート型ＮチャネルＭＯＳトランジスタ
からなる不揮発性メモリセルが配列されたメモリセルア
レイ部である。
【０００３】また、２は外部からのコマンドを受け付け
るコマンド受付回路、３はコマンド受付回路２が消去コ
マンドを受け付けた場合に、メモリセルアレイ部１に対
するプレ書込み及び消去を制御するプレ書込み／消去制
御回路である。
るコマンド受付回路、３はコマンド受付回路２が消去コ
マンドを受け付けた場合に、メモリセルアレイ部１に対
するプレ書込み及び消去を制御するプレ書込み／消去制
御回路である。
【０００４】また、４は昇圧電圧を生成する昇圧回路、
５は昇圧回路４から出力される昇圧電圧の電圧値を制限
してメモリセルアレイ部１の不揮発性メモリセルの書換
えに必要な高電圧ＶＰＰ／−ＶＰＰを安定的に出力する
電圧リミッタ回路である。
５は昇圧回路４から出力される昇圧電圧の電圧値を制限
してメモリセルアレイ部１の不揮発性メモリセルの書換
えに必要な高電圧ＶＰＰ／−ＶＰＰを安定的に出力する
電圧リミッタ回路である。
【０００５】図１９はメモリセルアレイ部１の不揮発性
メモリセルの構造を示す模式的断面図であり、図１９
中、７はＰウエル、８はＮ型拡散層からなるソース、９
はＮ型拡散層からなるドレイン、１０はコントロ−ル・
ゲート、１１はフローティング・ゲートである。
メモリセルの構造を示す模式的断面図であり、図１９
中、７はＰウエル、８はＮ型拡散層からなるソース、９
はＮ型拡散層からなるドレイン、１０はコントロ−ル・
ゲート、１１はフローティング・ゲートである。
【０００６】図２０はメモリセルアレイ部１の不揮発性
メモリセルの書込み時、消去時及び読出し時のコントロ
−ル・ゲート電圧、ソース電圧及びドレイン電圧を示す
表図である。
メモリセルの書込み時、消去時及び読出し時のコントロ
−ル・ゲート電圧、ソース電圧及びドレイン電圧を示す
表図である。
【０００７】すなわち、書込み時には、コントロ−ル・
ゲート電圧＝書込み用高電圧ＶＰＰ（例えば、１０
Ｖ）、ソース電圧＝接地電圧ＶＳＳ（０Ｖ）、ドレイン
電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）とされ、ドレイ
ン９からフローティング・ゲート１１に電子が注入さ
れ、“０”を記憶する状態とされる。
ゲート電圧＝書込み用高電圧ＶＰＰ（例えば、１０
Ｖ）、ソース電圧＝接地電圧ＶＳＳ（０Ｖ）、ドレイン
電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）とされ、ドレイ
ン９からフローティング・ゲート１１に電子が注入さ
れ、“０”を記憶する状態とされる。
【０００８】これに対して、消去時には、コントロ−ル
・ゲート電圧＝消去用高電圧−ＶＰＰ（例えば、−１０
Ｖ）、ソース電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）、
ドレイン９＝オープン状態とされ、フローティング・ゲ
ート１１からソース８に電子が引き抜かれ、“１”を記
憶する状態とされる。
・ゲート電圧＝消去用高電圧−ＶＰＰ（例えば、−１０
Ｖ）、ソース電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）、
ドレイン９＝オープン状態とされ、フローティング・ゲ
ート１１からソース８に電子が引き抜かれ、“１”を記
憶する状態とされる。
【０００９】また、読出し時には、コントロ−ル・ゲー
ト電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）、ソース電圧
＝接地電圧ＶＳＳ（０Ｖ）、ドレイン電圧＝＋２Ｖとさ
れ、記憶データがドレイン電流の大小として読み出され
る。
ト電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）、ソース電圧
＝接地電圧ＶＳＳ（０Ｖ）、ドレイン電圧＝＋２Ｖとさ
れ、記憶データがドレイン電流の大小として読み出され
る。
【００１０】図２１はメモリセルアレイ部１の不揮発性
メモリセルの消去工程を説明するための模式図であり、
図２１Ａは消去前、図２１Ｂはプレ書込み後、図２１Ｃ
は消去後のメモリセルアレイ部１の不揮発性メモリセル
の記憶データを示している。
メモリセルの消去工程を説明するための模式図であり、
図２１Ａは消去前、図２１Ｂはプレ書込み後、図２１Ｃ
は消去後のメモリセルアレイ部１の不揮発性メモリセル
の記憶データを示している。
【００１１】すなわち、メモリセルアレイ部１の不揮発
性メモリセルの消去を行う場合には、不揮発性メモリセ
ルのオーバ・イレーズを防ぐために、まず、プレ書込み
として、全ての不揮発性メモリセルに“０”を書込み、
その後、全ての不揮発性メモリセルの消去が行われ、全
ての不揮発性メモリセルの記憶データが“１”とされ
る。
性メモリセルの消去を行う場合には、不揮発性メモリセ
ルのオーバ・イレーズを防ぐために、まず、プレ書込み
として、全ての不揮発性メモリセルに“０”を書込み、
その後、全ての不揮発性メモリセルの消去が行われ、全
ての不揮発性メモリセルの記憶データが“１”とされ
る。
【００１２】
【発明が解決しようとする課題】図２２はメモリセルア
レイ部１の不揮発性メモリセルの書換え回数と消去時間
との関係を示す図であり、不揮発性メモリセルの書換え
回数が多くなると、トンネル酸化膜の劣化やトンネル酸
化膜中への電子のトラップによって消去時間が長くなっ
てしまう。
レイ部１の不揮発性メモリセルの書換え回数と消去時間
との関係を示す図であり、不揮発性メモリセルの書換え
回数が多くなると、トンネル酸化膜の劣化やトンネル酸
化膜中への電子のトラップによって消去時間が長くなっ
てしまう。
【００１３】ここに、図２３は書換え用高電圧±ＶＰＰ
の大小と不揮発性メモリセルの書換え回数、消去時間及
び寿命との関係を示す図であり、図２３中、直線１３は
書換え用高電圧±ＶＰＰが通常の場合、直線１４は書換
え用高電圧±ＶＰＰが通常の場合よりも高い場合、直線
１５は書換え用高電圧±ＶＰＰが通常の場合よりも低い
場合を示している。なお、「×」は不揮発性メモリセル
が破壊した時点を示している。
の大小と不揮発性メモリセルの書換え回数、消去時間及
び寿命との関係を示す図であり、図２３中、直線１３は
書換え用高電圧±ＶＰＰが通常の場合、直線１４は書換
え用高電圧±ＶＰＰが通常の場合よりも高い場合、直線
１５は書換え用高電圧±ＶＰＰが通常の場合よりも低い
場合を示している。なお、「×」は不揮発性メモリセル
が破壊した時点を示している。
【００１４】したがって、当初より高電圧±ＶＰＰを高
くする場合には消去時間を短くすることができ、消去の
高速化を図ることができるが、不揮発性メモリセルの寿
命が余りに短くなってしまうという問題点があった。
くする場合には消去時間を短くすることができ、消去の
高速化を図ることができるが、不揮発性メモリセルの寿
命が余りに短くなってしまうという問題点があった。
【００１５】なお、本明細書においては、消去用高電圧
−ＶＰＰの場合、消去用高電圧−ＶＰＰの絶対値を大き
くする場合を消去用高電圧−ＶＰＰを高くすると言い、
消去用高電圧−ＶＰＰの絶対値を小さくする場合を消去
用高電圧−ＶＰＰを低くすると言う言葉の使い方をして
いる。
−ＶＰＰの場合、消去用高電圧−ＶＰＰの絶対値を大き
くする場合を消去用高電圧−ＶＰＰを高くすると言い、
消去用高電圧−ＶＰＰの絶対値を小さくする場合を消去
用高電圧−ＶＰＰを低くすると言う言葉の使い方をして
いる。
【００１６】他方、不揮発性メモリセルの書換え回数が
多くなると、トンネル酸化膜の劣化やトンネル酸化膜中
への電子のトラップによって不揮発性メモリセルの信頼
性が低下してしまうことから、不揮発性メモリセルの書
換え回数が所定値を越えた場合には、消去時間が長くな
ることを了解した上で、高電圧ＶＰＰを低くし、不揮発
性メモリセルに与えるストレスを緩和し、不揮発性メモ
リセルの信頼性の低下を避けることを要望するユーザも
存在する。
多くなると、トンネル酸化膜の劣化やトンネル酸化膜中
への電子のトラップによって不揮発性メモリセルの信頼
性が低下してしまうことから、不揮発性メモリセルの書
換え回数が所定値を越えた場合には、消去時間が長くな
ることを了解した上で、高電圧ＶＰＰを低くし、不揮発
性メモリセルに与えるストレスを緩和し、不揮発性メモ
リセルの信頼性の低下を避けることを要望するユーザも
存在する。
【００１７】本発明は、かかる点に鑑み、不揮発性メモ
リセルの書換え回数が所定値を越えたときは、書込み用
高電圧及び消去用高電圧を高くして消去時間の高速化を
図り、高速性能を維持することができるようにした不揮
発性半導体記憶装置を提供することを第１の目的とし、
不揮発性メモリセルの書換え回数が所定値を越えたとき
は、書込み用高電圧及び消去用高電圧を低くし、不揮発
性メモリセルに与えるストレスを緩和して不揮発性メモ
リセルの寿命を長くし、信頼性の低下を避けることがで
きるようにした不揮発性半導体記憶装置を提供すること
を第２の目的とする。
リセルの書換え回数が所定値を越えたときは、書込み用
高電圧及び消去用高電圧を高くして消去時間の高速化を
図り、高速性能を維持することができるようにした不揮
発性半導体記憶装置を提供することを第１の目的とし、
不揮発性メモリセルの書換え回数が所定値を越えたとき
は、書込み用高電圧及び消去用高電圧を低くし、不揮発
性メモリセルに与えるストレスを緩和して不揮発性メモ
リセルの寿命を長くし、信頼性の低下を避けることがで
きるようにした不揮発性半導体記憶装置を提供すること
を第２の目的とする。
【００１８】また、本発明は、不揮発性メモリセルの書
換え回数が所定値を越えたときは、書込み用高電圧及び
消去用高電圧を高くして消去時間の高速化を図ることが
でき、しかも、不揮発性メモリセルの寿命が余りに短く
なることを避けることができるようにした不揮発性半導
体記憶装置の内部動作方法を提供することを第３の目的
とし、不揮発性メモリセルの書換え回数が所定値を越え
たときは、書込み用高電圧及び消去用高電圧を低くし、
不揮発性メモリセルに与えるストレスを緩和して不揮発
性メモリセルの寿命を長くし、信頼性の低下を避けるこ
とができるようにした不揮発性半導体記憶装置の内部動
作方法を提供することを第４の目的とする。
換え回数が所定値を越えたときは、書込み用高電圧及び
消去用高電圧を高くして消去時間の高速化を図ることが
でき、しかも、不揮発性メモリセルの寿命が余りに短く
なることを避けることができるようにした不揮発性半導
体記憶装置の内部動作方法を提供することを第３の目的
とし、不揮発性メモリセルの書換え回数が所定値を越え
たときは、書込み用高電圧及び消去用高電圧を低くし、
不揮発性メモリセルに与えるストレスを緩和して不揮発
性メモリセルの寿命を長くし、信頼性の低下を避けるこ
とができるようにした不揮発性半導体記憶装置の内部動
作方法を提供することを第４の目的とする。
【００１９】
【課題を解決するための手段】本発明中、第１の発明
は、電気的消去及び書込みが可能な不揮発性メモリセル
を配列してなるメモリセルアレイ部を備える不揮発性半
導体記憶装置であって、メモリセルアレイ部の不揮発性
メモリセルの書換え回数が所定値以下のときは、第１の
書込み用高電圧及び第１の消去用高電圧をメモリセルア
レイ部の不揮発性メモリセルに供給し、メモリセルアレ
イ部の不揮発性メモリセルの書換え回数が所定値を越え
たときは、電圧値を高くした第２の書込み用高電圧及び
第２の消去用高電圧をメモリセルアレイ部の不揮発性メ
モリセルに供給する高電圧供給回路を備えているという
ものである。
は、電気的消去及び書込みが可能な不揮発性メモリセル
を配列してなるメモリセルアレイ部を備える不揮発性半
導体記憶装置であって、メモリセルアレイ部の不揮発性
メモリセルの書換え回数が所定値以下のときは、第１の
書込み用高電圧及び第１の消去用高電圧をメモリセルア
レイ部の不揮発性メモリセルに供給し、メモリセルアレ
イ部の不揮発性メモリセルの書換え回数が所定値を越え
たときは、電圧値を高くした第２の書込み用高電圧及び
第２の消去用高電圧をメモリセルアレイ部の不揮発性メ
モリセルに供給する高電圧供給回路を備えているという
ものである。
【００２０】本発明中、第１の発明によれば、メモリセ
ルアレイ部の不揮発性メモリセルの書換え回数が所定値
を越えたときは、電圧値を高くした書込み用高電圧及び
消去用高電圧を不揮発性メモリセルに供給することがで
きる。したがって、長くなっている消去時間を短くし、
消去の高速化を図ることができ、高速性能を維持するこ
とができる。
ルアレイ部の不揮発性メモリセルの書換え回数が所定値
を越えたときは、電圧値を高くした書込み用高電圧及び
消去用高電圧を不揮発性メモリセルに供給することがで
きる。したがって、長くなっている消去時間を短くし、
消去の高速化を図ることができ、高速性能を維持するこ
とができる。
【００２１】本発明中、第２の発明は、電気的消去及び
書込みが可能な不揮発性メモリセルを配列してなるメモ
リセルアレイ部を備える不揮発性半導体記憶装置であっ
て、メモリセルアレイ部の不揮発性メモリセルの書換え
回数が所定値以下のときは、第１の書込み用高電圧及び
第１の消去用高電圧をメモリセルアレイ部の不揮発性メ
モリセルに供給し、メモリセルアレイ部の不揮発性メモ
リセルの書換え回数が所定値を越えたときは、電圧値を
低くした第３の書込み用高電圧及び第３の消去用高電圧
をメモリセルアレイ部の不揮発性メモリセルに供給する
高電圧供給回路を備えているというものである。
書込みが可能な不揮発性メモリセルを配列してなるメモ
リセルアレイ部を備える不揮発性半導体記憶装置であっ
て、メモリセルアレイ部の不揮発性メモリセルの書換え
回数が所定値以下のときは、第１の書込み用高電圧及び
第１の消去用高電圧をメモリセルアレイ部の不揮発性メ
モリセルに供給し、メモリセルアレイ部の不揮発性メモ
リセルの書換え回数が所定値を越えたときは、電圧値を
低くした第３の書込み用高電圧及び第３の消去用高電圧
をメモリセルアレイ部の不揮発性メモリセルに供給する
高電圧供給回路を備えているというものである。
【００２２】本発明中、第２の発明によれば、メモリセ
ルアレイ部の不揮発性メモリセルの書換え回数が所定値
を越えたときは、電圧値を低くした書込み用高電圧及び
消去用高電圧を不揮発性メモリセルに供給することがで
きる。したがって、不揮発性メモリセルに与えるストレ
スを緩和して不揮発性メモリセルの寿命を長くし、信頼
性の低下を避けることができる。
ルアレイ部の不揮発性メモリセルの書換え回数が所定値
を越えたときは、電圧値を低くした書込み用高電圧及び
消去用高電圧を不揮発性メモリセルに供給することがで
きる。したがって、不揮発性メモリセルに与えるストレ
スを緩和して不揮発性メモリセルの寿命を長くし、信頼
性の低下を避けることができる。
【００２３】本発明中、第３の発明は、電気的消去及び
書込みが可能な不揮発性メモリセルを配列してなるメモ
リセルアレイ部を備える不揮発性半導体記憶装置の内部
動作方法であって、メモリセルアレイ部の不揮発性メモ
リセルの書換え回数が所定値以下のときは、第１の書込
み用高電圧及び第１の消去用高電圧をメモリセルアレイ
部の不揮発性メモリセルに供給し、メモリセルアレイ部
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を高くした第２の書込み用高電圧及び第２
の消去用高電圧をメモリセルアレイ部の不揮発性メモリ
セルに供給する工程を含んでいるというものである。
書込みが可能な不揮発性メモリセルを配列してなるメモ
リセルアレイ部を備える不揮発性半導体記憶装置の内部
動作方法であって、メモリセルアレイ部の不揮発性メモ
リセルの書換え回数が所定値以下のときは、第１の書込
み用高電圧及び第１の消去用高電圧をメモリセルアレイ
部の不揮発性メモリセルに供給し、メモリセルアレイ部
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を高くした第２の書込み用高電圧及び第２
の消去用高電圧をメモリセルアレイ部の不揮発性メモリ
セルに供給する工程を含んでいるというものである。
【００２４】本発明中、第３の発明によれば、メモリセ
ルアレイ部の不揮発性メモリセルの書換え回数が所定値
を越えたときは、電圧値を高くした書込み用高電圧及び
消去用高電圧を不揮発性メモリセルに供給することがで
きる。したがって、長くなっている消去時間を短くし、
消去の高速化を図ることができ、高速性能を維持するこ
とができる。
ルアレイ部の不揮発性メモリセルの書換え回数が所定値
を越えたときは、電圧値を高くした書込み用高電圧及び
消去用高電圧を不揮発性メモリセルに供給することがで
きる。したがって、長くなっている消去時間を短くし、
消去の高速化を図ることができ、高速性能を維持するこ
とができる。
【００２５】本発明中、第４の発明は、電気的消去及び
書込みが可能な不揮発性メモリセルを配列してなるメモ
リセルアレイ部を備える不揮発性半導体記憶装置の内部
動作方法であって、メモリセルアレイ部の不揮発性メモ
リセルの書換え回数が所定値以下のときは、第１の書込
み用高電圧及び第１の消去用高電圧をメモリセルアレイ
部の不揮発性メモリセルに供給し、メモリセルアレイ部
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を低くした第３の書込み用高電圧及び第３
の消去用高電圧をメモリセルアレイ部の不揮発性メモリ
セルに供給する工程を含んでいるというものである。
書込みが可能な不揮発性メモリセルを配列してなるメモ
リセルアレイ部を備える不揮発性半導体記憶装置の内部
動作方法であって、メモリセルアレイ部の不揮発性メモ
リセルの書換え回数が所定値以下のときは、第１の書込
み用高電圧及び第１の消去用高電圧をメモリセルアレイ
部の不揮発性メモリセルに供給し、メモリセルアレイ部
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を低くした第３の書込み用高電圧及び第３
の消去用高電圧をメモリセルアレイ部の不揮発性メモリ
セルに供給する工程を含んでいるというものである。
【００２６】本発明中、第４の発明によれば、メモリセ
ルアレイ部の不揮発性メモリセルの書換え回数が所定値
を越えたときは、電圧値を低くした書込み用高電圧及び
消去用高電圧を不揮発性メモリセルに供給することがで
きる。したがって、不揮発性メモリセルに与えるストレ
スを緩和して不揮発性メモリセルの寿命を長くし、信頼
性の低下を避けることができる。
ルアレイ部の不揮発性メモリセルの書換え回数が所定値
を越えたときは、電圧値を低くした書込み用高電圧及び
消去用高電圧を不揮発性メモリセルに供給することがで
きる。したがって、不揮発性メモリセルに与えるストレ
スを緩和して不揮発性メモリセルの寿命を長くし、信頼
性の低下を避けることができる。
【００２７】
【発明の実施の形態】以下、図１〜図１７を参照して、
本発明の不揮発性半導体記憶装置の第１実施形態及び第
２実施形態について、本発明の不揮発性半導体記憶装置
の内部動作方法の第１実施形態及び第２実施形態を含め
て説明する。
本発明の不揮発性半導体記憶装置の第１実施形態及び第
２実施形態について、本発明の不揮発性半導体記憶装置
の内部動作方法の第１実施形態及び第２実施形態を含め
て説明する。
【００２８】本発明の不揮発性半導体記憶装置の第１実
施形態・・図１〜図１１ 図１は本発明の不揮発性半導体記憶装置の一実施形態の
要部を示す回路図であり、図１中、２０は図１９に示す
と同様の構造を有する電気的消去及び書込みが可能なス
タックド・ゲート型ＮチャネルＭＯＳトランジスタから
なる不揮発性メモリセルが配列されたメモリセルアレイ
部である。
施形態・・図１〜図１１ 図１は本発明の不揮発性半導体記憶装置の一実施形態の
要部を示す回路図であり、図１中、２０は図１９に示す
と同様の構造を有する電気的消去及び書込みが可能なス
タックド・ゲート型ＮチャネルＭＯＳトランジスタから
なる不揮発性メモリセルが配列されたメモリセルアレイ
部である。
【００２９】また、２１は外部からのコマンドを受け付
けるコマンド受付回路、２２はコマンド受付回路２１が
消去コマンドを受け付けた場合に、メモリセルアレイ部
２０に対するプレ書込み及び消去と、後述するカウンタ
回路に対する書込みを制御する書込み／消去制御回路で
ある。
けるコマンド受付回路、２２はコマンド受付回路２１が
消去コマンドを受け付けた場合に、メモリセルアレイ部
２０に対するプレ書込み及び消去と、後述するカウンタ
回路に対する書込みを制御する書込み／消去制御回路で
ある。
【００３０】また、２３はメモリセルアレイ部２０の不
揮発性メモリセルに書込み用高電圧ＶＰＰ及び消去用高
電圧−ＶＰＰを供給する高電圧供給回路であり、２４は
書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰを出力
する高電圧生成回路、２５は高電圧生成回路２４から出
力させる書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰ
Ｐの電圧値を制御する高電圧生成制御回路である。
揮発性メモリセルに書込み用高電圧ＶＰＰ及び消去用高
電圧−ＶＰＰを供給する高電圧供給回路であり、２４は
書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰを出力
する高電圧生成回路、２５は高電圧生成回路２４から出
力させる書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰ
Ｐの電圧値を制御する高電圧生成制御回路である。
【００３１】また、高電圧生成回路２４において、２６
は書込み用高電圧ＶＰＰを出力する書込み用高電圧生成
回路、２７は消去用高電圧−ＶＰＰを出力する消去用高
電圧生成回路である。
は書込み用高電圧ＶＰＰを出力する書込み用高電圧生成
回路、２７は消去用高電圧−ＶＰＰを出力する消去用高
電圧生成回路である。
【００３２】また、書込み用高電圧生成回路２６におい
て、２８は電源電圧ＶＣＣを昇圧して正の昇圧電圧を生
成する正電圧昇圧回路、２９は正電圧昇圧回路２８から
出力される正の昇圧電圧の電圧値を制限して書込み用電
圧ＶＰＰを安定的に出力する正電圧リミッタ回路であ
る。
て、２８は電源電圧ＶＣＣを昇圧して正の昇圧電圧を生
成する正電圧昇圧回路、２９は正電圧昇圧回路２８から
出力される正の昇圧電圧の電圧値を制限して書込み用電
圧ＶＰＰを安定的に出力する正電圧リミッタ回路であ
る。
【００３３】この正電圧リミッタ回路２９は、高電圧生
成制御回路２５により制御されて、書込み用高電圧ＶＰ
Ｐとして、９.７５［Ｖ］又は１０.５［Ｖ］を選択的に
出力するものである。
成制御回路２５により制御されて、書込み用高電圧ＶＰ
Ｐとして、９.７５［Ｖ］又は１０.５［Ｖ］を選択的に
出力するものである。
【００３４】また、消去用高電圧生成回路２７におい
て、３０は接地電圧ＶＳＳを昇圧して負の昇圧電圧を生
成する負電圧昇圧回路、３１は負電圧昇圧回路３０から
出力される負の昇圧電圧の電圧値を制限して消去用電圧
−ＶＰＰを安定的に出力する負電圧リミッタ回路であ
る。
て、３０は接地電圧ＶＳＳを昇圧して負の昇圧電圧を生
成する負電圧昇圧回路、３１は負電圧昇圧回路３０から
出力される負の昇圧電圧の電圧値を制限して消去用電圧
−ＶＰＰを安定的に出力する負電圧リミッタ回路であ
る。
【００３５】この負電圧リミッタ回路３１は、高電圧生
成制御回路２５により制御されて、消去用高電圧−ＶＰ
Ｐとして、−９.７５［Ｖ］又は−１０.５［Ｖ］を選択
的に出力するものである。
成制御回路２５により制御されて、消去用高電圧−ＶＰ
Ｐとして、−９.７５［Ｖ］又は−１０.５［Ｖ］を選択
的に出力するものである。
【００３６】また、高電圧生成制御回路２５において、
３２はメモリセルアレイ部２０の不揮発性メモリセルの
書換え回数をカウントし、カウント値を電圧Ｖcntで出
力するカウンタ回路、３３は基準電圧Ｖref1を出力する
基準電圧生成回路である。
３２はメモリセルアレイ部２０の不揮発性メモリセルの
書換え回数をカウントし、カウント値を電圧Ｖcntで出
力するカウンタ回路、３３は基準電圧Ｖref1を出力する
基準電圧生成回路である。
【００３７】また、３４はカウンタ回路３２の出力電圧
Ｖcntと基準電圧Ｖref1とを比較して、Ｖcnt≧Ｖref1の
間は、書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰ
として、それぞれ、９.７５［Ｖ］及び−９.７５［Ｖ］
を出力し、Ｖcnt＜Ｖref1となったときは、書込み用高
電圧ＶＰＰ及び消去用高電圧−ＶＰＰとして、それぞ
れ、１０.５［Ｖ］及び−１０.５［Ｖ］を出力するよう
に正電圧リミッタ回路２９及び負電圧リミッタ回路３１
を制御する信号Ｖswhを出力する判定回路である。
Ｖcntと基準電圧Ｖref1とを比較して、Ｖcnt≧Ｖref1の
間は、書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰ
として、それぞれ、９.７５［Ｖ］及び−９.７５［Ｖ］
を出力し、Ｖcnt＜Ｖref1となったときは、書込み用高
電圧ＶＰＰ及び消去用高電圧−ＶＰＰとして、それぞ
れ、１０.５［Ｖ］及び−１０.５［Ｖ］を出力するよう
に正電圧リミッタ回路２９及び負電圧リミッタ回路３１
を制御する信号Ｖswhを出力する判定回路である。
【００３８】図２は正電圧昇圧回路２８の構成を示す回
路図であり、図２中、３６は電源電圧ＶＣＣを供給する
電源線、３７−１、３７−２、３７−３、３７−ｎ、３
８−１、３８−２、３８−３、３８−ｎはＮチャネルＭ
ＯＳトランジスタ、３９−１、３９−２、３９−３、３
９−ｎはキャパシタ、ＣＬＫ、／ＣＬＫは相補関係にあ
るクロック信号である。
路図であり、図２中、３６は電源電圧ＶＣＣを供給する
電源線、３７−１、３７−２、３７−３、３７−ｎ、３
８−１、３８−２、３８−３、３８−ｎはＮチャネルＭ
ＯＳトランジスタ、３９−１、３９−２、３９−３、３
９−ｎはキャパシタ、ＣＬＫ、／ＣＬＫは相補関係にあ
るクロック信号である。
【００３９】なお、ＮチャネルＭＯＳトランジスタ３７
−３、３７−ｎ間のＮチャネルＭＯＳトランジスタ３７
−４〜３７−（ｎ−１）と、ＮチャネルＭＯＳトランジ
スタ３８−３、３８−ｎ間のＮチャネルＭＯＳトランジ
スタ３８−４〜３８−（ｎ−１）と、キャパシタ３９−
３、３９−ｎ間のキャパシタ３９−４〜３９−（ｎ−
１）とは図示を省略している。
−３、３７−ｎ間のＮチャネルＭＯＳトランジスタ３７
−４〜３７−（ｎ−１）と、ＮチャネルＭＯＳトランジ
スタ３８−３、３８−ｎ間のＮチャネルＭＯＳトランジ
スタ３８−４〜３８−（ｎ−１）と、キャパシタ３９−
３、３９−ｎ間のキャパシタ３９−４〜３９−（ｎ−
１）とは図示を省略している。
【００４０】図３は正電圧リミッタ回路２９の構成を示
す回路図であり、図３中、４１−１、４１−２、４１−
１３、４１−１４はダイオード接続されて、正電圧昇圧
回路２８の昇圧電圧出力端と接地との間に直列接続され
たＮチャネルＭＯＳトランジスタである。
す回路図であり、図３中、４１−１、４１−２、４１−
１３、４１−１４はダイオード接続されて、正電圧昇圧
回路２８の昇圧電圧出力端と接地との間に直列接続され
たＮチャネルＭＯＳトランジスタである。
【００４１】また、４２は判定回路３４の出力信号Ｖsw
hによりオン、オフが制御されるＮチャネルＭＯＳトラ
ンジスタであり、ＮチャネルＭＯＳトランジスタ４１−
２、４１−１３間のＮチャネルＭＯＳトランジスタ４１
−３〜４１−１２は図示を省略している。
hによりオン、オフが制御されるＮチャネルＭＯＳトラ
ンジスタであり、ＮチャネルＭＯＳトランジスタ４１−
２、４１−１３間のＮチャネルＭＯＳトランジスタ４１
−３〜４１−１２は図示を省略している。
【００４２】ここで、ＮチャネルＭＯＳトランジスタ４
１−１〜４１−１４のスレッショルド電圧を０.７５
［Ｖ］とすると、判定回路３４の出力信号Ｖswh＝Ｈレ
ベルの場合には、ＮチャネルＭＯＳトランジスタ４２＝
ＯＮとなり、書込み用高電圧ＶＰＰは、１３×０.７５
＝９.７５［Ｖ］となり、判定回路３４の出力電圧Ｖswh
＝Ｌレベルの場合には、ＮチャネルＭＯＳトランジスタ
４２＝ＯＦＦとなり、書込み用高電圧ＶＰＰは、１４×
０.７５＝１０.５［Ｖ］となる。
１−１〜４１−１４のスレッショルド電圧を０.７５
［Ｖ］とすると、判定回路３４の出力信号Ｖswh＝Ｈレ
ベルの場合には、ＮチャネルＭＯＳトランジスタ４２＝
ＯＮとなり、書込み用高電圧ＶＰＰは、１３×０.７５
＝９.７５［Ｖ］となり、判定回路３４の出力電圧Ｖswh
＝Ｌレベルの場合には、ＮチャネルＭＯＳトランジスタ
４２＝ＯＦＦとなり、書込み用高電圧ＶＰＰは、１４×
０.７５＝１０.５［Ｖ］となる。
【００４３】図４は負電圧昇圧回路３０の構成を示す回
路図であり、図４中、４４は接地電圧ＶＳＳを供給する
接地線、４５−１、４５−２、４５−３、４５−ｎ、４
６−１、４６−２、４６−３、４６−ｎはＰチャネルＭ
ＯＳトランジスタ、４７−１、４７−２、４７−３、４
７−ｎはキャパシタである。
路図であり、図４中、４４は接地電圧ＶＳＳを供給する
接地線、４５−１、４５−２、４５−３、４５−ｎ、４
６−１、４６−２、４６−３、４６−ｎはＰチャネルＭ
ＯＳトランジスタ、４７−１、４７−２、４７−３、４
７−ｎはキャパシタである。
【００４４】なお、ＰチャネルＭＯＳトランジスタ４５
−３、４５−ｎ間のＰチャネルＭＯＳトランジスタ４５
−４〜４５−（ｎ−１）と、ＰチャネルＭＯＳトランジ
スタ４６−３、４６−ｎ間のＰチャネルＭＯＳトランジ
スタ４６−４〜４６−（ｎ−１）と、キャパシタ４７−
３、４７−ｎ間のキャパシタ４７−４〜４７−（ｎ−
１）とは図示を省略している。
−３、４５−ｎ間のＰチャネルＭＯＳトランジスタ４５
−４〜４５−（ｎ−１）と、ＰチャネルＭＯＳトランジ
スタ４６−３、４６−ｎ間のＰチャネルＭＯＳトランジ
スタ４６−４〜４６−（ｎ−１）と、キャパシタ４７−
３、４７−ｎ間のキャパシタ４７−４〜４７−（ｎ−
１）とは図示を省略している。
【００４５】図５は負電圧リミッタ回路３１の構成を示
す回路図であり、図５中、４９は基準電圧Ｖref2として
１.５［Ｖ］を出力する基準電圧生成回路であり、５０
は電源線、５１は抵抗、５２、５３はダイオードであ
る。
す回路図であり、図５中、４９は基準電圧Ｖref2として
１.５［Ｖ］を出力する基準電圧生成回路であり、５０
は電源線、５１は抵抗、５２、５３はダイオードであ
る。
【００４６】また、５４−１、５４−２、５４−１６は
ダイオード接続されて、基準電圧生成回路４９の基準電
圧出力端と負電圧昇圧回路３０の昇圧電圧出力端との間
に直列接続されたＰチャネルＭＯＳトランジスタであ
り、ＰチャネルＭＯＳトランジスタ５４−２、５４−１
６間のＰチャネルＭＯＳトランジスタ５４−３〜５４−
１５は図示を省略している。
ダイオード接続されて、基準電圧生成回路４９の基準電
圧出力端と負電圧昇圧回路３０の昇圧電圧出力端との間
に直列接続されたＰチャネルＭＯＳトランジスタであ
り、ＰチャネルＭＯＳトランジスタ５４−２、５４−１
６間のＰチャネルＭＯＳトランジスタ５４−３〜５４−
１５は図示を省略している。
【００４７】また、５５は判定回路３４の出力信号Ｖsw
hを反転するインバータ、５６は伝送スイッチ回路であ
り、５７は判定回路３４の出力信号Ｖswhによりオン、
オフが制御されるＮチャネルＭＯＳトランジスタ、５８
はインバータ５５の出力によりオン、オフが制御される
ＰチャネルＭＯＳトランジスタである。
hを反転するインバータ、５６は伝送スイッチ回路であ
り、５７は判定回路３４の出力信号Ｖswhによりオン、
オフが制御されるＮチャネルＭＯＳトランジスタ、５８
はインバータ５５の出力によりオン、オフが制御される
ＰチャネルＭＯＳトランジスタである。
【００４８】ここで、ＰチャネルＭＯＳトランジスタ５
４−１〜５４−１６のスレッショルド電圧を０.７５
［Ｖ］とすると、判定回路３４の出力電圧Ｖswh＝Ｈレ
ベルの場合には、伝送スイッチ回路５６＝ＯＮとなり、
消去用高電圧−ＶＰＰは、１.５−１５×０.７５＝−
９.７５［Ｖ］となり、判定回路３４の出力電圧Ｖswh＝
Ｌレベルの場合には、伝送スイッチ回路５６＝ＯＦＦと
なり、消去用高電圧−ＶＰＰは、１.５−１６×０.７５
＝−１０.５［Ｖ］となる。
４−１〜５４−１６のスレッショルド電圧を０.７５
［Ｖ］とすると、判定回路３４の出力電圧Ｖswh＝Ｈレ
ベルの場合には、伝送スイッチ回路５６＝ＯＮとなり、
消去用高電圧−ＶＰＰは、１.５−１５×０.７５＝−
９.７５［Ｖ］となり、判定回路３４の出力電圧Ｖswh＝
Ｌレベルの場合には、伝送スイッチ回路５６＝ＯＦＦと
なり、消去用高電圧−ＶＰＰは、１.５−１６×０.７５
＝−１０.５［Ｖ］となる。
【００４９】図６はカウンタ回路３２の構成を示す回路
図であり、図６中、６０は電源線、６１はメモリセルア
レイ部２０の不揮発性メモリセルの書換え回数をカウン
トするための電気的消去及び書込みが可能なスタックド
・ゲート型ＮチャネルＭＯＳトランジスタ、６２は負荷
素子をなすＰチャネルＭＯＳトランジスタである。
図であり、図６中、６０は電源線、６１はメモリセルア
レイ部２０の不揮発性メモリセルの書換え回数をカウン
トするための電気的消去及び書込みが可能なスタックド
・ゲート型ＮチャネルＭＯＳトランジスタ、６２は負荷
素子をなすＰチャネルＭＯＳトランジスタである。
【００５０】また、６３はスタックド・ゲート型Ｎチャ
ネルＭＯＳトランジスタ６１を制御する制御回路であ
り、６４はＮチャネルＭＯＳトランジスタ、６５はＰチ
ャネルＭＯＳトランジスタ、φERSはメモリセルアレイ
部２０の不揮発性メモリセルの消去が行われるごとにパ
ルス状にＨレベルとされる消去制御信号である。
ネルＭＯＳトランジスタ６１を制御する制御回路であ
り、６４はＮチャネルＭＯＳトランジスタ、６５はＰチ
ャネルＭＯＳトランジスタ、φERSはメモリセルアレイ
部２０の不揮発性メモリセルの消去が行われるごとにパ
ルス状にＨレベルとされる消去制御信号である。
【００５１】ここに、ＮチャネルＭＯＳトランジスタ６
４は、ソースをスタックド・ゲート型ＮチャネルＭＯＳ
トランジスタ６１のゲートに接続し、ドレインを正電圧
リミッタ回路２９の出力端に接続し、消去制御信号φ
ERSによりオン、オフが制御されるものである。
４は、ソースをスタックド・ゲート型ＮチャネルＭＯＳ
トランジスタ６１のゲートに接続し、ドレインを正電圧
リミッタ回路２９の出力端に接続し、消去制御信号φ
ERSによりオン、オフが制御されるものである。
【００５２】また、ＰチャネルＭＯＳトランジスタ６５
は、ソースを電源線６０に接続し、ドレインをスタック
ド・ゲート型ＮチャネルＭＯＳトランジスタ６１のゲー
トに接続し、消去制御信号φERSによりオン、オフが制
御されるものである。
は、ソースを電源線６０に接続し、ドレインをスタック
ド・ゲート型ＮチャネルＭＯＳトランジスタ６１のゲー
トに接続し、消去制御信号φERSによりオン、オフが制
御されるものである。
【００５３】ここで、消去制御信号φERS＝Ｈレベルと
されると、ＮチャネルＭＯＳトランジスタ６４＝ＯＮ、
ＰチャネルＭＯＳトランジスタ６５＝ＯＦＦとなり、ス
タックド・ゲート型ＮチャネルＭＯＳトランジスタ６１
のゲートに書込み用高電圧ＶＰＰが供給され、スタック
ド・ゲート型ＮチャネルＭＯＳトランジスタ６１に対す
る書込みが行われる。
されると、ＮチャネルＭＯＳトランジスタ６４＝ＯＮ、
ＰチャネルＭＯＳトランジスタ６５＝ＯＦＦとなり、ス
タックド・ゲート型ＮチャネルＭＯＳトランジスタ６１
のゲートに書込み用高電圧ＶＰＰが供給され、スタック
ド・ゲート型ＮチャネルＭＯＳトランジスタ６１に対す
る書込みが行われる。
【００５４】そして、消去制御信号φERS＝Ｌレベルと
されると、ＮチャネルＭＯＳトランジスタ６４＝ＯＦ
Ｆ、ＰチャネルＭＯＳトランジスタ６５＝ＯＮとなり、
スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６
１のゲートに電源電圧ＶＣＣが供給され、スタックド・
ゲート型ＮチャネルＭＯＳトランジスタ６１は読み出し
状態とされ、スタックド・ゲート型ＮチャネルＭＯＳト
ランジスタ６１のドレイン電圧がメモリセルアレイ部２
０の不揮発性メモリセルの書換え回数を示す電圧Ｖcnt
として出力される。
されると、ＮチャネルＭＯＳトランジスタ６４＝ＯＦ
Ｆ、ＰチャネルＭＯＳトランジスタ６５＝ＯＮとなり、
スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６
１のゲートに電源電圧ＶＣＣが供給され、スタックド・
ゲート型ＮチャネルＭＯＳトランジスタ６１は読み出し
状態とされ、スタックド・ゲート型ＮチャネルＭＯＳト
ランジスタ６１のドレイン電圧がメモリセルアレイ部２
０の不揮発性メモリセルの書換え回数を示す電圧Ｖcnt
として出力される。
【００５５】ここに、図７はカウンタ回路３２の動作を
説明するための図であり、スタックド・ゲート型Ｎチャ
ネルＭＯＳトランジスタ６１に対する書込み回数とスタ
ックド・ゲート型ＮチャネルＭＯＳトランジスタ６１の
コントロ−ルゲート・ソース間電圧（ＶCG-S）対ドレイ
ン電流（Ｉd）特性を示している。
説明するための図であり、スタックド・ゲート型Ｎチャ
ネルＭＯＳトランジスタ６１に対する書込み回数とスタ
ックド・ゲート型ＮチャネルＭＯＳトランジスタ６１の
コントロ−ルゲート・ソース間電圧（ＶCG-S）対ドレイ
ン電流（Ｉd）特性を示している。
【００５６】図７中、矢印Ａは、スタックド・ゲート型
ＮチャネルＭＯＳトランジスタ６１に書込みが行われる
ごとに、スタックド・ゲート型ＮチャネルＭＯＳトラン
ジスタ６１のＶCG-S−Ｉd特性が、図中、右方向にシフ
トすることを示している。
ＮチャネルＭＯＳトランジスタ６１に書込みが行われる
ごとに、スタックド・ゲート型ＮチャネルＭＯＳトラン
ジスタ６１のＶCG-S−Ｉd特性が、図中、右方向にシフ
トすることを示している。
【００５７】すなわち、スタックド・ゲート型Ｎチャネ
ルＭＯＳトランジスタ６１は、書込みが行われるごとに
ドレイン電流Ｉdを小さくし、この結果、カウンタ回路
３２の出力電圧Ｖcntは、メモリセルアレイ部２０の書
換えが行われるごとに高くなっていく。
ルＭＯＳトランジスタ６１は、書込みが行われるごとに
ドレイン電流Ｉdを小さくし、この結果、カウンタ回路
３２の出力電圧Ｖcntは、メモリセルアレイ部２０の書
換えが行われるごとに高くなっていく。
【００５８】図８は基準電圧生成回路３３の構成を示す
回路図であり、図８中、６７は電源線、６８はＮチャネ
ルＭＯＳトランジスタ、６９は負荷素子をなすＰチャネ
ルＭＯＳトランジスタである。
回路図であり、図８中、６７は電源線、６８はＮチャネ
ルＭＯＳトランジスタ、６９は負荷素子をなすＰチャネ
ルＭＯＳトランジスタである。
【００５９】ここに、基準電圧生成回路３３は、メモリ
セルアレイ部２０の不揮発性メモリセルの書換えの回数
が所定値になったときのカウンタ回路３２の出力電圧Ｖ
cntと同一電圧値の基準電圧Ｖref1を生成するように回
路定数が設定されているものである。
セルアレイ部２０の不揮発性メモリセルの書換えの回数
が所定値になったときのカウンタ回路３２の出力電圧Ｖ
cntと同一電圧値の基準電圧Ｖref1を生成するように回
路定数が設定されているものである。
【００６０】図９は判定回路３４の構成を示す回路図で
ある。図９中、７１は電源線、７２は差動アンプであ
り、７３はカウンタ回路３２の出力電圧Ｖcntが入力さ
れるＮチャネルＭＯＳトランジスタ、７４は基準電圧Ｖ
ref1が入力されるＮチャネルＭＯＳトランジスタであ
る。
ある。図９中、７１は電源線、７２は差動アンプであ
り、７３はカウンタ回路３２の出力電圧Ｖcntが入力さ
れるＮチャネルＭＯＳトランジスタ、７４は基準電圧Ｖ
ref1が入力されるＮチャネルＭＯＳトランジスタであ
る。
【００６１】また、７５、７６はカレントミラー負荷回
路を構成するＰチャネルＭＯＳトランジスタ、７７はバ
イアス電圧Ｖｂが供給される定電流源用のＮチャネルＭ
ＯＳトランジスタである。
路を構成するＰチャネルＭＯＳトランジスタ、７７はバ
イアス電圧Ｖｂが供給される定電流源用のＮチャネルＭ
ＯＳトランジスタである。
【００６２】また、７８は出力回路であり、７９は差動
アンプ７２の出力によりオン、オフが制御されるＮチャ
ネルＭＯＳトランジスタ、８０はバイアス電圧Ｖｂが供
給される定電流源用のＮチャネルＭＯＳトランジスタで
ある。
アンプ７２の出力によりオン、オフが制御されるＮチャ
ネルＭＯＳトランジスタ、８０はバイアス電圧Ｖｂが供
給される定電流源用のＮチャネルＭＯＳトランジスタで
ある。
【００６３】このように構成された判定回路３４におい
ては、カウンタ回路３２の出力電圧Ｖcnt≦基準電圧Ｖr
ef1の間は、出力信号Ｖswh＝Ｈレベルを維持し、カウン
タ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる
と、出力信号Ｖswh＝Ｌレベルとなる。
ては、カウンタ回路３２の出力電圧Ｖcnt≦基準電圧Ｖr
ef1の間は、出力信号Ｖswh＝Ｈレベルを維持し、カウン
タ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる
と、出力信号Ｖswh＝Ｌレベルとなる。
【００６４】図１０は本発明の不揮発性半導体記憶装置
の第１実施形態の動作を説明するための図であり、カウ
ンタ回路３２の出力電圧Ｖcntと、基準電圧Ｖref1と、
判定回路３４の出力信号Ｖswhとの関係を示している。
の第１実施形態の動作を説明するための図であり、カウ
ンタ回路３２の出力電圧Ｖcntと、基準電圧Ｖref1と、
判定回路３４の出力信号Ｖswhとの関係を示している。
【００６５】すなわち、初期状態においては、カウンタ
回路３２の出力電圧Ｖcnt＜基準電圧Ｖref1の状態にあ
り、その後、メモリセルアレイ部２０の不揮発性メモリ
セルの書換えが行われるごとにスタックド・ゲート型Ｎ
チャネルＭＯＳトランジスタ６１に対する書込みが行わ
れるので、メモリセルアレイ部２０の書換えが行われる
ごとにカウンタ回路３２の出力電圧Ｖcntは徐々に高く
なっていく。
回路３２の出力電圧Ｖcnt＜基準電圧Ｖref1の状態にあ
り、その後、メモリセルアレイ部２０の不揮発性メモリ
セルの書換えが行われるごとにスタックド・ゲート型Ｎ
チャネルＭＯＳトランジスタ６１に対する書込みが行わ
れるので、メモリセルアレイ部２０の書換えが行われる
ごとにカウンタ回路３２の出力電圧Ｖcntは徐々に高く
なっていく。
【００６６】そして、メモリセルアレイ部２０の書換え
回数が所定値になると、カウンタ回路３２の出力電圧Ｖ
cnt＝基準電圧Ｖref1となり、その後、メモリセルアレ
イ部２０の書換え回数が所定値を越えると、カウンタ回
路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる。
回数が所定値になると、カウンタ回路３２の出力電圧Ｖ
cnt＝基準電圧Ｖref1となり、その後、メモリセルアレ
イ部２０の書換え回数が所定値を越えると、カウンタ回
路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる。
【００６７】他方、判定回路３４においては、カウンタ
回路３２の出力電圧Ｖcnt≦基準電圧Ｖref1の間は、出
力信号Ｖswh＝Ｈレベルが維持され、カウンタ回路３２
の出力電圧Ｖcnt＞基準電圧Ｖref1となると、出力信号
Ｖswh＝Ｌレベルになる。
回路３２の出力電圧Ｖcnt≦基準電圧Ｖref1の間は、出
力信号Ｖswh＝Ｈレベルが維持され、カウンタ回路３２
の出力電圧Ｖcnt＞基準電圧Ｖref1となると、出力信号
Ｖswh＝Ｌレベルになる。
【００６８】ここに、判定回路３４の出力信号Ｖswh＝
Ｈレベルの間は、正電圧リミッタ回路２９から出力され
る書込み用高電圧ＶＰＰ＝９.７５［Ｖ］、負電圧リミ
ッタ回路３１から出力される消去用高電圧−ＶＰＰ＝−
９.７５［Ｖ］となる。
Ｈレベルの間は、正電圧リミッタ回路２９から出力され
る書込み用高電圧ＶＰＰ＝９.７５［Ｖ］、負電圧リミ
ッタ回路３１から出力される消去用高電圧−ＶＰＰ＝−
９.７５［Ｖ］となる。
【００６９】その後、判定回路３４の出力信号Ｖswh＝
Ｌレベルになると、正電圧リミッタ回路２９から出力さ
れる書込み用高電圧ＶＰＰ＝１０.５［Ｖ］、負電圧リ
ミッタ回路３１から出力される消去用高電圧−ＶＰＰ＝
−１０.５［Ｖ］となる。
Ｌレベルになると、正電圧リミッタ回路２９から出力さ
れる書込み用高電圧ＶＰＰ＝１０.５［Ｖ］、負電圧リ
ミッタ回路３１から出力される消去用高電圧−ＶＰＰ＝
−１０.５［Ｖ］となる。
【００７０】なお、図１１は本発明の不揮発性半導体記
憶装置の第１実施形態の効果を示す図であり、不揮発性
メモリセルの書換え回数と消去時間との関係を示してお
り、破線Ｂは従来の場合である。
憶装置の第１実施形態の効果を示す図であり、不揮発性
メモリセルの書換え回数と消去時間との関係を示してお
り、破線Ｂは従来の場合である。
【００７１】このように、本発明の不揮発性半導体記憶
装置の第１実施形態によれば、メモリセルアレイ部２０
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を高くした書込み用高電圧ＶＰＰ及び消去
用高電圧−ＶＰＰを不揮発性メモリセルに供給すること
ができるので、長くなっている消去時間を短くし、消去
の高速化を図ることができ、高速性能を維持することが
できる。
装置の第１実施形態によれば、メモリセルアレイ部２０
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を高くした書込み用高電圧ＶＰＰ及び消去
用高電圧−ＶＰＰを不揮発性メモリセルに供給すること
ができるので、長くなっている消去時間を短くし、消去
の高速化を図ることができ、高速性能を維持することが
できる。
【００７２】また、本発明の不揮発性半導体記憶装置の
第１実施形態によれば、カウンタ回路３２にスタックド
・ゲート型ＮチャネルＭＯＳトランジスタ６１を設け、
このスタックド・ゲート型ＮチャネルＭＯＳトランジス
タ６１に対する書込みを行うことによりメモリセルアレ
イ部２０の不揮発性メモリセルの書換え回数をカウント
するように構成したので、レジスタ等を使用してカウン
タ回路を構成する場合に比較して、カウンタ回路の規模
をきわめて小さくすることができるという格別の効果を
得ることができる。
第１実施形態によれば、カウンタ回路３２にスタックド
・ゲート型ＮチャネルＭＯＳトランジスタ６１を設け、
このスタックド・ゲート型ＮチャネルＭＯＳトランジス
タ６１に対する書込みを行うことによりメモリセルアレ
イ部２０の不揮発性メモリセルの書換え回数をカウント
するように構成したので、レジスタ等を使用してカウン
タ回路を構成する場合に比較して、カウンタ回路の規模
をきわめて小さくすることができるという格別の効果を
得ることができる。
【００７３】本発明の不揮発性半導体記憶装置の第２実
施形態・・図１２〜図１７ 図１２は本発明の不揮発性半導体記憶装置の第２実施形
態の要部を示す回路図であり、本発明の不揮発性半導体
記憶装置の第２実施形態は、図１に示す本発明の不揮発
性半導体記憶装置の第１実施形態が備える高電圧供給回
路２３と回路構成の異なる高電圧供給回路８２を設け、
その他については、図１に示す本発明の不揮発性半導体
記憶装置の第１実施形態と同様に構成したものである。
施形態・・図１２〜図１７ 図１２は本発明の不揮発性半導体記憶装置の第２実施形
態の要部を示す回路図であり、本発明の不揮発性半導体
記憶装置の第２実施形態は、図１に示す本発明の不揮発
性半導体記憶装置の第１実施形態が備える高電圧供給回
路２３と回路構成の異なる高電圧供給回路８２を設け、
その他については、図１に示す本発明の不揮発性半導体
記憶装置の第１実施形態と同様に構成したものである。
【００７４】高電圧供給回路８２は、図１に示す高電圧
供給回路２３が備える高電圧生成回路２４及び高電圧生
成制御回路２５と回路構成の異なる高電圧生成回路８３
及び高電圧生成制御回路８４を備えているものである。
供給回路２３が備える高電圧生成回路２４及び高電圧生
成制御回路２５と回路構成の異なる高電圧生成回路８３
及び高電圧生成制御回路８４を備えているものである。
【００７５】高電圧生成回路８３は、図１に示す高電圧
生成回路２４が備える書込み用高電圧生成回路２６及び
消去用高電圧生成回路２７と回路構成の異なる書込み用
高電圧生成回路８５及び消去用高電圧生成回路８６を備
えるものである。
生成回路２４が備える書込み用高電圧生成回路２６及び
消去用高電圧生成回路２７と回路構成の異なる書込み用
高電圧生成回路８５及び消去用高電圧生成回路８６を備
えるものである。
【００７６】書込み用高電圧生成回路８５は、図１に示
す正電圧リミッタ回路２９と回路構成の異なる正電圧リ
ミッタ回路８７を備え、その他については、図１に示す
書込み用高電圧生成回路２６と同様に構成したものであ
る。
す正電圧リミッタ回路２９と回路構成の異なる正電圧リ
ミッタ回路８７を備え、その他については、図１に示す
書込み用高電圧生成回路２６と同様に構成したものであ
る。
【００７７】消去用高電圧生成回路８６は、図１に示す
負電圧リミッタ回路３１と回路構成の異なる負電圧リミ
ッタ回路８８を備え、その他については、図１に示す消
去用高電圧生成回路２７と同様に構成したものである。
負電圧リミッタ回路３１と回路構成の異なる負電圧リミ
ッタ回路８８を備え、その他については、図１に示す消
去用高電圧生成回路２７と同様に構成したものである。
【００７８】高電圧生成制御回路８４は、図１に示す高
電圧生成制御回路２５が備える判定回路３４と回路構成
の異なる判定回路８９を備え、その他については、図１
に示す高電圧生成制御回路２５と同様に構成したもので
ある。
電圧生成制御回路２５が備える判定回路３４と回路構成
の異なる判定回路８９を備え、その他については、図１
に示す高電圧生成制御回路２５と同様に構成したもので
ある。
【００７９】図１３は正電圧リミッタ回路８７の構成を
示す回路図であり、図１３中、４１−１、４１−２、４
１−１２、４１−１３はダイオード接続されて、正電圧
昇圧回路２８の昇圧電圧出力端と接地との間に直列に接
続されたＮチャネルＭＯＳトランジスタである。
示す回路図であり、図１３中、４１−１、４１−２、４
１−１２、４１−１３はダイオード接続されて、正電圧
昇圧回路２８の昇圧電圧出力端と接地との間に直列に接
続されたＮチャネルＭＯＳトランジスタである。
【００８０】すなわち、正電圧リミッタ回路８７は、ダ
イオード接続して、正電圧昇圧回路２８の昇圧電圧出力
端と接地との間に直列に接続すべきＮチャネルＭＯＳト
ランジスタの数を図３に示す正電圧リミッタ回路２９の
場合よりも１個少なくし、その他については、図３に示
す正電圧リミッタ回路２９と同様に構成したものであ
る。
イオード接続して、正電圧昇圧回路２８の昇圧電圧出力
端と接地との間に直列に接続すべきＮチャネルＭＯＳト
ランジスタの数を図３に示す正電圧リミッタ回路２９の
場合よりも１個少なくし、その他については、図３に示
す正電圧リミッタ回路２９と同様に構成したものであ
る。
【００８１】ここで、ＮチャネルＭＯＳトランジスタ４
１−１〜４１−１３のスレッショルド電圧を０.７５
［Ｖ］とすると、判定回路８９の出力信号Ｖswh＝Ｈレ
ベルの場合には、ＮチャネルＭＯＳトランジスタ４２＝
ＯＮとなり、書込み用高電圧ＶＰＰは、１２×０.７５
＝９［Ｖ］となり、判定回路８９の出力信号Ｖswh＝Ｌ
レベルの場合には、ＮチャネルＭＯＳトランジスタ４２
＝ＯＦＦとなり、書込み用高電圧ＶＰＰは、１３×０.
７５＝９.７５［Ｖ］となる。
１−１〜４１−１３のスレッショルド電圧を０.７５
［Ｖ］とすると、判定回路８９の出力信号Ｖswh＝Ｈレ
ベルの場合には、ＮチャネルＭＯＳトランジスタ４２＝
ＯＮとなり、書込み用高電圧ＶＰＰは、１２×０.７５
＝９［Ｖ］となり、判定回路８９の出力信号Ｖswh＝Ｌ
レベルの場合には、ＮチャネルＭＯＳトランジスタ４２
＝ＯＦＦとなり、書込み用高電圧ＶＰＰは、１３×０.
７５＝９.７５［Ｖ］となる。
【００８２】図１４は負電圧リミッタ回路８８の構成を
示す回路図であり、図１４中、５４−１、５４−２、５
４−１５はダイオード接続されて、基準電圧生成回路４
９の基準電圧出力端と負電圧昇圧回路３０の昇圧電圧出
力端との間に直列接続されたＰチャネルＭＯＳトランジ
スタである。
示す回路図であり、図１４中、５４−１、５４−２、５
４−１５はダイオード接続されて、基準電圧生成回路４
９の基準電圧出力端と負電圧昇圧回路３０の昇圧電圧出
力端との間に直列接続されたＰチャネルＭＯＳトランジ
スタである。
【００８３】すなわち、負電圧リミッタ回路８８は、ダ
イオード接続して、基準電圧生成回路４９の基準電圧出
力端と負電圧昇圧回路３０の昇圧電圧出力端との間に直
列接続すべきＰチャネルＭＯＳトランジスタを図５に示
す負電圧リミッタ回路３１の場合よりも１個少なくし、
その他については、図５に示す負電圧リミッタ回路３１
と同様に構成したものである。
イオード接続して、基準電圧生成回路４９の基準電圧出
力端と負電圧昇圧回路３０の昇圧電圧出力端との間に直
列接続すべきＰチャネルＭＯＳトランジスタを図５に示
す負電圧リミッタ回路３１の場合よりも１個少なくし、
その他については、図５に示す負電圧リミッタ回路３１
と同様に構成したものである。
【００８４】ここで、ＰチャネルＭＯＳトランジスタ５
４−１〜５４−１５のスレッショルド電圧を０.７５
［Ｖ］とすると、判定回路８９の出力信号Ｖswh＝Ｈレ
ベルの場合には、伝送スイッチ回路５６＝ＯＮとなり、
消去用高電圧−ＶＰＰは、１.５−１４×０.７５＝−９
［Ｖ］となり、判定回路３４の出力電圧Ｖswh＝Ｌレベ
ルの場合には、伝送スイッチ回路５６＝ＯＦＦとなり、
消去用高電圧−ＶＰＰは、１.５−１５×０.７５＝−
９.７５［Ｖ］となる。
４−１〜５４−１５のスレッショルド電圧を０.７５
［Ｖ］とすると、判定回路８９の出力信号Ｖswh＝Ｈレ
ベルの場合には、伝送スイッチ回路５６＝ＯＮとなり、
消去用高電圧−ＶＰＰは、１.５−１４×０.７５＝−９
［Ｖ］となり、判定回路３４の出力電圧Ｖswh＝Ｌレベ
ルの場合には、伝送スイッチ回路５６＝ＯＦＦとなり、
消去用高電圧−ＶＰＰは、１.５−１５×０.７５＝−
９.７５［Ｖ］となる。
【００８５】図１５は判定回路８９の構成を示す回路図
であり、判定回路８９は、図９に示す判定回路３４が備
える出力回路７８と回路構成の異なる出力回路９１を設
け、その他については、図５に示す判定回路３４と同様
に構成したものである。
であり、判定回路８９は、図９に示す判定回路３４が備
える出力回路７８と回路構成の異なる出力回路９１を設
け、その他については、図５に示す判定回路３４と同様
に構成したものである。
【００８６】ここに、出力回路９１は、ＮチャネルＭＯ
Ｓトランジスタ７９のソース電圧を反転するインバータ
９２を設け、インバータ９２の出力信号を判定回路８９
の出力信号Ｖswhとするようにし、その他については、
図５に示す出力回路７８と同様に構成したものである。
Ｓトランジスタ７９のソース電圧を反転するインバータ
９２を設け、インバータ９２の出力信号を判定回路８９
の出力信号Ｖswhとするようにし、その他については、
図５に示す出力回路７８と同様に構成したものである。
【００８７】このように構成された判定回路８９におい
ては、カウンタ回路３２の出力電圧Ｖcnt≦基準電圧Ｖr
ef1の間は、出力信号Ｖswh＝Ｌレベルを維持し、カウン
タ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる
と、出力信号Ｖswh＝Ｈレベルとなる。
ては、カウンタ回路３２の出力電圧Ｖcnt≦基準電圧Ｖr
ef1の間は、出力信号Ｖswh＝Ｌレベルを維持し、カウン
タ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる
と、出力信号Ｖswh＝Ｈレベルとなる。
【００８８】図１６は本発明の不揮発性半導体記憶装置
の第２実施形態の動作を説明するための図であり、カウ
ンタ回路３２の出力電圧Ｖcntと、基準電圧Ｖref1と、
判定回路８９の出力信号Ｖswhとの関係を示している。
の第２実施形態の動作を説明するための図であり、カウ
ンタ回路３２の出力電圧Ｖcntと、基準電圧Ｖref1と、
判定回路８９の出力信号Ｖswhとの関係を示している。
【００８９】すなわち、初期状態においては、カウンタ
回路３２の出力電圧Ｖcnt＜基準電圧Ｖref1の状態にあ
り、その後、メモリセルアレイ部２０の不揮発性メモリ
セルの書換えが行われるごとにスタックド・ゲート型Ｎ
チャネルＭＯＳトランジスタ６１に対する書込みが行わ
れるので、メモリセルアレイ部２０の書換えが行われる
ごとにカウンタ回路３２の出力電圧Ｖcntは徐々に高く
なっていく。
回路３２の出力電圧Ｖcnt＜基準電圧Ｖref1の状態にあ
り、その後、メモリセルアレイ部２０の不揮発性メモリ
セルの書換えが行われるごとにスタックド・ゲート型Ｎ
チャネルＭＯＳトランジスタ６１に対する書込みが行わ
れるので、メモリセルアレイ部２０の書換えが行われる
ごとにカウンタ回路３２の出力電圧Ｖcntは徐々に高く
なっていく。
【００９０】そして、メモリセルアレイ部２０の書換え
回数が所定値になると、カウンタ回路３２の出力電圧Ｖ
cnt＝基準電圧Ｖref1となり、その後、メモリセルアレ
イ部２０の書換え回数が所定値を越えると、カウンタ回
路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる。
回数が所定値になると、カウンタ回路３２の出力電圧Ｖ
cnt＝基準電圧Ｖref1となり、その後、メモリセルアレ
イ部２０の書換え回数が所定値を越えると、カウンタ回
路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる。
【００９１】他方、判定回路８９においては、カウンタ
回路３２の出力電圧Ｖcnt≦基準電圧Ｖref1の間は、出
力信号Ｖswh＝Ｌレベルを維持し、カウンタ回路３２の
出力電圧Ｖcnt＞基準電圧Ｖref1となると、出力信号Ｖs
wh＝Ｈレベルになる。
回路３２の出力電圧Ｖcnt≦基準電圧Ｖref1の間は、出
力信号Ｖswh＝Ｌレベルを維持し、カウンタ回路３２の
出力電圧Ｖcnt＞基準電圧Ｖref1となると、出力信号Ｖs
wh＝Ｈレベルになる。
【００９２】ここに、判定回路８９の出力信号Ｖswh＝
Ｌレベルの間は、正電圧リミッタ回路８７から出力され
る書込み用高電圧ＶＰＰ＝９.７５［Ｖ］、負電圧リミ
ッタ回路８８から出力される消去用高電圧−ＶＰＰ＝−
９.７５［Ｖ］となる。
Ｌレベルの間は、正電圧リミッタ回路８７から出力され
る書込み用高電圧ＶＰＰ＝９.７５［Ｖ］、負電圧リミ
ッタ回路８８から出力される消去用高電圧−ＶＰＰ＝−
９.７５［Ｖ］となる。
【００９３】その後、判定回路８９の出力信号Ｖswh＝
Ｈレベルになると、正電圧リミッタ回路８７から出力さ
れる書込み用高電圧ＶＰＰ＝９［Ｖ］となり、負電圧リ
ミッタ回路８８から出力される消去用高電圧−ＶＰＰ＝
−９［Ｖ］となる。
Ｈレベルになると、正電圧リミッタ回路８７から出力さ
れる書込み用高電圧ＶＰＰ＝９［Ｖ］となり、負電圧リ
ミッタ回路８８から出力される消去用高電圧−ＶＰＰ＝
−９［Ｖ］となる。
【００９４】なお、図１７は本発明の不揮発性半導体記
憶装置の第２実施形態の効果を示す図であり、不揮発性
メモリセルの書換え回数と消去時間との関係を示してお
り、破線Ｃは従来の場合である。
憶装置の第２実施形態の効果を示す図であり、不揮発性
メモリセルの書換え回数と消去時間との関係を示してお
り、破線Ｃは従来の場合である。
【００９５】このように、本発明の不揮発性半導体記憶
装置の第２実施形態によれば、メモリセルアレイ部２０
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を低くした書込み用高電圧ＶＰＰ及び消去
用高電圧−ＶＰＰを不揮発性メモリセルに供給すること
ができるので、不揮発性メモリセルに与えるストレスを
緩和して不揮発性メモリセルの寿命を長くし、信頼性の
低下を避けることができる。
装置の第２実施形態によれば、メモリセルアレイ部２０
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を低くした書込み用高電圧ＶＰＰ及び消去
用高電圧−ＶＰＰを不揮発性メモリセルに供給すること
ができるので、不揮発性メモリセルに与えるストレスを
緩和して不揮発性メモリセルの寿命を長くし、信頼性の
低下を避けることができる。
【００９６】また、本発明の不揮発性半導体記憶装置の
第２実施形態によれば、カウンタ回路３２にスタックド
・ゲート型ＮチャネルＭＯＳトランジスタ６１を設け、
このスタックド・ゲート型ＮチャネルＭＯＳトランジス
タ６１に対する書込みを行うことによりメモリセルアレ
イ部２０の不揮発性メモリセルの書換え回数をカウント
するように構成したので、レジスタ等を使用してカウン
タ回路を構成する場合に比較して、カウンタ回路の規模
をきわめて小さくすることができるという格別の効果を
得ることができる。
第２実施形態によれば、カウンタ回路３２にスタックド
・ゲート型ＮチャネルＭＯＳトランジスタ６１を設け、
このスタックド・ゲート型ＮチャネルＭＯＳトランジス
タ６１に対する書込みを行うことによりメモリセルアレ
イ部２０の不揮発性メモリセルの書換え回数をカウント
するように構成したので、レジスタ等を使用してカウン
タ回路を構成する場合に比較して、カウンタ回路の規模
をきわめて小さくすることができるという格別の効果を
得ることができる。
【００９７】
【発明の効果】以上のように、本発明中、第１の発明の
不揮発性半導体記憶装置によれば、メモリセルアレイ部
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を高くした書込み用高電圧及び消去用高電
圧を不揮発性メモリセルに供給することができるので、
長くなっている消去時間を短くし、消去の高速化を図る
ことができ、高速性能を維持することができる。
不揮発性半導体記憶装置によれば、メモリセルアレイ部
の不揮発性メモリセルの書換え回数が所定値を越えたと
きは、電圧値を高くした書込み用高電圧及び消去用高電
圧を不揮発性メモリセルに供給することができるので、
長くなっている消去時間を短くし、消去の高速化を図る
ことができ、高速性能を維持することができる。
【００９８】また、本発明中、第２の発明の不揮発性半
導体記憶装置によれば、不揮発性メモリセルの書換え回
数が所定値を越えたときは、電圧値を低くした書込み用
高電圧及び消去用高電圧を不揮発性メモリセルに供給す
ることができるので、不揮発性メモリセルに与えるスト
レスを緩和して不揮発性メモリセルの寿命を長くし、信
頼性の低下を避けることができる。
導体記憶装置によれば、不揮発性メモリセルの書換え回
数が所定値を越えたときは、電圧値を低くした書込み用
高電圧及び消去用高電圧を不揮発性メモリセルに供給す
ることができるので、不揮発性メモリセルに与えるスト
レスを緩和して不揮発性メモリセルの寿命を長くし、信
頼性の低下を避けることができる。
【００９９】また、本発明中、第３の発明の不揮発性半
導体記憶装置の内部動作方法によれば、メモリセルアレ
イ部の不揮発性メモリセルの書換え回数が所定値を越え
たときは、電圧値を高くした書込み用高電圧及び消去用
高電圧を不揮発性メモリセルに供給することができるの
で、長くなっている消去時間を短くし、消去の高速化を
図ることができ、高速性能を維持することができる。
導体記憶装置の内部動作方法によれば、メモリセルアレ
イ部の不揮発性メモリセルの書換え回数が所定値を越え
たときは、電圧値を高くした書込み用高電圧及び消去用
高電圧を不揮発性メモリセルに供給することができるの
で、長くなっている消去時間を短くし、消去の高速化を
図ることができ、高速性能を維持することができる。
【０１００】また、本発明中、第４の発明の不揮発性半
導体記憶装置の内部動作方法によれば、不揮発性メモリ
セルの書換え回数が所定値を越えたときは、電圧値を低
くした書込み用高電圧及び消去用高電圧を不揮発性メモ
リセルに供給することができるので、不揮発性メモリセ
ルに与えるストレスを緩和して不揮発性メモリセルの寿
命を長くし、信頼性の低下を避けることができる。
導体記憶装置の内部動作方法によれば、不揮発性メモリ
セルの書換え回数が所定値を越えたときは、電圧値を低
くした書込み用高電圧及び消去用高電圧を不揮発性メモ
リセルに供給することができるので、不揮発性メモリセ
ルに与えるストレスを緩和して不揮発性メモリセルの寿
命を長くし、信頼性の低下を避けることができる。
【図１】本発明の不揮発性半導体記憶装置の第１実施形
態の要部を示す回路図である。
態の要部を示す回路図である。
【図２】本発明の不揮発性半導体記憶装置の第１実施形
態が備える正電圧昇圧回路の構成を示す回路図である。
態が備える正電圧昇圧回路の構成を示す回路図である。
【図３】本発明の不揮発性半導体記憶装置の第１実施形
態が備える正電圧リミッタ回路の構成を示す回路図であ
る。
態が備える正電圧リミッタ回路の構成を示す回路図であ
る。
【図４】本発明の不揮発性半導体記憶装置の第１実施形
態が備える負電圧昇圧回路の構成を示す回路図である。
態が備える負電圧昇圧回路の構成を示す回路図である。
【図５】本発明の不揮発性半導体記憶装置の第１実施形
態が備える負電圧リミッタ回路の構成を示す回路図であ
る。
態が備える負電圧リミッタ回路の構成を示す回路図であ
る。
【図６】本発明の不揮発性半導体記憶装置の第１実施形
態が備えるカウンタ回路の構成を示す回路図である。
態が備えるカウンタ回路の構成を示す回路図である。
【図７】本発明の不揮発性半導体記憶装置の第１実施形
態が備えるカウンタ回路の動作を説明するための図であ
る。
態が備えるカウンタ回路の動作を説明するための図であ
る。
【図８】本発明の不揮発性半導体記憶装置の第１実施形
態が備える基準電圧生成回路の構成を示す回路図であ
る。
態が備える基準電圧生成回路の構成を示す回路図であ
る。
【図９】本発明の不揮発性半導体記憶装置の第１実施形
態が備える判定回路の構成を示す回路図である。
態が備える判定回路の構成を示す回路図である。
【図１０】本発明の不揮発性半導体記憶装置の第１実施
形態の動作を説明するための図である。
形態の動作を説明するための図である。
【図１１】本発明の不揮発性半導体記憶装置の第１実施
形態の効果を示す図である。
形態の効果を示す図である。
【図１２】本発明の不揮発性半導体記憶装置の第２実施
形態の要部を示す回路図である。
形態の要部を示す回路図である。
【図１３】本発明の不揮発性半導体記憶装置の第２実施
形態が備える正電圧リミッタ回路の構成を示す回路図で
ある。
形態が備える正電圧リミッタ回路の構成を示す回路図で
ある。
【図１４】本発明の不揮発性半導体記憶装置の第２実施
形態が備える負電圧リミッタ回路の構成を示す回路図で
ある。
形態が備える負電圧リミッタ回路の構成を示す回路図で
ある。
【図１５】本発明の不揮発性半導体記憶装置の第２実施
形態が備える判定回路の構成を示す回路図である。
形態が備える判定回路の構成を示す回路図である。
【図１６】本発明の不揮発性半導体記憶装置の第２実施
形態の動作を説明するための図である。
形態の動作を説明するための図である。
【図１７】本発明の不揮発性半導体記憶装置の第２実施
形態の効果を示す図である。
形態の効果を示す図である。
【図１８】従来の不揮発性半導体記憶装置の一例の要部
を示す回路図である。
を示す回路図である。
【図１９】図１８に示す従来の不揮発性半導体記憶装置
が備えるメモリセルアレイ部の不揮発性メモリセルの構
造を示す模式的断面図である。
が備えるメモリセルアレイ部の不揮発性メモリセルの構
造を示す模式的断面図である。
【図２０】図１８に示す従来の不揮発性半導体記憶装置
が備えるメモリセルアレイ部の不揮発性メモリセルの書
込み時、消去時及び読出し時のコントロール・ゲート電
圧、ソース電圧及びドレイン電圧を示す表図である。
が備えるメモリセルアレイ部の不揮発性メモリセルの書
込み時、消去時及び読出し時のコントロール・ゲート電
圧、ソース電圧及びドレイン電圧を示す表図である。
【図２１】図１８に示す従来の不揮発性半導体記憶装置
が備えるメモリセルアレイ部の不揮発性メモリセルの消
去工程を説明するための模式図である。
が備えるメモリセルアレイ部の不揮発性メモリセルの消
去工程を説明するための模式図である。
【図２２】図１８に示す従来の不揮発性半導体記憶装置
が備えるメモリセルアレイ部の不揮発性メモリセルの書
換え回数と消去時間との関係を示す図である。
が備えるメモリセルアレイ部の不揮発性メモリセルの書
換え回数と消去時間との関係を示す図である。
【図２３】高電圧の大小と不揮発性メモリセルの書換え
回数、消去時間及び寿命との関係を示す図である。
回数、消去時間及び寿命との関係を示す図である。
（図１） ２６ 書込み用高電圧生成回路 ２７ 消去用高電圧生成回路 （図１２） ８５ 書込み用高電圧生成回路 ８６ 消去用高電圧生成回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ Ｆターム(参考） 5B025 AA03 AD04 AD08 AD10 AE01 AE08 5F001 AA01 AB08 AD12 AD44 AE02 AE03 AE08 AE30 AF07 AF10 AG40 AH07 5F083 EP02 EP23 ER02 ER05 ER09 ER14 ER16 ER22 ER30 GA01 GA17 GA21 LA10 ZA08
Claims (14)
- 【請求項１】電気的消去及び書込みが可能な不揮発性メ
モリセルを配列してなるメモリセルアレイ部を備える不
揮発性半導体記憶装置であって、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
回数が所定値以下のときは、第１の書込み用高電圧及び
第１の消去用高電圧を前記メモリセルアレイ部の不揮発
性メモリセルに供給し、前記メモリセルアレイ部の不揮
発性メモリセルの書換え回数が前記所定値を越えたとき
は、電圧値を高くした第２の書込み用高電圧及び第２の
消去用高電圧を前記メモリセルアレイ部の不揮発性メモ
リセルに供給する高電圧供給回路を備えていることを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】前記高電圧供給回路は、 前記第１の書込み用高電圧及び前記第１の消去用高電圧
と前記第２の書込み用高電圧及び前記第２の消去用高電
圧とを選択的に出力する高電圧生成回路と、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
回数をカウントし、前記メモリセルアレイ部の不揮発性
メモリセルの書換え回数のカウント値が前記所定値以下
のときは、前記第１の書込み用高電圧及び前記第１の消
去用高電圧を出力し、前記メモリセルアレイ部の不揮発
性メモリセルの書換え回数のカウント値が前記所定値を
越えたときは、前記第２の書込み用高電圧及び前記第２
の消去用高電圧を出力するように前記高電圧生成回路を
制御する高電圧生成制御回路とを備えていることを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】前記高電圧生成回路は、前記第１の書込み
用高電圧又は前記第２の書込み用高電圧を選択的に出力
する書込み用高電圧生成回路と、前記第１の消去用高電
圧又は前記第２の消去用高電圧を選択的に出力する消去
用高電圧生成回路とを備え、 前記書込み用高電圧生成回路は、電源電圧を昇圧した正
の昇圧電圧を生成する正電圧昇圧回路と、前記正電圧昇
圧回路から出力される正の昇圧電圧の電圧値を前記高電
圧生成制御回路の制御により制限し、前記第１の書込み
用高電圧又は前記第２の書込み用高電圧を選択的に出力
する正電圧リミッタ回路とを備え、 前記消去用高電圧生成回路は、接地電圧を昇圧した負の
昇圧電圧を生成する負電圧昇圧回路と、前記負電圧昇圧
回路から出力される負の昇圧電圧の電圧値を前記高電圧
生成制御回路の制御により制限し、前記第１の消去用高
電圧又は前記第２の消去用高電圧を選択的に出力する負
電圧リミッタ回路とを備えていることを特徴とする請求
項２記載の不揮発性半導体記憶装置。 - 【請求項４】前記高電圧生成制御回路は、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
が行われるごとに書込みが行われる書換え回数カウント
用スタックド・ゲート型ＭＯＳトランジスタを備え、前
記書換え回数カウント用スタックド・ゲート型ＭＯＳト
ランジスタのドレイン電圧を前記メモリセルアレイ部の
不揮発性メモリセルの書換え回数のカウント値として出
力するカウンタ回路と、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
回数が前記所定値になったときの前記カウンタ回路の出
力電圧と同一電圧値の基準電圧を生成する基準電圧生成
回路と、 前記カウンタ回路の出力電圧と前記基準電圧とを比較
し、前記カウンタ回路の出力電圧が前記基準電圧以下の
ときは、前記第１の書込み用高電圧及び前記第１の消去
用高電圧を出力し、前記カウンタ回路の出力電圧が前記
基準電圧を越えたときは、前記第２の書込み用高電圧及
び前記第２の消去用高電圧を出力するように前記正電圧
リミッタ回路及び前記負電圧リミッタ回路を制御する判
定回路とを備えていることを特徴とする請求項２記載の
不揮発性半導体記憶装置。 - 【請求項５】電気的消去及び書込みが可能な不揮発性メ
モリセルを配列してなるメモリセルアレイ部を備える不
揮発性半導体記憶装置であって、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
回数が所定値以下のときは、第１の書込み用高電圧及び
第１の消去用高電圧を前記メモリセルアレイ部の不揮発
性メモリセルに供給し、前記メモリセルアレイ部の不揮
発性メモリセルの書換え回数が前記所定値を越えたとき
は、電圧値を低くした第３の書込み用高電圧及び第３の
消去用高電圧を前記メモリセルアレイ部の不揮発性メモ
リセルに供給する高電圧供給回路を備えていることを特
徴とする不揮発性半導体記憶装置。 - 【請求項６】前記高電圧供給回路は、 前記第１の書込み用高電圧及び前記第１の消去用高電圧
と前記第２の書込み用高電圧及び前記第２の消去用高電
圧とを選択的に出力する高電圧生成回路と、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
回数をカウントし、前記メモリセルアレイ部の不揮発性
メモリセルの書換え回数のカウント値が前記所定値以下
のときは、前記第１の書込み用高電圧及び前記第１の消
去用高電圧を出力し、前記メモリセルアレイ部の不揮発
性メモリセルの書換え回数のカウント値が前記所定値を
越えたときは、前記第３の書込み用高電圧及び前記第３
の消去用高電圧を出力するように前記高電圧生成回路を
制御する高電圧生成制御回路とを備えていることを特徴
とする請求項５記載の不揮発性半導体記憶装置。 - 【請求項７】前記高電圧生成回路は、前記第１の書込み
用高電圧又は前記第２の書込み用高電圧を選択的に出力
する書込み用高電圧生成回路と、前記第１の消去用高電
圧又は前記第２の消去用高電圧を選択的に出力する消去
用高電圧生成回路とを備え、 前記書込み用高電圧生成回路は、電源電圧を昇圧した正
の昇圧電圧を生成する正電圧昇圧回路と、前記正電圧昇
圧回路から出力される正の昇圧電圧の電圧値を前記高電
圧生成制御回路の制御により制限し、前記第１の書込み
用高電圧又は前記第３の書込み用高電圧を選択的に出力
する正電圧リミッタ回路とを備え、 前記消去用高電圧生成回路は、接地電圧を昇圧した負の
昇圧電圧を生成する負電圧昇圧回路と、前記負電圧昇圧
回路から出力される負の昇圧電圧の電圧値を前記高電圧
生成制御回路の制御により制限し、前記第１の消去用高
電圧又は前記第３の消去用高電圧を選択的に出力する負
電圧リミッタ回路とを備えていることを特徴とする請求
項６記載の不揮発性半導体記憶装置。 - 【請求項８】前記高電圧生成制御回路は、前記メモリセ
ルアレイ部の不揮発性メモリセルの書換えが行われるご
とに書込みが行われる書換え回数カウント用スタックド
・ゲート型ＭＯＳトランジスタを備え、前記書換え回数
カウント用スタックド・ゲート型ＭＯＳトランジスタの
ドレイン電圧を前記メモリセルアレイ部の不揮発性メモ
リセルの書換え回数のカウント値として出力するカウン
タ回路と、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
回数が前記所定値になったときの前記カウンタ回路の出
力電圧と同一電圧値の基準電圧を生成する基準電圧生成
回路と、 前記カウンタ回路の出力電圧と前記基準電圧とを比較
し、前記カウンタ回路の出力電圧が前記基準電圧以下の
ときは、前記第１の書込み用高電圧及び前記第１の消去
用高電圧を出力し、前記カウンタ回路の出力電圧が前記
基準電圧を越えたときは、前記第３の書込み用高電圧及
び前記第３の消去用高電圧を出力するように前記正電圧
リミッタ回路及び前記負電圧リミッタ回路を制御する判
定回路とを備えていることを特徴とする請求項６記載の
不揮発性半導体記憶装置。 - 【請求項９】前記カウンタ回路は、前記書換え回数カウ
ント用スタックド・ゲート型ＭＯＳトランジスタと、前
記書換え回数カウント用スタックド・ゲート型ＭＯＳト
ランジスタを制御する制御回路とを有し、 前記書換え回数カウント用スタックド・ゲート型ＭＯＳ
トランジスタは、ドレインを負荷素子を介して電源線に
接続し、ソースを接地し、 前記制御回路は、前記メモリセルアレイ部の不揮発性メ
モリセルの書換えが行われるごとに前記書換え回数カウ
ント用スタックド・ゲート型ＭＯＳトランジスタのゲー
トに書込み用高電圧を供給し、前記書換え回数カウント
用スタックド・ゲート型ＭＯＳトランジスタのゲートに
前記書込み用高電圧を供給しない期間は、前記書換え回
数カウント用スタックド・ゲート型ＭＯＳトランジスタ
のゲートに読出し用電圧を供給するように構成されてい
ることを特徴とする請求項４又は８記載の不揮発性半導
体記憶装置。 - 【請求項１０】前記制御回路は、前記書換え回数カウン
ト用スタックド・ゲート型ＭＯＳトランジスタのゲート
と前記書込み用高電圧生成回路の書込み用高電圧出力端
との間に接続され、前記メモリセルアレイ部の不揮発性
メモリセルの書換えが行われるごとにオンとされ、それ
以外の期間はオフとされる第１のスイッチ手段と、 前記書換え回数カウント用スタックド・ゲート型ＭＯＳ
トランジスタのゲートと前記電源線との間に接続され、
前記第１のスイッチ手段がオンとされる期間はオフとさ
れ、前記第１のスイッチ手段がオフとされる期間はオン
とされる第２のスイッチ手段とを備えていることを特徴
とする請求項９記載の不揮発性半導体記憶装置。 - 【請求項１１】前記第１のスイッチ手段は、ドレインを
前記書込み用高電圧生成回路の書込み用高電圧出力端に
接続し、ソースを前記書換え回数カウント用スタックド
・ゲート型ＭＯＳトランジスタのゲートに接続し、ゲー
トに消去動作を制御する消去制御信号が印加されるＮチ
ャネルＭＯＳトランジスタからなり、 前記第２のスイッチ手段は、ソースを前記電源線に接続
し、ドレインを前記書換え回数カウント用スタックド・
ゲート型ＭＯＳトランジスタのゲートに接続し、ゲート
に前記消去制御信号が印加されるＰチャネルＭＯＳトラ
ンジスタからなることを特徴とする請求項１０記載の不
揮発性半導体記憶装置。 - 【請求項１２】電気的消去及び書込みが可能な不揮発性
メモリセルを配列してなるメモリセルアレイ部を備える
不揮発性半導体記憶装置の内部動作方法であって、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
回数が所定値以下のときは、第１の書込み用高電圧及び
第１の消去用高電圧を前記メモリセルアレイ部の不揮発
性メモリセルに供給し、前記メモリセルアレイ部の不揮
発性メモリセルの書換え回数が前記所定値を越えたとき
は、電圧値を高くした第２の書込み用高電圧及び第２の
消去用高電圧を前記メモリセルアレイ部の不揮発性メモ
リセルに供給する工程を含んでいることを特徴とする不
揮発性半導体記憶装置の内部動作方法。 - 【請求項１３】電気的消去及び書込みが可能な不揮発性
メモリセルを配列してなるメモリセルアレイ部を備える
不揮発性半導体記憶装置の内部動作方法であって、 前記メモリセルアレイ部の不揮発性メモリセルの書換え
回数が所定値以下のときは、第１の書込み用高電圧及び
第１の消去用高電圧を前記メモリセルアレイ部の不揮発
性メモリセルに供給し、前記メモリセルアレイ部の不揮
発性メモリセルの書換え回数が前記所定値を越えたとき
は、電圧値を低くした第３の書込み用高電圧及び第３の
消去用高電圧を前記メモリセルアレイ部の不揮発性メモ
リセルに供給する工程を含んでいることを特徴とする不
揮発性半導体記憶装置の内部動作方法。 - 【請求項１４】前記メモリセルアレイ部の不揮発性メモ
リセルの書換え回数が前記所定値以下にあるか否かの判
断は、前記メモリセルアレイ部の不揮発性メモリセルの
書換えが行われるごとに書換え回数カウント用スタック
ド・ゲート型ＭＯＳトランジスタに書込みを行い、前記
書換え回数カウント用スタックド・ゲート型ＭＯＳトラ
ンジスタのドレイン電流を読み出すことにより行われる
ことを特徴とする請求項１２又は１３記載の不揮発性半
導体記憶装置の内部動作方法。
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