JP2003228987A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003228987A JP2003228987A JP2002025639A JP2002025639A JP2003228987A JP 2003228987 A JP2003228987 A JP 2003228987A JP 2002025639 A JP2002025639 A JP 2002025639A JP 2002025639 A JP2002025639 A JP 2002025639A JP 2003228987 A JP2003228987 A JP 2003228987A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- mos transistor
- breakdown voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳト
ランジスタの表面ブレイクダウン特性の違いを利用し、
二値の高電圧値を選択的に一値出力することができるリ
ミッタ回路を有する半導体記憶装置の提供。 【解決手段】 ＩＣに供給される電源電圧１１を昇圧す
る昇圧回路１２、昇圧回路出力である高電圧を電圧制限
する機能を持つリミッタ回路１３を備えており、データ
の記録／消去時または評価時によって、リミッタ回路１
３から二値の電圧値を選択し、どちらか一方の電圧値を
メモリブロック１４に出力する。
ランジスタの表面ブレイクダウン特性の違いを利用し、
二値の高電圧値を選択的に一値出力することができるリ
ミッタ回路を有する半導体記憶装置の提供。 【解決手段】 ＩＣに供給される電源電圧１１を昇圧す
る昇圧回路１２、昇圧回路出力である高電圧を電圧制限
する機能を持つリミッタ回路１３を備えており、データ
の記録／消去時または評価時によって、リミッタ回路１
３から二値の電圧値を選択し、どちらか一方の電圧値を
メモリブロック１４に出力する。
Description
【０００１】
【発明の属する分野】この発明は電気的に書き換え可能
な半導体記憶装置に関する。
な半導体記憶装置に関する。
【０００２】
【従来の技術】電気的に書き込みや消去が可能な不揮発
性メモリは、ゲートの下に浮遊ゲートを備えた記録用ト
ランジスタと該記録用トランジスタに対応した選択用ト
ランジスタで構成される構造が一般的に用いられる。浮
遊ゲートは電気的に絶縁された電極を備えた構造を有し
ておりドレインとゲートに高電圧を印加すると該浮遊ゲ
ート内に電子を格納（書き込み）、または該浮遊ゲート
内に格納された電子を放出（消去）することができる。
性メモリは、ゲートの下に浮遊ゲートを備えた記録用ト
ランジスタと該記録用トランジスタに対応した選択用ト
ランジスタで構成される構造が一般的に用いられる。浮
遊ゲートは電気的に絶縁された電極を備えた構造を有し
ておりドレインとゲートに高電圧を印加すると該浮遊ゲ
ート内に電子を格納（書き込み）、または該浮遊ゲート
内に格納された電子を放出（消去）することができる。
【０００３】前記の書き込みまたは消去に要する高電圧
は２０ボルト程度の高電圧が一般的である。該高電圧は
ＩＣ内部に備えられた昇圧回路によって出力された高電
圧を、所定の電圧以上が出力されないようにリミッタ回
路によって電圧制限され、記録用トランジスタへのデー
タ書き込みまたは消去を実行する最適な電圧が供給され
る。
は２０ボルト程度の高電圧が一般的である。該高電圧は
ＩＣ内部に備えられた昇圧回路によって出力された高電
圧を、所定の電圧以上が出力されないようにリミッタ回
路によって電圧制限され、記録用トランジスタへのデー
タ書き込みまたは消去を実行する最適な電圧が供給され
る。
【０００４】従来、リミッタ回路は記録用トランジスタ
にデータを書き込み／消去を行うための高電圧を一値出
力するものであり、高耐圧ＭＯＳトランジスタの表面ブ
レイクダウン電圧特性を利用している。
にデータを書き込み／消去を行うための高電圧を一値出
力するものであり、高耐圧ＭＯＳトランジスタの表面ブ
レイクダウン電圧特性を利用している。
【０００５】高耐圧ＭＯＳトランジスタの表面ブレイク
ダウン電圧は一般的に２０Ｖ程度であるため記録用トラ
ンジスタへのデータの書き込みや消去に要する電圧に最
適である。
ダウン電圧は一般的に２０Ｖ程度であるため記録用トラ
ンジスタへのデータの書き込みや消去に要する電圧に最
適である。
【０００６】記録用トランジスタおよび該記録用トラン
ジスタに対応した選択用トランジスタの電気特性を、例
えば製品出荷前の検査として測定することを目的に、該
記録用トランジスタおよび選択用トランジスタに電圧を
印加する。このために要する電圧は、ＩＣ外部より供給
される電源電圧もしくは記録用トランジスタにデータ書
き込み／消去を行う前記リミッタ回路出力電圧が併用し
て使われている。
ジスタに対応した選択用トランジスタの電気特性を、例
えば製品出荷前の検査として測定することを目的に、該
記録用トランジスタおよび選択用トランジスタに電圧を
印加する。このために要する電圧は、ＩＣ外部より供給
される電源電圧もしくは記録用トランジスタにデータ書
き込み／消去を行う前記リミッタ回路出力電圧が併用し
て使われている。
【０００７】
【発明が解決しようとする課題】従来は、リミッタ回路
は記録用トランジスタにデータ書き込み/消去に要する
高電圧を一値供給する回路であった。記録用トランジス
タと該記録用トランジスタに対応した選択用トランジス
タに供給する高電圧は、記録用トランジスタへのデータ
の書き込み／消去の実施または該記録用トランジスタお
よび選択用トランジスタの電気特性評価の実施などいか
なる目的においてもリミット回路において出力される一
値の出力を併用していた。
は記録用トランジスタにデータ書き込み/消去に要する
高電圧を一値供給する回路であった。記録用トランジス
タと該記録用トランジスタに対応した選択用トランジス
タに供給する高電圧は、記録用トランジスタへのデータ
の書き込み／消去の実施または該記録用トランジスタお
よび選択用トランジスタの電気特性評価の実施などいか
なる目的においてもリミット回路において出力される一
値の出力を併用していた。
【０００８】電気的に書き込みや消去が可能な不揮発性
メモリは、ゲートの下に浮遊ゲートを備えた記録用トラ
ンジスタと該記録用トランジスタに対応した選択用トラ
ンジスタで構成される。選択用トランジスタのゲートは
複数ビットの選択用トランジスタのゲートに接続されワ
ード線兼用である。該ワード線はポリシリコン配線が多
く使われておりポリシリコン配線の下にはポリゲートフ
ィールドトランジスタが形成され、該ポリゲートフィー
ルドトランジスタのソース／ドレインは隣接するビット
の選択用トランジスタのソース／ドレインの拡散層とな
る。
メモリは、ゲートの下に浮遊ゲートを備えた記録用トラ
ンジスタと該記録用トランジスタに対応した選択用トラ
ンジスタで構成される。選択用トランジスタのゲートは
複数ビットの選択用トランジスタのゲートに接続されワ
ード線兼用である。該ワード線はポリシリコン配線が多
く使われておりポリシリコン配線の下にはポリゲートフ
ィールドトランジスタが形成され、該ポリゲートフィー
ルドトランジスタのソース／ドレインは隣接するビット
の選択用トランジスタのソース／ドレインの拡散層とな
る。
【０００９】該ポリゲートフィールドトランジスタの反
転電圧は、前記リミット回路出力より供給される高電圧
よりも高く設計されるため該ポリゲートフィールドトラ
ンジスタがオンしない。しかしながら半導体プロセスの
微細化が進み該ポリゲートフィールドトランジスタの反
転電圧を高くすることが困難となっている。
転電圧は、前記リミット回路出力より供給される高電圧
よりも高く設計されるため該ポリゲートフィールドトラ
ンジスタがオンしない。しかしながら半導体プロセスの
微細化が進み該ポリゲートフィールドトランジスタの反
転電圧を高くすることが困難となっている。
【００１０】ポリゲートフィールドトランジスタの反転
電圧は該ポリゲートフィールドトランジスタのチャネル
長、つまり隣接する選択用トランジスタのソース／ドレ
インの拡散層の距離に大きく影響し近年の微細プロセル
ではこの距離は短くなっており、反転電圧よりも低くな
っている。ポリゲートフィールドトランジスタの反転電
圧よりも前記リミット回路出力より供給される高電圧が
高いとポリゲートフィールドトランジスタはオンするた
め隣接するビットのビット線がショートする電位状態と
なるため不具合が生じることとなる。記録用トランジス
タへのデータの書き込み／消去時、ワード線であるポリ
ゲートフィールドトランジスタのゲートは前記リミット
回路出力より供給される高電圧が印加されトランジスタ
はオンするがソース／ドレインとなる隣接する選択用ト
ランジスタのソース／ドレインは両方とも同電位または
高インピーダンスであるため電流が流れず問題はない。
電圧は該ポリゲートフィールドトランジスタのチャネル
長、つまり隣接する選択用トランジスタのソース／ドレ
インの拡散層の距離に大きく影響し近年の微細プロセル
ではこの距離は短くなっており、反転電圧よりも低くな
っている。ポリゲートフィールドトランジスタの反転電
圧よりも前記リミット回路出力より供給される高電圧が
高いとポリゲートフィールドトランジスタはオンするた
め隣接するビットのビット線がショートする電位状態と
なるため不具合が生じることとなる。記録用トランジス
タへのデータの書き込み／消去時、ワード線であるポリ
ゲートフィールドトランジスタのゲートは前記リミット
回路出力より供給される高電圧が印加されトランジスタ
はオンするがソース／ドレインとなる隣接する選択用ト
ランジスタのソース／ドレインは両方とも同電位または
高インピーダンスであるため電流が流れず問題はない。
【００１１】しかし、記録用トランジスタおよび選択用
トランジスタの電気特性を評価する場合、隣接する選択
用トランジスタのソース／ドレインは同電位とは限らず
不具合となり電気特性の評価ができないという問題があ
った。
トランジスタの電気特性を評価する場合、隣接する選択
用トランジスタのソース／ドレインは同電位とは限らず
不具合となり電気特性の評価ができないという問題があ
った。
【００１２】
【課題を解決するための手段】上記問題を解決するため
に、本発明はリミット回路出力より供給される高電圧を
記録用トランジスタへのデータの書き込み／消去するた
めの高電圧と記録用トランジスタ及び選択用トランジス
タの電気特性を、例えば製品出荷前の検査として評価す
るための高電圧の二値を出力することができ、ＩＣ内部
のタイミング回路により発生させた信号またはＩＣ外部
より端子を介してＩＣ内部に与えられた信号に同期して
リミッタ回路から二値の電圧値を選択的に一値出力する
ことができるようにしたものである。かかる目的を達成
するために以下の手段を講じた。
に、本発明はリミット回路出力より供給される高電圧を
記録用トランジスタへのデータの書き込み／消去するた
めの高電圧と記録用トランジスタ及び選択用トランジス
タの電気特性を、例えば製品出荷前の検査として評価す
るための高電圧の二値を出力することができ、ＩＣ内部
のタイミング回路により発生させた信号またはＩＣ外部
より端子を介してＩＣ内部に与えられた信号に同期して
リミッタ回路から二値の電圧値を選択的に一値出力する
ことができるようにしたものである。かかる目的を達成
するために以下の手段を講じた。
【００１３】電気的に書き込みや消去が可能な半導体記
憶装置において、ＩＣに供給される電源電圧を昇圧する
昇圧回路と昇圧回路出力である高電圧を所定の電圧以上
にならないよう電圧制限をする機能を持つリミッタ回路
を備えており、リミッタ回路は二値の高電圧の出力が可
能でありＩＣ内部のタイミング回路により発生させた信
号またはＩＣ外部より端子を介してＩＣ内部に与えられ
た信号に同期して二値の電圧値を選択し、どちらか一方
の電圧値を出力することができる。
憶装置において、ＩＣに供給される電源電圧を昇圧する
昇圧回路と昇圧回路出力である高電圧を所定の電圧以上
にならないよう電圧制限をする機能を持つリミッタ回路
を備えており、リミッタ回路は二値の高電圧の出力が可
能でありＩＣ内部のタイミング回路により発生させた信
号またはＩＣ外部より端子を介してＩＣ内部に与えられ
た信号に同期して二値の電圧値を選択し、どちらか一方
の電圧値を出力することができる。
【００１４】リミッタ回路から出力することが可能な高
電圧は記録用トランジスタへのデータの書き込み／消去
を目的とした高電圧と記録用トランジスタおよび選択用
トランジスタの電気特性評価に要することを目的とした
電圧値の異なる二電位である。前者の記録用トランジス
タへのデータの書き込み／消去を目的とした高電圧は、
ワード線に形成されるポリゲートフィールドトランジス
タの反転電圧より高い電圧であり記録用トランジスタに
備えられた浮遊ゲートに電子の移動をするために必要な
電圧である。
電圧は記録用トランジスタへのデータの書き込み／消去
を目的とした高電圧と記録用トランジスタおよび選択用
トランジスタの電気特性評価に要することを目的とした
電圧値の異なる二電位である。前者の記録用トランジス
タへのデータの書き込み／消去を目的とした高電圧は、
ワード線に形成されるポリゲートフィールドトランジス
タの反転電圧より高い電圧であり記録用トランジスタに
備えられた浮遊ゲートに電子の移動をするために必要な
電圧である。
【００１５】後者の記録用トランジスタおよび選択用ト
ランジスタの電気特性評価を目的とした高電圧は、ワー
ド線に形成されるポリゲートフィールドトランジスタの
反転電圧より低い電圧でありワード線に該高電圧が印加
してもポリゲートフィールドトランジスタがオンしない
ことを目的とした電圧である。
ランジスタの電気特性評価を目的とした高電圧は、ワー
ド線に形成されるポリゲートフィールドトランジスタの
反転電圧より低い電圧でありワード線に該高電圧が印加
してもポリゲートフィールドトランジスタがオンしない
ことを目的とした電圧である。
【００１６】この二つの高電圧を目的に応じて切り替え
ることでＩＣのあらゆる動作に対して正しい機能を実現
できる。
ることでＩＣのあらゆる動作に対して正しい機能を実現
できる。
【００１７】前記の選択的に切り替え可能な二通りの高
電圧を出力可能なリミッタ回路は、高耐圧ＭＯＳトラン
ジスタと低耐圧ＭＯＳトランジスタを備えており、それ
ぞれのＭＯＳトランジスタの表面ブレイクダウン電圧の
耐圧の違いを利用したものである。
電圧を出力可能なリミッタ回路は、高耐圧ＭＯＳトラン
ジスタと低耐圧ＭＯＳトランジスタを備えており、それ
ぞれのＭＯＳトランジスタの表面ブレイクダウン電圧の
耐圧の違いを利用したものである。
【００１８】リミッタ回路は耐圧の異なる二つのＭＯＳ
トランジスタ特性より得られる二値の高電圧の出力が可
能であり、ＩＣ内部のタイミング回路により発生させた
信号またはＩＣ外部より端子を介してＩＣ内部に与えら
れた信号に同期して一方のＭＯＳトランジスタを昇圧回
路の出力に接続し電圧制限する。
トランジスタ特性より得られる二値の高電圧の出力が可
能であり、ＩＣ内部のタイミング回路により発生させた
信号またはＩＣ外部より端子を介してＩＣ内部に与えら
れた信号に同期して一方のＭＯＳトランジスタを昇圧回
路の出力に接続し電圧制限する。
【００１９】前記高耐圧ＭＯＳトランジスタに対応した
スイッチが不要となる回路構成を用いる。これにより省
レイアウトに寄与することができる。リミッタ回路出力
電圧は低耐圧ＭＯＳトランジスタのスイッチを閉じるこ
とで高耐圧ＭＯＳトランジスタの表面ブレイクダウン特
性で決定される。逆に該スイッチをオンすると昇圧回路
の出力には低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳト
ランジスタが接続されるが、耐圧の低い方で決まるため
低耐圧ＭＯＳトランジスタの表面ブレイクダウン特性で
決定される。
スイッチが不要となる回路構成を用いる。これにより省
レイアウトに寄与することができる。リミッタ回路出力
電圧は低耐圧ＭＯＳトランジスタのスイッチを閉じるこ
とで高耐圧ＭＯＳトランジスタの表面ブレイクダウン特
性で決定される。逆に該スイッチをオンすると昇圧回路
の出力には低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳト
ランジスタが接続されるが、耐圧の低い方で決まるため
低耐圧ＭＯＳトランジスタの表面ブレイクダウン特性で
決定される。
【００２０】前記低耐圧ＭＯＳトランジスタに対応した
スイッチが不要となる回路構成を用いる。これにより一
層の省レイアウトに寄与することができる。高耐圧ＭＯ
Ｓトランジスタは低耐圧ＭＯＳトランジスタのスイッチ
の機能を兼用する構成となり、該高耐圧ＭＯＳトランジ
スタが開いた場合リミッタ回路出力電圧は低耐圧ＭＯＳ
トランジスタの表面ブレイクダウン特性で決定される。
該高耐圧ＭＯＳトランジスタが閉じた場合、該トランジ
スタ自体の表面ブレイクダウン特性で電圧制限すること
ができる。
スイッチが不要となる回路構成を用いる。これにより一
層の省レイアウトに寄与することができる。高耐圧ＭＯ
Ｓトランジスタは低耐圧ＭＯＳトランジスタのスイッチ
の機能を兼用する構成となり、該高耐圧ＭＯＳトランジ
スタが開いた場合リミッタ回路出力電圧は低耐圧ＭＯＳ
トランジスタの表面ブレイクダウン特性で決定される。
該高耐圧ＭＯＳトランジスタが閉じた場合、該トランジ
スタ自体の表面ブレイクダウン特性で電圧制限すること
ができる。
【００２１】
【００２２】
【実施例】以下、図面を参照にして本発明にかかる実施
について詳述する。
について詳述する。
【００２３】図１は本発明の実施例１によるリミッタ回
路の構成および該リミッタ回路に入出力する回路ブロッ
クを示す図である。
路の構成および該リミッタ回路に入出力する回路ブロッ
クを示す図である。
【００２４】ＩＣ外部より入力された電源電圧１１はＩ
Ｃ内部に備えられた昇圧回路１２によりメモリ回路ブロ
ック１４内に構成される記録用トランジスタへのデータ
書き込み／消去に対し十分高い電圧まで昇圧される。昇
圧回路１２より出力された高電圧はリミッタ回路１３に
入力され該リミット回路で一定電圧以上にならないよう
に電圧制限され、その電圧はメモリ回路ブロック１４に
送られる。メモリ回路ブロック１４は、前述した記憶用
トランジスタ、該記憶用トランジスタに対応した選択用
トランジスタにより構成された回路ブロックである。
Ｃ内部に備えられた昇圧回路１２によりメモリ回路ブロ
ック１４内に構成される記録用トランジスタへのデータ
書き込み／消去に対し十分高い電圧まで昇圧される。昇
圧回路１２より出力された高電圧はリミッタ回路１３に
入力され該リミット回路で一定電圧以上にならないよう
に電圧制限され、その電圧はメモリ回路ブロック１４に
送られる。メモリ回路ブロック１４は、前述した記憶用
トランジスタ、該記憶用トランジスタに対応した選択用
トランジスタにより構成された回路ブロックである。
【００２５】リミッタ回路１３は、低耐圧ＭＯＳトラン
ジスタ１５および該低耐圧ＭＯＳトランジスタに対応し
たスイッチ１７、高耐圧ＭＯＳトランジスタ１６および
該低耐圧ＭＯＳトランジスタに対応したスイッチ１８に
より構成される。低耐圧ＭＯＳトランジスタ用スイッチ
１７と高耐圧ＭＯＳトランジスタ用スイッチ１９は、製
品の使用時、又は、例えば製品出荷前の検査時によっ
て、ＩＣ内部に備えられたタイミング回路より発生させ
た信号またはＩＣ外部より入力したタイミング信号によ
って開閉し、低耐圧ＭＯＳトランジスタ１５か高耐圧Ｍ
ＯＳトランジスタ１６のどちらかを接続することができ
る。
ジスタ１５および該低耐圧ＭＯＳトランジスタに対応し
たスイッチ１７、高耐圧ＭＯＳトランジスタ１６および
該低耐圧ＭＯＳトランジスタに対応したスイッチ１８に
より構成される。低耐圧ＭＯＳトランジスタ用スイッチ
１７と高耐圧ＭＯＳトランジスタ用スイッチ１９は、製
品の使用時、又は、例えば製品出荷前の検査時によっ
て、ＩＣ内部に備えられたタイミング回路より発生させ
た信号またはＩＣ外部より入力したタイミング信号によ
って開閉し、低耐圧ＭＯＳトランジスタ１５か高耐圧Ｍ
ＯＳトランジスタ１６のどちらかを接続することができ
る。
【００２６】記録用トランジスタにデータを書き込み／
消去を行う場合は、スイッチ１７をオフし、スイッチ１
９をオンする。この場合、昇圧回路１２より出力された
高電圧は、高耐圧ＭＯＳトランジスタ１６のドレインに
接続され、低耐圧ＭＯＳトランジスタ１５には接続され
ない。高耐圧ＭＯＳトランジスタ１６のゲートはグラン
ドに接続されているため、高耐圧ＭＯＳトランジスタの
表面ブレイクダウン特性を利用し電流経路２０の経路に
電圧制限パスが発生する。このため、昇圧回路１２の出
力は高電圧ＭＯＳトランジスタの表面ブレイクダウン電
圧で電圧制限することができる。高耐圧ＭＯＳトランジ
スタの表面ブレイクダウンは一般的に２０Ｖ程度であ
り、メモリブロック１４内の記憶用トランジスタへデー
タ書き込み／消去することができる。
消去を行う場合は、スイッチ１７をオフし、スイッチ１
９をオンする。この場合、昇圧回路１２より出力された
高電圧は、高耐圧ＭＯＳトランジスタ１６のドレインに
接続され、低耐圧ＭＯＳトランジスタ１５には接続され
ない。高耐圧ＭＯＳトランジスタ１６のゲートはグラン
ドに接続されているため、高耐圧ＭＯＳトランジスタの
表面ブレイクダウン特性を利用し電流経路２０の経路に
電圧制限パスが発生する。このため、昇圧回路１２の出
力は高電圧ＭＯＳトランジスタの表面ブレイクダウン電
圧で電圧制限することができる。高耐圧ＭＯＳトランジ
スタの表面ブレイクダウンは一般的に２０Ｖ程度であ
り、メモリブロック１４内の記憶用トランジスタへデー
タ書き込み／消去することができる。
【００２７】記録用トランジスタ及び選択用トランジス
タの電気特性を評価する場合は、スイッチ１７をオン
し、スイッチ１９をオフする。この場合、昇圧回路１２
より出力された高電圧は、低耐圧ＭＯＳトランジスタ１
５のドレインに接続され、高耐圧ＭＯＳトランジスタ１
６には接続されない。低耐圧ＭＯＳトランジスタ１５の
ゲートはグランドに接続されているため、低耐圧ＭＯＳ
トランジスタの表面ブレイクダウン特性を利用し電流経
路１９の経路に電圧制限パスが発生する。このため昇圧
回路１２の出力は低電圧ＭＯＳトランジスタの表面ブレ
イクダウン電圧に電圧制限することができる。低耐圧Ｍ
ＯＳトランジスタの表面ブレイクダウンは一般的に１０
Ｖ程度であり、前述のポリゲートフィールドトランジス
タの反転電圧より低い高電圧をメモリ回路ブロック１４
に供給することができる。本発明の実施の形態１に詳述
したリミット回路を構成することで、二値の高電圧を選
択的にメモリ回路ブロックに供給できる。
タの電気特性を評価する場合は、スイッチ１７をオン
し、スイッチ１９をオフする。この場合、昇圧回路１２
より出力された高電圧は、低耐圧ＭＯＳトランジスタ１
５のドレインに接続され、高耐圧ＭＯＳトランジスタ１
６には接続されない。低耐圧ＭＯＳトランジスタ１５の
ゲートはグランドに接続されているため、低耐圧ＭＯＳ
トランジスタの表面ブレイクダウン特性を利用し電流経
路１９の経路に電圧制限パスが発生する。このため昇圧
回路１２の出力は低電圧ＭＯＳトランジスタの表面ブレ
イクダウン電圧に電圧制限することができる。低耐圧Ｍ
ＯＳトランジスタの表面ブレイクダウンは一般的に１０
Ｖ程度であり、前述のポリゲートフィールドトランジス
タの反転電圧より低い高電圧をメモリ回路ブロック１４
に供給することができる。本発明の実施の形態１に詳述
したリミット回路を構成することで、二値の高電圧を選
択的にメモリ回路ブロックに供給できる。
【００２８】次に、実施例２について説明する。図２は
本発明の実施例２によるリミッタ回路の構成および該リ
ミッタ回路に入出力する回路ブロックを示す図である。
本発明の実施例２によるリミッタ回路の構成および該リ
ミッタ回路に入出力する回路ブロックを示す図である。
【００２９】ＩＣ外部より入力された電源電圧２１はＩ
Ｃ内部に備えられた昇圧回路２２によりメモリ回路ブロ
ック２４内に構成される記録用トランジスタへのデータ
書き込み／消去に対し十分高い電圧まで昇圧される。昇
圧回路２２より出力された高電圧はリミッタ回路２３に
入力され該リミット回路で一定電圧以上にならないよう
に電圧制限され、その電圧はメモリ回路ブロック２４に
送られる。メモリ回路ブロック２４は、前述した記憶用
トランジスタ、該記憶用トランジスタに対応した選択用
トランジスタにより構成された回路ブロックである。
Ｃ内部に備えられた昇圧回路２２によりメモリ回路ブロ
ック２４内に構成される記録用トランジスタへのデータ
書き込み／消去に対し十分高い電圧まで昇圧される。昇
圧回路２２より出力された高電圧はリミッタ回路２３に
入力され該リミット回路で一定電圧以上にならないよう
に電圧制限され、その電圧はメモリ回路ブロック２４に
送られる。メモリ回路ブロック２４は、前述した記憶用
トランジスタ、該記憶用トランジスタに対応した選択用
トランジスタにより構成された回路ブロックである。
【００３０】リミッタ回路２３は、低耐圧ＭＯＳトラン
ジスタ２５および該低耐圧ＭＯＳトランジスタに対応し
たスイッチ２７、高耐圧ＭＯＳトランジスタ２６により
構成される。低耐圧ＭＯＳトランジスタ用スイッチ２７
は、製品の使用時、又は、例えば製品出荷前の検査時に
よって、ＩＣ内部に備えられたタイミング回路より発生
させた信号またはＩＣ外部より入力したタイミング信号
で開閉する。
ジスタ２５および該低耐圧ＭＯＳトランジスタに対応し
たスイッチ２７、高耐圧ＭＯＳトランジスタ２６により
構成される。低耐圧ＭＯＳトランジスタ用スイッチ２７
は、製品の使用時、又は、例えば製品出荷前の検査時に
よって、ＩＣ内部に備えられたタイミング回路より発生
させた信号またはＩＣ外部より入力したタイミング信号
で開閉する。
【００３１】記録用トランジスタにデータを書き込み／
消去を行う場合は、スイッチ２７をオフする。この場
合、昇圧回路２２より出力された高電圧は、高耐圧ＭＯ
Ｓトランジスタ２６のドレインに接続され、低耐圧ＭＯ
Ｓトランジスタ２５には接続されない。
消去を行う場合は、スイッチ２７をオフする。この場
合、昇圧回路２２より出力された高電圧は、高耐圧ＭＯ
Ｓトランジスタ２６のドレインに接続され、低耐圧ＭＯ
Ｓトランジスタ２５には接続されない。
【００３２】ここで、高耐圧ＭＯＳトランジスタ２６の
ゲートはグランドに接続されているため、高耐圧ＭＯＳ
トランジスタの表面ブレイクダウン特性を利用し電流経
路２９の経路に電圧制限パスが発生する。このため昇圧
回路２２の出力は高電圧ＭＯＳトランジスタの表面ブレ
イクダウン電圧で電圧制限することができる。高耐圧Ｍ
ＯＳトランジスタの表面ブレイクダウンは一般的に２０
Ｖ程度であり、メモリブロック２４内の記憶用トランジ
スタにデータ書き込み／消去することができる。
ゲートはグランドに接続されているため、高耐圧ＭＯＳ
トランジスタの表面ブレイクダウン特性を利用し電流経
路２９の経路に電圧制限パスが発生する。このため昇圧
回路２２の出力は高電圧ＭＯＳトランジスタの表面ブレ
イクダウン電圧で電圧制限することができる。高耐圧Ｍ
ＯＳトランジスタの表面ブレイクダウンは一般的に２０
Ｖ程度であり、メモリブロック２４内の記憶用トランジ
スタにデータ書き込み／消去することができる。
【００３３】記録用トランジスタ及び選択用トランジス
タの電気特性を評価する場合は、スイッチ２７をオンす
る。この場合、昇圧回路２２より出力された高電圧は、
低耐圧ＭＯＳトランジスタ２５と高耐圧ＭＯＳとトラン
ジスタ２６のドレインに接続される。低耐圧ＭＯＳトラ
ンジスタ２５及び高耐圧ＭＯＳトランジスタ２６のゲー
トはグランドに接続されているため、低耐圧ＭＯＳトラ
ンジスタの表面ブレイクダウン特性を利用した電流経路
２８の経路と高耐圧ＭＯＳトランジスタの表面ブレイク
ダウン特性を利用した電流経路２９の経路に二系統電圧
制限パスが発生する。この場合、表面ブレイクダウン電
圧の低い電流経路で最終的には決定される。このため昇
圧回路２２の出力は低電圧ＭＯＳトランジスタの表面ブ
レイクダウン電圧で電圧制限することができる。低耐圧
ＭＯＳトランジスタの表面ブレイクダウンは一般的に１
０Ｖ程度であり、前述のポリゲートフィールドトランジ
スタの反転電圧より低い高電圧をメモリ回路ブロック２
４に供給することができる。
タの電気特性を評価する場合は、スイッチ２７をオンす
る。この場合、昇圧回路２２より出力された高電圧は、
低耐圧ＭＯＳトランジスタ２５と高耐圧ＭＯＳとトラン
ジスタ２６のドレインに接続される。低耐圧ＭＯＳトラ
ンジスタ２５及び高耐圧ＭＯＳトランジスタ２６のゲー
トはグランドに接続されているため、低耐圧ＭＯＳトラ
ンジスタの表面ブレイクダウン特性を利用した電流経路
２８の経路と高耐圧ＭＯＳトランジスタの表面ブレイク
ダウン特性を利用した電流経路２９の経路に二系統電圧
制限パスが発生する。この場合、表面ブレイクダウン電
圧の低い電流経路で最終的には決定される。このため昇
圧回路２２の出力は低電圧ＭＯＳトランジスタの表面ブ
レイクダウン電圧で電圧制限することができる。低耐圧
ＭＯＳトランジスタの表面ブレイクダウンは一般的に１
０Ｖ程度であり、前述のポリゲートフィールドトランジ
スタの反転電圧より低い高電圧をメモリ回路ブロック２
４に供給することができる。
【００３４】尚、本実施例は、スイッチが１つであり、
実施例１と比較し構成がより簡素なものとなっている。
実施例１と比較し構成がより簡素なものとなっている。
【００３５】次に、実施例3について説明する。図３は
本発明の実施例３によるリミッタ回路の構成および該リ
ミッタ回路に入出力する回路ブロックを示す図である。
本発明の実施例３によるリミッタ回路の構成および該リ
ミッタ回路に入出力する回路ブロックを示す図である。
【００３６】ＩＣ外部より入力された電源電圧３１はＩ
Ｃ内部に備えられた昇圧回路３２によりメモリ回路ブロ
ック３４内に構成される記録用トランジスタへのデータ
書き込み／消去に対し十分高い電圧まで昇圧される。昇
圧回路３２より出力された高電圧はリミッタ回路３３に
入力され該リミット回路で一定電圧以上にならないよう
に電圧制限され、その電圧はメモリ回路ブロック３４に
送られる。
Ｃ内部に備えられた昇圧回路３２によりメモリ回路ブロ
ック３４内に構成される記録用トランジスタへのデータ
書き込み／消去に対し十分高い電圧まで昇圧される。昇
圧回路３２より出力された高電圧はリミッタ回路３３に
入力され該リミット回路で一定電圧以上にならないよう
に電圧制限され、その電圧はメモリ回路ブロック３４に
送られる。
【００３７】メモリ回路ブロック３４は、前述した記憶
用トランジスタ、該記憶用トランジスタに対応した選択
用トランジスタにより構成された回路ブロックである。
用トランジスタ、該記憶用トランジスタに対応した選択
用トランジスタにより構成された回路ブロックである。
【００３８】リミッタ回路３３は、低耐圧ＭＯＳトラン
ジスタ３５、高耐圧ＭＯＳトランジスタ３６により構成
される。
ジスタ３５、高耐圧ＭＯＳトランジスタ３６により構成
される。
【００３９】高耐圧ＭＯＳトランジスタ３６のゲートに
は、製品の使用時、又は、例えば製品出荷前の検査時に
よって、ＩＣ内部に備えられたタイミング回路より発生
させた信号またはＩＣ外部より入力したタイミング信号
が印加されトランジスタを開閉する。
は、製品の使用時、又は、例えば製品出荷前の検査時に
よって、ＩＣ内部に備えられたタイミング回路より発生
させた信号またはＩＣ外部より入力したタイミング信号
が印加されトランジスタを開閉する。
【００４０】記録用トランジスタにデータを書き込み／
消去を行う場合は、高耐圧ＭＯＳトランジスタ３６のゲ
ートにグランドを印加し該トランジスタをオフする。こ
の場合、高耐圧ＭＯＳトランジスタ３６は前記実施の形
態１，２の高耐圧ＭＯＳトランジスタ１６，２６と同様
の状態になり高耐圧ＭＯＳトランジスタ３６の表面ブレ
イクダウン特性によって電流経路３８の経路に電圧制限
パスが発生する。このため、昇圧回路３２の出力は高電
圧ＭＯＳトランジスタの表面ブレイクダウン電圧で電圧
制限することができる。高耐圧ＭＯＳトランジスタの表
面ブレイクダウンは一般的に２０Ｖ程度であり、メモリ
ブロック２４内の記憶用トランジスタにデータ書き込み
／消去することができる。
消去を行う場合は、高耐圧ＭＯＳトランジスタ３６のゲ
ートにグランドを印加し該トランジスタをオフする。こ
の場合、高耐圧ＭＯＳトランジスタ３６は前記実施の形
態１，２の高耐圧ＭＯＳトランジスタ１６，２６と同様
の状態になり高耐圧ＭＯＳトランジスタ３６の表面ブレ
イクダウン特性によって電流経路３８の経路に電圧制限
パスが発生する。このため、昇圧回路３２の出力は高電
圧ＭＯＳトランジスタの表面ブレイクダウン電圧で電圧
制限することができる。高耐圧ＭＯＳトランジスタの表
面ブレイクダウンは一般的に２０Ｖ程度であり、メモリ
ブロック２４内の記憶用トランジスタにデータ書き込み
／消去することができる。
【００４１】記録用トランジスタ及び選択用トランジス
タの電気特性を評価する場合は、高耐圧ＭＯＳトランジ
スタ３６をオンする。この場合、昇圧回路３２より出力
された高電圧は、低耐圧ＭＯＳトランジスタ３５のドレ
インに接続される。低耐圧ＭＯＳトランジスタ３５のゲ
ートはグランドに接続されているため、低耐圧ＭＯＳト
ランジスタの表面ブレイクダウン特性を利用した電流経
路３７の経路に電圧制限パスが発生する。このため昇圧
回路３２の出力は低電圧ＭＯＳトランジスタの表面ブレ
イクダウン電圧で電圧制限することができる。低耐圧Ｍ
ＯＳトランジスタの表面ブレイクダウンは一般的に１０
Ｖ程度であり、前述のポリゲートフィールドトランジス
タの反転電圧より低い高電圧をメモリ回路ブロック３４
に供給することができる。
タの電気特性を評価する場合は、高耐圧ＭＯＳトランジ
スタ３６をオンする。この場合、昇圧回路３２より出力
された高電圧は、低耐圧ＭＯＳトランジスタ３５のドレ
インに接続される。低耐圧ＭＯＳトランジスタ３５のゲ
ートはグランドに接続されているため、低耐圧ＭＯＳト
ランジスタの表面ブレイクダウン特性を利用した電流経
路３７の経路に電圧制限パスが発生する。このため昇圧
回路３２の出力は低電圧ＭＯＳトランジスタの表面ブレ
イクダウン電圧で電圧制限することができる。低耐圧Ｍ
ＯＳトランジスタの表面ブレイクダウンは一般的に１０
Ｖ程度であり、前述のポリゲートフィールドトランジス
タの反転電圧より低い高電圧をメモリ回路ブロック３４
に供給することができる。
【００４２】尚、本実施例は、スイッチが１つであり、
実施例１と比較し構成がより簡素なものとなっている。
実施例１と比較し構成がより簡素なものとなっている。
【００４３】
【発明の効果】以上説明したように、本発明は高耐圧Ｍ
ＯＳトランジスタと低耐圧ＭＯＳトランジスタの表面ブ
レイクダウン特性の違いを利用し、二値の高電圧値を選
択的に一値出力することができるリミッタ回路である。
ＯＳトランジスタと低耐圧ＭＯＳトランジスタの表面ブ
レイクダウン特性の違いを利用し、二値の高電圧値を選
択的に一値出力することができるリミッタ回路である。
【００４４】近年の微細化プロセスによりメモリセル内
に配置されたワード線下に形成されるポリゲートフィー
ルドトランジスタの反転電圧は低くなっており、かかる
プロセスにおいてもこの二つの高電圧を目的に応じて切
り替えることでＩＣのあらゆる動作に対して正しい機能
を実現できる。
に配置されたワード線下に形成されるポリゲートフィー
ルドトランジスタの反転電圧は低くなっており、かかる
プロセスにおいてもこの二つの高電圧を目的に応じて切
り替えることでＩＣのあらゆる動作に対して正しい機能
を実現できる。
【図１】本発明の実施例１によるリミッタ回路の構成お
よび該リミッタ回路に入出力する回路ブロックを示す図
である。
よび該リミッタ回路に入出力する回路ブロックを示す図
である。
【図２】本発明の実施例２によるリミッタ回路の構成お
よび該リミッタ回路に入出力する回路ブロックを示す図
である。
よび該リミッタ回路に入出力する回路ブロックを示す図
である。
【図３】本発明の実施例３によるリミッタ回路の構成お
よび該リミッタ回路に入出力する回路ブロックを示す図
である。
よび該リミッタ回路に入出力する回路ブロックを示す図
である。
１１、２１、３１ 電源電圧
１２、２２、３２ 昇圧回路
１３、２２、３３ リミッタ回路
１４、２４、３４ メモリ回路ブロック
１５、２５、３５ 低耐圧ＭＯＳトランジスタ
１６、２６、３６ 高耐圧ＭＯＳトランジスタ
１７、２７ 低耐圧ＭＯＳトランジスタ用スイッチ
１８ 高耐圧ＭＯＳトランジスタ用スイッチ
１９、２８、３７ 低耐圧ＭＯＳトランジスタの表面ブ
レイクダウン特性による電流経路 ２０、２９、３８ 高耐圧ＭＯＳトランジスタの表面ブ
レイクダウン特性による電流経路
レイクダウン特性による電流経路 ２０、２９、３８ 高耐圧ＭＯＳトランジスタの表面ブ
レイクダウン特性による電流経路
Claims (4)
- 【請求項１】 電気的に書き込みや消去が可能な半導体
記憶装置において、ＩＣに供給される電源電圧を昇圧す
る昇圧回路と、 昇圧回路出力である高電圧を電圧制限する機能を持つリ
ミッタ回路と、メモリ回路ブロックと、を備えており、 前記リミッタ回路は、データの記録／消去時又は評価時
によって、二値の電圧値から選択して一方の電圧値を出
力することを特徴とする半導体記憶装置。 - 【請求項２】 前記リミッタ回路は、第１のＭＯＳトラ
ンジスタの表面ブレイクダウン電圧と第２のＭＯＳトラ
ンジスタの表面ブレイクダウン電圧とを切り替えて出力
することを特徴とした請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記リミッタ回路は、高耐圧ＭＯＳトラ
ンジスタと、低耐圧ＭＯＳトランジスタと、前記低耐圧
ＭＯＳトランジスタを選択するためのスイッチと、を有
し、 データの記録／消去時には、前記高耐圧ＭＯＳトランジ
スタの表面ブレイクダウン電圧を出力し、 評価時には、前記スイッチで前記低耐圧ＭＯＳトランジ
スタを選択し、前記低耐圧ＭＯＳトランジスタの表面ブ
レイクダウン電圧を出力することを特徴とした請求項１
に記載の半導体記憶装置。 - 【請求項４】 前記リミッタ回路は、高耐圧ＭＯＳトラ
ンジスタと、低耐圧ＭＯＳトランジスタと、を有し、 データの記録／消去時には、前記高耐圧ＭＯＳトランジ
スタの表面ブレイクダウン電圧を出力し、 評価時には、前記高耐圧ＭＯＳトランジスタをブレイク
ダウンさせないで、前記低耐圧ＭＯＳトランジスタの表
面ブレイクダウン電圧を出力することを特徴とした請求
項１に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002025639A JP2003228987A (ja) | 2002-02-01 | 2002-02-01 | 半導体記憶装置 |
| US10/339,085 US6757203B2 (en) | 2002-02-01 | 2003-01-09 | Semiconductor storage device |
| CNB031020003A CN1295793C (zh) | 2002-02-01 | 2003-01-30 | 半导体存储设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002025639A JP2003228987A (ja) | 2002-02-01 | 2002-02-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003228987A true JP2003228987A (ja) | 2003-08-15 |
Family
ID=27654548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002025639A Withdrawn JP2003228987A (ja) | 2002-02-01 | 2002-02-01 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6757203B2 (ja) |
| JP (1) | JP2003228987A (ja) |
| CN (1) | CN1295793C (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8692608B2 (en) * | 2011-09-19 | 2014-04-08 | United Microelectronics Corp. | Charge pump system capable of stabilizing an output voltage |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3420606B2 (ja) * | 1993-03-15 | 2003-06-30 | 株式会社東芝 | 高電圧発生装置 |
| JP4132323B2 (ja) * | 1998-12-17 | 2008-08-13 | 富士通株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の内部動作方法 |
-
2002
- 2002-02-01 JP JP2002025639A patent/JP2003228987A/ja not_active Withdrawn
-
2003
- 2003-01-09 US US10/339,085 patent/US6757203B2/en not_active Expired - Lifetime
- 2003-01-30 CN CNB031020003A patent/CN1295793C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6757203B2 (en) | 2004-06-29 |
| CN1295793C (zh) | 2007-01-17 |
| CN1435890A (zh) | 2003-08-13 |
| US20030147276A1 (en) | 2003-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5796656A (en) | Row decoder circuit for PMOS non-volatile memory cell which uses electron tunneling for programming and erasing | |
| EP0052566A2 (en) | Electrically erasable programmable read-only memory | |
| US20120014181A1 (en) | Nonvolatile Semiconductor Memory | |
| US6791878B2 (en) | Word line decoder in nand type flash memory device | |
| KR100481841B1 (ko) | 음의고전압을방전시키기위한회로를구비한플래시메모리장치 | |
| JP2000100179A (ja) | 半導体メモリ装置 | |
| US6335894B1 (en) | Semiconductor integrated circuit device, method of investigating cause of failure occurring in semiconductor integrated circuit device and method of verifying operation of semiconductor integrated circuit device | |
| KR950020749A (ko) | 반도체 불휘발성 기억장치 | |
| JP2658916B2 (ja) | 半導体装置の電源切り換え回路 | |
| KR20000027920A (ko) | 플래쉬 메모리 장치의 소거 방법 및 리커버리용기판 전압공급 회로 | |
| US20040027878A1 (en) | Row decoder in flash memory and erase method of flash memory cell using the same | |
| JP2003228987A (ja) | 半導体記憶装置 | |
| US7279932B2 (en) | Semiconductor integrated circuit device | |
| US5675538A (en) | Non-volatile semiconductor memory device having a reference voltage applied to a sense line after data read out is complete | |
| KR19980018548A (ko) | 비휘발성 메모리 | |
| US6122199A (en) | Semiconductor storage device | |
| JP2003347435A (ja) | 半導体装置 | |
| KR19980037415A (ko) | 불휘발성 반도체 메모리 장치의 고전압 발생회로 | |
| US6574152B1 (en) | Circuit design for accepting multiple input voltages for flash EEPROM memory operations | |
| JP4932446B2 (ja) | メモリ回路及びメモリ回路の動作制御方法 | |
| KR20000017543A (ko) | 비휘발성 반도체 메모리 | |
| JP2001094412A (ja) | プログラム可能な信号処理セルおよびプログラム可能な信号処理装置 | |
| JP4219675B2 (ja) | 電圧リミッタ回路及び半導体記憶装置 | |
| US6249172B1 (en) | Circuit for discharging a negative potential node to ground, including control of the discharge current | |
| KR100308120B1 (ko) | 스테이틱번-인테스트회로를구비한반도체메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040304 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040819 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070205 |