JPH04192196A

JPH04192196A - 不揮発性半導体記憶装置

Info

Publication number: JPH04192196A
Application number: JP2324282A
Authority: JP
Inventors: Yasushi Terada; 寺田　康; Takeshi Nakayama; 武志中山; Yoshikazu Miyawaki; 宮脇　好和; Shinichi Kobayashi; 真一小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-26
Filing date: 1990-11-26
Publication date: 1992-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電気的に書換え可能なＥＥＦＲＯＭ（Ｅｌｅｃ
ｔｒｉ−ｃａｌｌｙ　Ｂｒａｓａｂｌｅ　ａｎｄ　Ｐｒ
ｏｇｒａｃｏｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍ
ｏｒｙ）。

ＥＰＲＯＭ等の不揮発性半導体記憶装置に関し、特に読
み出し時の動作特性の改良に関する。

〔従来の技術〕

第１２図はフラッシュＥＥＰＲＯＭのメモリセルの断面
図であり、第１３図は従来のフラッシュＢＢＦＲＯＭの
構成を示すブロック図である。メモリセルは２重ゲート
構造のメモリトランジスタ１００からなり、該メモリト
ランジスタ１００は、例えばｐ型半導体基板１０１内に
ｎ型のドレイン３及びｎ型のソース４をチャネル領域の
長さに相当する間隔を隔てて形成されている。該チャネ
ル領域上には浮遊ゲート２、制御ゲート１が相互の間に
酸化膜等の絶縁膜を介装した状態で積層して２重ゲート
構造に構成され、１ビツトの情報を１素子で記憶できる
ようになっている。

メモリアレイ５はメモリセル（メモリトランジスタ１０
０）を行方向７列方向夫々に多数配列して構成されてい
る。同じ列に配設された各メモリトランジスタ１００の
ドレイン８は対応した列に配列されたビット線６を介し
て列ゲート８に接続されている。また同じ行に配列され
た各メモリトランジスタ１００の制御ゲート１は対応し
た行に配列されたワード線７を介して行デコーダ９に接
続されている。さらに各メモリトランジスタ１００のソ
ース４はソース線１７（第１４図参照）を介してソース
線スイッチ１１に接続される。列ゲート８は列デコーダ
ｌＯにより制御され、各ビット線６とセンスアンプ１３
及び書き込み回路１２との接続を制御する。行デコーダ
９はアドレスバッファ１５からの行アドレス信号に基づ
き、１本のワード線７を、また列デコーダ１０は同じく
アドレスバッファ１５からの列アドレス信号に基づき、
１つの列ゲート８を夫々選択する。メモリアレイ５への
書き込みのデータ及びメモリアレイ５からの読み出しデ
ータは書き込み回路１２又はセンスアンプ１３及び人出
カバッファ１６を介して入出力される。また、制御回路
１４は外部から印加された制御信号に応じて、各回路ブ
ロックの動作の制御を行う。

第１４図は従来のＢＢＦＲＯＭの詳細構成を示す回路図
であり、行デコーダ９はＮＡＮＤゲート２０及び夫々４
つのＮチャネルトランジスタ２Ｌ　（ｉ”１〜４）、　
２２ｔ２５、とＰチャネルトランジスタ２３．　、２４
．とから構成されたブロックを複数有している。ＮＡＮ
Ｄゲート２０にはｎビットの行アドレス信号のうち２ビ
ツトを除いた（ｎ　−２）ビットのアドレス信号をプリ
デコードした選択信号Ｘ、（ｋ・１〜ｎ−２）が与えら
れる。

ＮＡＮＤゲート２０の出力端子はＮチャネルトランジス
タ２１＋のドレインに接続され、そのソースはドレイン
に電源電圧ＶＣＣが与えられたＮチャネルトランジスタ
２２．のソースに接続される。Ｎチャネルトランジスタ
２１．　、２２．のゲートには残りの２ビツトのアドレ
ス信号をプリデコードした相補な選択信号Ａ、、Ｘ、が
各別に与えられる。またＮチャネルトランジスタ２１．
０ソースはＰチャネルトランジスタ２３．のドレイン並
びに直列接続されたＰチャネルトランジスタ２４．及び
Ｎチャネルトランジスタ２５．の各ゲートに接続されて
いる。Ｐチャネルトランジスタ２４．及びＮチャネルト
ランジスタ２５１でインバータが、さらにＮチャネルト
ランジスタ２３＋　と前記インバータとでラッチが形成
され、インバータの出力がワード線７１及びＰチャネル
トランジスタ２３、のゲートに与えられている。Ｐチャ
ネルトランジスタ２３１．２４１のソースにはＶｃｃ／
ＶＰＰ切り替え回路２６からの電源電圧ＶＣＣ（例えば
５Ｖ）又は電圧■ＰＰ（例えば１２■）が与えられる。

ｖｃｃ／ＶＰＰ切り替え回路２６には電源電圧ＶＣＣ及
び電圧ＶＰＰが与えられており、書き込み時に電圧ＶＰ
Ｐを、また読み出し時に電圧■。。を選択して出力する
。

次にこのように構成された従来のフラッシュＥＥＦＲＯ
Ｍの動作について説明する。まずメモリアレイ５に記憶
されたデータの消去動作について説明する。データの消
去は一括して行われ、全てのメモリトランジスタ１００
のソース４にソース線スイッチ１１により高電圧を印加
し、制御ゲート１を接地する。これにより浮遊ゲート２
とソース４との間の酸化膜に高電界が印加されるので、
その間にトンネル電流が流れ、浮遊ゲート２に蓄積され
た電子が除去され論理値０のデータが消去され、論理値
１の状態になる。浮遊ゲート２に蓄積された電子が除去
されることにより制御ゲート１からみたメモリトランジ
スタ１００のしきい値は低くなる。

即ちＥＦＲＯＭにおいて、紫外線消去した状態と同じに
なる。

しかしながらトンネル現象を利用したＢＢＦＲＯＭの消
去の場合、浮遊ゲート２から電子を引き抜きすぎ、浮遊
ゲート２が正に帯電し、メモリトランジスタ１００のし
きい値が負になってしまうという所謂過消去又は過剰消
去と呼ばれる現象が起きる虞がある。このため、ＥＢＦ
ＲＯＭではメモリトランジスタ１００の製造バラツキに
よる消去時のしきい値のバラツキを考慮して多くのメモ
リトランジスタは消去時のしきい値がＢＦＲＯＭのしき
い値（＃ｌ■）より高い２Ｖ程度となるように消去動作
が制御される。

一方、書き込みはＢＦＲＯＭと同様に行われ、メモリト
ランジスタ１００のソース４を接地し、論理値０を書き
込むメモリトランジスタ１００のドレイン３及び制御ゲ
ートｌに高電圧パルスを印加する。

これにより、ドレイン３近傍でアバランシュ崩壊により
生じた電子が浮遊ゲート２に注入されて制御ゲート１か
ら見たメモリトランジスタ１００のしきい値が高くなり
（例えば電源電圧ｖｅｃと同じ５Ｖ）、論理値Ｏのデー
タの書き込みが行われる。

また、読み出しは消去時のしきい値（２■）より高い電
圧ｖｅｅを制御ゲート１に与えたときに選択されたメモ
リトランジスタ１００を介してドレイン８、ソース４間
に電流が流れるか否かをセンスアンプ１３でセンスする
ことにより行われる。つまり、浮遊ゲート２に電子が注
入され、論理値０が書き込まれているときは、制御ゲー
ト１に電源電圧Ｖ　ｃｃを印加しても、しきい値が５ｖ
と高いのでメモリトランジスタ１００が導通（オン）せ
ず、ドレイン８、ソース４間に電流が流れない。逆に浮
遊ゲート２の電子が除去され、論理値１のときは、制御
ゲート１に電源電圧ＶＣＣを印加すると電源電圧■。。

がしきい値（２Ｖ）より高いので、メモリトランジスタ
１００が導通（オン）し、ドレイン３、ソース４間に電
流が流れる。これをセンスアンプ１３でセンスして情報
を読みとるのである。

読み出し、書き込み時のメモリセルの選択はプリデコー
ドされたプリデコード信号Ｘｋが“Ｈ″となり、選択信
号Ａ、が“Ｈ”となるアドレス信号を入力することによ
り行われる。例えばＸ、＝′Ｈ”、Ａ、＝　“Ｈ”ｌ　
７ｍ、　＝　“Ｌ”のとき、Ｎチャネルトランジスタ２
１．がオン、同２２１がオフ、同２５．がオフとなり、
Ｐチャネルトランジスタ２３゜がオフ、同２４．がオン
となり、Ｖ　ｃｃ／　Ｖ　ｐｐ切り替え回路２６からの
ＶＣＣ又は■□がワード線に印加され、ワード線が■ｃ
ｃ又はＶＰＰになることによりワ−ド線７１が選択され
る。

〔発明が解決しようとする課題〕

前述した如〈従来のフラッシュＢＢＰＲＯＭはＢＰＲＯ
Ｍに比べ消去時のメモリトランジスタのしきい値が２■
と高いので、例えば電源として電池を用い、その消耗又
は同一電源に接続された他の負荷の変動により読み出し
時にワード線に印加される電源電圧Ｖ　ｅｃが変動して
低くなると、Ｖ　ｃｃとしきい値電圧との差が小さくな
り、センスアンプによるセンス動作が遅れ、アクセス速
度が低下すると共に、場合によっては読み出しが不能に
なるという問題があった。

また例えば同一電源に接続された他の負荷の変動により
電源電圧Ｖ　ｃｃが変動して高（なると、メモリトラン
ジスタ１００における浮遊ゲートと基板間の薄い酸化膜
又は制御ゲートと浮遊ゲート間の薄い酸化膜に高電界が
誘起され、浮遊ゲートに電子が注入されたり、浮遊ゲー
トから電子が引抜かれたりして記憶された情報が失われ
てしまい、メモリの信頼性が低下するといった問題があ
った。

これらの問題は消去時のしきい値が低いＢＦＲＯＭでも
同様に生じる虞がある。

本発明は斯かる事情に鑑みなされたものであり、電源電
圧が低くなっても、または低い電源電圧を用いても高速
アクセスによる読み出しが可能であり、また電源電圧が
高くなっても情報の消去といった信頼性の低下を生じな
い不揮発性半導体記憶装置を提供することを目的にする
。

〔課題を解決するための手段〕

本発明に係る第１の発明の不揮発性半導体記憶装置は、
読み出し時に選択されたワード線に印加する電圧を昇圧
するようにしたものであり、第２の発明の不揮発性半導
体記憶装置は、読み出し時に選択されたワード線に印加
する電圧を昇圧するとともに、選択されたワード線に現
れる電圧を所定値にクランプするようにしたものであり
、第３の発明の不揮発性半導体記憶装置は、選択された
ワード線に現れる電圧をクランプするクランプ手段にダ
ミーメモリトランジスタを設け、選択されたワード線に
印加する電圧を前記ダミーメモリトランジスタのしきい
値に関連する所定値に維持するようにしたものであり、
第４の発明の不揮発性半導体記憶装置は、ダミーメモリ
トランジスタのしきい値を検出し、検出結果に応じて電
源電圧を昇圧するようにしたものであり、第５の発明の
不揮発性半導体記憶装置は、ワード線に印加される電圧
を所定値以下に保持するようにしたものである。

〔作用〕

本発明の第１の発明においては選択されたワード線に印
加する電圧が所定値より低下しても常に所定値以上にな
るように昇圧手段がワード線電圧を昇圧する。また第２
の発明においては、選択されたワード線に印加する電圧
が所定値より低下又は増大してもワード線に印加する電
圧が常に略所定値となるように選択されたワード線に印
加する電圧を昇圧手段が昇圧するとともにクランプ手段
がクランプする。さらに第８及び第４の発明においては
メモリアレイを構成するメモリトランジスタと同一構造
のダミーメモリトランジスタを設け、電圧が変動しても
ワード線に印加する電圧をダミーメモリトランジスタが
導通ずる電圧に維持する。

第５の発明においては電源電圧が所定値を超えるとワー
ド線に印加する電圧がクランプ手段により降圧されて常
に所定値以下に維持される。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。第１図は本発明に係る不揮発性半導体記憶装置であ
るフラッシュＢＥＦＲＯＭの詳細構成を示す回路図であ
る。メモリセルは第１２図に示す如（と同様の２重ゲー
ト構造のメモリトランジスタ１００からなり、それを行
方向９列方向夫々に多数配列してメモリアレイ５が構成
されている。同じ列に配設された各メモリトランジスタ
１００のドレインは対応した列に配設されたビット線６
を介して列ゲート８に接続されている。また同じ行に配
設された各メモリトランジスタ１００の制御ゲートは対
応した行に配設されたワード線７．．７．・・・を介し
て行デコーダ９に接続されている。さらに各メモリトラ
ンジスタ１００のソースはソース線１７を介してソース
線スイッチ１１に接続されている。

列ゲート８はＮチャネルトランジスタを用いてなり、列
デコーダ１０によりオン／オフ制御され、各ビット線６
，６とセンスアンプ１３及び書き込み回路１２との゛接
続を制御する。行デコーダ９はアドレスバッファからの
行アドレス信号に基づき１本のワード線７１を、また列
デコーダ１０は同じくアドレスバッファからの列アドレ
ス信号に基づき１つの列ゲート８を夫々選択、つまり導
通状態とする。

メモリアレイ５内のメモリセルへの書き込みデータ及び
メモリアレイ５内のメモリセルからの読み出しデータは
、書き込み回路１２又はセンスアンプ１３及び人出力バ
ッファを介して入出力される。

行デコーダ９はＮＡＮＤゲート２Ｇ及び夫々４つのＮチ
ャネルトランジスタ２Ｌ　（ｉ；１〜４）、　−２２１
、２５１とＰチャネルトランジスタ２３＋　、　２４．
とから構成されたブロックを複数有している。ＮＡＮＤ
ゲート２０にはｎビットの行アドレス信号のうち２ビツ
トを除いた（ｎ−２）ビットのアドレス信号をプリデコ
ードした選択信号Ｘｋ（ｋ＝１〜ｎ−２）が与えられる
。

ＮＡＮＤゲート２０の出力端子はＮチャネルトランジス
タ２１１のドレインに接続され、Ｎチャネルトランジス
タ２１１のソースはドレインに電源電圧ＶＣＣが与えら
れたＮチャネルトランジスタ２２．のソースに接続され
る。Ｎチャネルトランジスタ２１゜、２２Ｉのゲートに
は残りの２ビツトのアドレス信号をプリデコードした相
補な選択信号Ａ、、７ｉ：、が各別に与えられる。また
Ｎチャネルトランジスタ２１゜のソースはＰチャネルト
ランジスタ２３１のドレイン並びに直列接続されたＰチ
ャネルトランジスタ２４、及びＮチャネルトランジスタ
２５．の各ゲートに接続されている。Ｐチャネルトラン
ジスタ２４１及びＮチャネルトランジスタ２５．でイン
バータが、さらにＮチャネルトランジスタ２３１　と前
記インバータとでラッチが形成され、インバータの出力
がワード線７Ｉ及びＰチャネルトランジスタ２３１のゲ
ートに与えられている。Ｐチャネルトランジスタ２３ｔ
　、　２４ｔのソースはＶｅｃ／Ｖｐデ切り替え回路２
６の出力端子に接続され、その出力電圧ｖ０゜又は電圧
ｖｐｐが与えられている。Ｖ　ｃ　ｃ／　Ｖ　ｐ　ｐ切
り替え回路２６には電圧ｖＰｐ及び電源ｖ０゜が与えら
れており、書き込み時に電圧ＶＰＰを、また読み出し時
に電圧Ｖ　ｃｃを選択して出力する。

またＶｃｃ／Ｖ、、切り替え回路２６の出力端は昇圧回
路３３の出力端と接続されており、該昇圧回路３３は電
源電圧検出回路３４に接続されている。電源電圧検出回
路３４には電源電圧Ｖｃｃが与えられており、その電圧
が所定値より小さいときにその旨を示す検出信号を昇圧
回路３３に与える。昇圧回路３３は前記検出信号に基づ
き電源電圧ＶＣＣが一定値より低いときにそれを昇圧す
る。

第２図は昇圧回路３３及び電源電圧検出回路３４の構成
を示すブロック図である。昇圧回路３３は容量３３１と
ＡＮＤゲート３３２とから構成され、容量３３１の出力
ノードＮ４はＶ　ｃｃ／　Ｖ−ｐ切り替え回路２６の出
力端に接続されている。ＡＮＤゲート３３２には信号ｅ
ＬＫ及び電源電圧検出回路３４の出力が与えられる。

また電源電圧検出回路３４は定電圧源３５、インバータ
３６及びインバータ３７を接続して構成される。

定電圧源３５は抵抗３４１及びドレインとゲートとを接
続してダイオード接続された８段のＮチャネルトランジ
スタ３４２．３４２．３４２を直列接続して構成される
。抵抗３４１の一端には電源電圧Ｖ　ｃｃの他端が与え
られており、抵抗３４１の他端とＮチャネルトランジス
タ３４２のソースとのノードＮｌは、Ｐチャネルトラン
ジスタ３６１とＮチャネルトランジスタ３６２とを直列
接続して構成したインバータの各ゲートに接続されてい
る。Ｐチャネルトランジスタ３６１及びＮチャネルトラ
ンジスタ３６２のドレインのノードＮ２はインバータ８
７に接続され、インバータ３７の出力ノードＮ３は昇圧
回路３３のＡＮＤゲート３３２の一入力端子に接続され
ている。なお抵抗３４１は抵抗として働く素子なら何で
もよく、また、Ｎチャネルトランジスタ３４２．３４２
・・・の段数を８段としているのは便宜的なものであり
、発生したい電圧に対して段数を適宜設定すればよい。

ここで定電圧源３５が発生する電圧はＮチャネルトラン
ジスタ３４２．３４２・・・が８段の場合、Ｎチャネル
トランジスタ３４２．３４２・・・のしきい値を例えば
０．５Ｖとすると電源電圧Ｖ　ｃｃが１．５Ｖ以上のと
き各Ｎチャネルトランジスタ３４２が導通し１．５Ｖと
なる。

定電圧源３５の出力ノードＮ１の電位は電源電圧Ｖｃｃ
が１．５■になるまではＶｃｅがそのまま出力され、電
源電圧Ｖｃｃが１．５Ｖ以上になると１．５ｖとなる。

またインバータ３６の出力が反転する入力電圧はＰチャ
ネル及びＮチャネルトランジスタ３６１．３６２のサイ
ズによるが、略電源電圧ＶＣｅの外であるので、定電圧
源３５が１．５Ｖを出力する場合は、トランジスタ３６
１．３６２が共にオンし、電源電圧Ｖｃｃが８Ｖ以上に
なると出力ノードＮ２が反転し“Ｈ″となる。ノードＮ
２が“Ｈ”になるとインバータ３７の出力ノードＮ３が
“Ｌ″となる。

このように構成された本発明のＥＩＥＰＲＯＭにおいて
は消去及び書き込み動作は従来と同様であり、説明を省
略するが、消去時のメモリトランジスタ１００のしきい
値は２Ｖ程度となっており、読み出し時にはそれ以上の
電圧をワード線７１に印加する必要がある。

さて、読み出し時にはＶ−ｃ／ＶＰＰ切り替え回路２６
は電源電圧ＶＣＣを出力するのでノードＮ４の電位はＶ
ＣＣとなる。しかし電源電圧ＶＣＣが３ｖ以下になると
電源電圧検出回路３４の出力が“Ｈ”となるので信号Ｃ
ＬＫが“Ｈ”になると、ＡＮＤゲート３３２の出力が“
Ｈ”となって容量３３１の容量結合によりノードＮ４が
昇圧する。例えば電源電圧ＶＣＣが２Ｖに低下すると３
Ｖ程度に昇圧する。この昇圧された電圧は選択されたワ
ード線７．の印加電圧となるので、電源電圧ＶＣＣが２
ｖと低い場合でもメモリトランジスタ１００の制御ゲー
トには略３Ｖが印加され、この電圧は消去されたメモリ
トランジスタ１００のしきい値（２■）より高いので読
み出しが可能になる。なお、信号ＣＬＫは例えば入力ア
ドレスが変化したときに“Ｈ”となるようにすればよい
。

なお、本実施例では昇圧回路３３を容量で構成したが、
昇圧回路はこれに限るものではなくチャージポンプを用
い、電源電圧ＶＣＣが低くなったときにこれを活性化し
、ワード線を昇圧するように構成してもよい。

次に本発明の第２の実施例について説明する。

前述の実施例では電源電圧ｖｃｃを検出して、それが３
Ｖ以下になると昇圧するように構成したが、第２の実施
例は電源電圧の如何に拘らず、ワード線７１に常に一定
電圧を印加するようにしたものである。

第３図は本発明の第２の実施例のフラッシュＥ！ＢＦＲ
ＯＭの構成を示す回路図である。なお以後の説明におい
て前述の第１の実施例との重複部分の説明は省略する。

この実施例ではＶｖ　／ｖ□切り替え回路２６には電圧
Ｖ□と電圧Ｖ、とが与えられ、Ｐチャネルトランジスタ
２３＋　、　２’ＬのソースにはＶｖ／Ｖｐｒ切り替え
回路２６から選択的に出力された電圧ＶＰＰ又は同Ｖｖ
が与えられる。この電圧ＶＷはワード線電圧発生回路３
２から出力される。また第１の実施例に用いた昇圧回路
３３及び電源電圧検出回路３４は用いていない。

第４図はワード線電圧発生回路３２の構成を示す回路図
であり、ワード線電圧発生回路３２はそのゲートとドレ
インとを接続したダイオード接続されたＮチャネルトラ
ンジスタ３０１．３０１・・・を直列接続すると共に、
その各ドレインに容量３０２．３０２・・・の一方の電
極を接続した構成の電源電圧ｖｃｃの電圧を昇圧する昇
圧回路となるチャージポンプ３０と、ダイオード接続し
た４つのＮチャネルトランジスタ８１１，３１１・・・
を直列接続し、その一端をチャージポンプ３０の出力端
に、その他端を接地した電圧を所定の電圧にクランプす
るためのクランプ回路３１とから構成される。チャージ
ポンプ３０を構成する初段のＮチャネルトランジスタ３
０１のドレイン及びゲートには電源電圧Ｖ　ｃｃが印加
されている。また容量８０２．３０２・・・の他方の電
極は１つおきに接続されており、相隣する容量３０２．
３０２・・・には位相の異なるクロックが入力される。

クランプ回路３１は例えばそのＮチャネルトランジスタ
３１１．３１１・・・のしきい値が０．８■であったと
するとチャージポンプ３０の出力電圧が３．２Ｖ以上に
なると、直列接続したＮチャネルトランジスタ３１１．
３１１・・・が全て導通し、接地するので、出力電圧を
それ以上に上昇させなくする。このクランプされる電圧
はＮチャネルトランジスタ３１１．３１１・・・の特性
に依存する。また出力電圧はＮチャネルトランジスタ３
１１．３１１・・・のしきい値、段数を調節することに
より、任意に調整できる。またチャージポンプ３０は電
源電圧Ｖ　ｃｃが印加されると、容量３０２．３０２・
・・に印加されたクロックが供給される都度、容量結合
により各段に電圧がチャージアップされて出力され、電
源電圧ｖｃｃが２ｖ程度になっても３．２ｖ以上を出力
するようになっている。

そしてクランプ回路３１の出力電圧■１が読み出し時に
Ｖ、／Ｖ□切り替え回路２６を介してワード線７１に与
えられる。従って読み出し時にワード線７１に印加され
る電圧Ｖｗは電源電圧ＶＣｅが低下しても常に３．２ｖ
程度に維持されることになる。

なお、本実施例にさらに電源電圧検出回路を設け、電源
電圧ＶＣＣが高いとき、例えば３．２Ｖ以上であるとき
は、チャージポンプ３０を活性化しないようにしてもよ
い。これは高い電源電圧では昇圧は必要ないからであり
、これにより電力消費を低減できる。

次に本発明の第３の実施例のフラッシュＥＢＰＲＯＭに
ついて説明する。

前述の第２の実施例では電源電圧ＶＣＣに拘らずワード
線の電圧はクランプ回路３１で定められた電圧に維持さ
れる。この第３の実施例ではダミーメモリトランジスタ
１１０を用いてその消去時のしきい値に関連してワード
線の電圧を維持する。従ってメモリトランジスタ１１０
の特性に応じた電圧を印加できる。

第５図は第３の実施例のフラッシュＥＥＦＲＯＭの詳細
構成を示す回路図である。図において３２はワード線電
圧発生回路であり、スイッチトキャバシタ回路とダミー
セル用のセンスアンプ３９及びダミートランジスタ等か
ら構成される。スイッチトキャバシタ回路はセンスアン
プ３９の出力により、出力する電圧ＶＣＣ’を該出力が
反転するレベルに保つようにする。センスアンプ３９に
はＮチャネルトランジスタ３Ｂを介してダミーメモリセ
ルを構成するダミーメモリトランジスタ１１０のドレイ
ンが接続されている。ダミーメモリトランジスタ１１０
のソースはソース線１７に、また制御ゲートはワード線
電圧発生回路３２の出力端子に接続されている。

第６図は第８の実施例のワード線電圧発生回路３２の構
成を示す回路図である。

ワード線電圧発生回路３２はセンスアンプ３９の出力と
、相補的な位相の異なるクロックＣＬＫＩ又はＣＬＫ２
とが各別に入力されるＡＮＤゲート４０５．４０６　、
直列接続され、ＡＮＤゲー）　４０５．４０６の出力が
そのゲートに各別に入力されるＮチャネルトランジスタ
４０３゜４０４及び該Ｎチャネルトランジスタ４０３．
４０４の出力ノードに各別に接続され、一端を接地した
容量４０１、４０２とから構成される。

一方のＮチャネルトランジスタ４０４のドレインには電
源電圧ｖｅｃが与えられ、他方のＮチャネルトランジス
タ４０３のソースはＶｃｃ’／ＶＰ？切り替え回路２６
に接続され、そこに電圧Ｖｃｃ’を与える。

このＮチャネルトランジスタ４０３．４０４及び容量４
０１、４０２によりスイッチトキャパシタ回路を形成し
ている。スイッチトキャパシタ回路とは抵抗と同等の働
きをする回路であり、センスアンプ３９の出力が“Ｈ”
であり、ＡＮＤゲート４０５．４０６の出力が交互に“
Ｈ”になると、容量４０２への電源からの充電及び容量
４０２から容量４０１への放電が交互に生じ、これによ
り一定の電荷が電源からこの回路３２の出力線へ流れ、
該出力線を充電する。即ち、出力線の電圧ＶＣＣ’が徐
々に上昇する。この電圧Ｖｌ：Ｃ’がＶｃｃ’　／　Ｖ
ｐ−切り替え回路２６を介して行デコーダ９に印加され
、選択されたワード線７゜の電圧となる。この電圧Ｖ　
ｃｃ’は同時にダミーメモリトランジスタ１１０の制御
ゲートにも与えられる。

さて、このように構成された第３の実施例においては当
初は電圧Ｖ　ｅｃ’が消去時のしきい値より低いのでダ
ミーメモリトランジスタ１１０が導通せず、センスアン
プ３９の出力は“Ｈ”となるが、ダミーメモリトランジ
スタ１１０は電圧ＶＣＣ’がしきい値を超えると導通す
る。ダミーメモリトランジスタ１１０が導通するとセン
スアンプ３９の出力が“Ｌ“に反転し、ＡＮＤゲー）　
４０５．４０６の出力が′Ｌ”に固定され、Ｎチャネル
トランジスタ４０３゜４０４がオフするので電圧■ＣＣ
′はそれ以上昇圧しな（なる。即ち電圧■。。′はダミ
ーメモリトランジスタ１１０が導通し、センスアンプ３
９が反転する電位に保たれる。

従って第１及び第２の実施例では読み出し時のワード線
への印加電圧は一定の値となっていたが、この実施例で
はダミーメモリトランジスタの特性に応じて前記印加電
圧が定められることになり、読み出しの最適な電圧を設
定できる。

次に第３の実施例の変形例について説明する。

前述の例ではワード線電圧発生回路３２において、セン
スアンプ３９によりダミーメモリトランジスタ１１０の
導通状態を検出したが、この変形例ではＮチャネルトラ
ンジスタ４０８とダミーメモリトランジスタ１１０とを
夫々ダイオード接続し、それらによりクランプ回路を構
成して電源電圧Ｖ　ｃｃの如何に拘らずダミーメモリト
ランジスタ１１０が導通する電位に電圧Ｖ　ｃｃ’を設
定する。

この変形例のワード線電圧発生回路３２はＮチャネルト
ランジスタ４０７．４０８．４０９　、容量４１０及び
ダミーメモリトランジスタ１１０からなる。Ｎチャネル
トランジスタ４０９のドレイン及びゲートには電源電圧
Ｖ　ｅｅが与えられ、そのソースには容量４１０の一方
の電極が接続されており、その他方の電極には信号ＣＬ
ＫＩが与えられる。

また前記ソースと一方の電極のノードＮ５はＮチャネル
トランジスタ４０８のドレイン及びゲートに接続され、
Ｎチャネルトランジスタ４０８のソースはＮチャネルト
ランジスタ４０７のドレイン及びダミーメモリトランジ
スタ１１０のドレインに接続されている。Ｎチャネルト
ランジスタ４０７のゲートには信号ＣＬＫ２が与えられ
、そのソースはダミーメモリトランジスタ１１０の制御
ゲートに接続されている。ダミーメモリトランジスタの
ソースはソース線１７に接続され、読み出し時には接地
されている。そして前述した如くＮチャネルトランジス
タ４０８及びダミーメモリトランジスタ１１０でクラン
プ回路が構成され、前記ノードＮ５の電圧Ｖ　ｅ　ｅ　
’がダミーメモリトランジスタ１１０とＮチャネルトラ
ンジスタ４０８のしきい値電圧との和に保持される。

次に変形例の動作について説明する。いま信号ＣＬＫＩ
が“Ｌ″であり、同ＣＬＫ２を“Ｈ”とする。そうする
と電圧Ｖｃｃ’は電源電圧ＶＣＣよりトランジスタ４０
９のしきい領分低い値となる。ここで信号ＣＬＫＩが“
Ｈ”となると容量４１０の容量結合により電圧ｖｃｃ’
が昇圧されるが前記クランプ回路により、電圧ｖｃｃ’
はＮチャネルトランジスタ４０８とダミーメモリトラン
ジスタ１１０のしきい値との和の電圧にクランプされる
。このように電源電圧に関わらずダミーメモリセルが導
通する電圧Ｖ　ＣＣ’を設定することができる。

次に本発明の第４の実施例について説明する。

前述した第１の実施例では電源電圧が低下しても常に所
定値以上（例えば３Ｖ）になるように構成したが、電源
電圧が上昇した場合については、その上限を定めていな
かった。この第４の実施例では電源電圧ＶＣＣが上昇し
た場合の上限をクランプ回路により定めている。

第８図は第４の実施例のフラッシュＥＥＦＲＯＭの構成
を示す回路図である。Ｖｃｃ’／Ｖｐｐ切り替え回路２
６には電圧Ｖ□及びクランプ回路４０からの電圧Ｖ　Ｃ
Ｃ’が与えられる。クランプ回路４０は電源電圧ＶＣＣ
の上限を定めるものであり、電源電圧ＶＣＣが所定値以
上になると導通ずる。

第９図はクランプ回路４０の一例の構成を示す回路図で
ある。

クランプ回路４０は定電圧源４１１、コンパレータ４１
２及びＰチャネルトランジスタ４１３からなり、定電圧
源４１１から定電圧（例えば４Ｖ）を出力し、コンパレ
ータ４１２及びＰチャネルトランジスタ４１３により出
力された定電圧の電流駆動能力を向上させる。コンパレ
ータ４１２の負入力端子は定電圧源４１１に接続され、
正入力端子はＰチャネルトランジスタ４１３のドレイン
に接続されている。Ｐチャネルトランジスタ４１３のゲ
ートはコンパレータ４１２の出力端子に接続され、その
ソースには電源電圧ｖｅｃが印加される。定電圧源４１
１の構成は例えば第２図に示す如（のちのと同様であり
、一端を電源に接続した抵抗４１５の他端にダイオード
結合した４つのＮチャネルトランジスタ４１４を直列接
続し、抵抗４１５とＮチャネルトランジスタ４１４との
ノードをコンパレータ４１２の負入力端子に接続しであ
る。ここで抵抗４１５は抵抗として働く素子であれば何
でもよい。またＮチャネルトランジスタ４１４０段数を
４段としているのは便宜的なものであり、発生したい電
圧に応じて適宜選択する。

発生する電圧ＶＣＣ’はＮチャネルトランジスタ４１４
のしきい値を例えば１ｖとすると、電源電圧ＶＣＣが４
ｖ以上のとき、略４Ｖとなる。

このように構成されたクランプ回路４０では、電源電圧
Ｖ　ｃｃが４Ｖ以下の場合に、定電圧源４１１の出力が
４ｖ以下になり、コンパレータ４１２の正入力端子には
電源電圧ＶＣＣより低い電圧ＶＣＣ’が与えられている
ので、コンパレータ４２の出力が１Ｌ”となり、Ｐチャ
ネルトランジスタ４１３がオンし、クランプ回路４０の
出力が充電される。また電源電圧Ｖｃｃが４Ｖより高く
なり、電圧ｖｃｃ’が４ｖより高（なると、定電圧源４
１１の出力が４■に保持され、コンパレータ４１２の負
入力端子に４ｖが、また正入力端子に４■より高い電圧
Ｖｃｃ’が夫々印加され、コンパレータ４２の出力が“
Ｈ″となり、Ｐチャネルトランジスタ４１３がオフする
。したがって電圧Ｖｃｃ’が４Ｖ以下に常に維持される
。

第１０図は第４の実施例のクランプ回路４０の変形例の
構成を示す回路図であり、クランプ回路４０は定電圧源
４１１と該定電圧源の電流駆動能力の向上をはかるＮチ
ャネルトランジスタ４１６とを有している。定電圧源４
１１は５つのＮチャネルトランジスタ４１４，４１４・
・・と抵抗４１５とからなり、抵抗４１５のノードとＮ
チャネルトランジスタ４１６のゲートとを接続している
。またＮチャネルトランジスタ４１６のドレインには電
源電圧Ｖｃｃが供給される。

この場合定電圧源４１１は５■を供給し、電源電圧ＶＣ
Ｃが５ｖのとき電圧Ｖ　ｃｃ’はＮチャネルトランジス
タ４１６のしきい値（１ｖ）分低い４Ｖとなる。

さてこのように構成されたフラッシュＢＢＦＲＯＭでは
読み出し時にｖｃｃ′／Ｖ□切り替え回路２６はクラン
プ回路４０の出力電圧■ｃｅ′を出力し、それが選択さ
れたワード線の電圧となるので電源電圧ＶＣＣが４ｖ以
上になってもメモリトランジスタ１０００制御ゲートに
は４ｖが印加され、浮遊ゲートへの電子の注入又はそこ
からの除去等により情報の消失がなくなり、信頼性が向
上する。

また第４の実施例は第１の実施例と組み合わせることに
より、さらなる効果が生じる。

第１１図は第１の実施例と第４の実施例とを組合わせた
第５の実施例の構成を示す回路図であり、Ｖｃｃ’　／
　Ｖｐｐ切り替え回路２６の出力端に昇圧回路３０及び
電源電圧検出回路３１を備えたワード線電圧発生回路３
２を接続し、Ｖｏ。’／ＶＰＰ切り替え回路２６の入力
端にクランプ回路４０を接続しており、電源電圧■。。

が３Ｖ以下となっても常に昇圧回路３０により、ワード
線の電圧が３ｖ以上に保持されると共に、電源電圧ＶＣ
ｅが４ｖ以上になると、クランプ回路４０により４Ｖに
保持され、結果として電源電圧Ｖｃｃが変動してもワー
ド線へ印加する電圧が８〜４Ｖに保たれ、安定した読み
出しが可能になる。

なお、以上の実施例で説明したワード線電圧発生回路は
全て例示であり、この他読み出し時のワード線の電圧を
略一定に保つ機能を有するものであればどのような構成
でもよい。

〔発明の効果〕

以上説明したとおり、本発明の第１の発明においてはワ
ード線に印加される電圧が常に所定値以上に保持され、
第２の発明においては常に略所定値に維持される。さら
に第３および第４の発明においてはダミーメモリトラン
ジスタの導通電圧に維持される。従って読み出し時にワ
ード線に印加される電圧とメモリトランジスタのしきい
値との差が常に一定値以上となり、低い電源電圧でも高
速アクセスによる読み出しが可能となる。また第２、第
８．第４及び第５の発明においては電源電圧が高くなっ
てもワード線への印加電圧が所定値以下又は所定値に維
持されるので、浮遊ゲートへの電子の注入及び浮遊ゲー
トからの電子の除去を防止でき、高い電源電圧であって
も信頼性を低下させない。さらに第３および第４の発明
においては維持される所定値がダミーメモリトランジス
タの導通電圧に関連して定まるのでワード線に印加する
電圧をメモリトランジスタの特性に応じた値にすること
ができる。

【図面の簡単な説明】

第１図は本発明に係る不揮発性半導体記憶装置であるフ
ラッシュＥＢＦＲＯＭの第１の実施例の構成を示す回路
図、第２図は第１の実施例のワード線電圧発生回路の構
成を示す回路図、第３図は第２の実施例のフラッシュＥ
ＥＦＲＯＭの構成を示す回路図、第４図は第２の実施例
のワード線電圧発生回路の構成を示す回路図、第５図は
第８の実施例のフラッシュＢＥＦＲＯＭの構成を示す回
路図、第６図は第３の実施例のワード線電圧発生回路の
構成を示す回路図、第７図は第８の実施例の変形例のワ
ード線電圧発生回路の構成を示す回路図、第８図は第４
の実施例の示すフラッシュＥＢＦＲＯＭの構成を示す回
路図、第９図は第４の実施例のクランプ回路の構成を示
す回路図、第１０図は第４の実施例の変形例のクランプ
回路の構成を示す回路図、第１１図は第５の実施例の示
すフラッシュＥＢＦＲＯＭの構成を示す回路図、第１２
図はメモリセルの構造を示す模式的断面図、第１３図は
従来のフラッシュＥＥＦＲＯＭの構成を示すブロック図
、第１４図は従来のフラッシュＢＢＦＲＯＭの詳細構成
を示す回路図である。ｌ・・・制御ゲート　２・・・浮遊ゲート　８・・・ド
レイン　４・・・ソース　５・・・メモリアレイ　６・
・・ビット線　７・・・ワード線　１７・・・ソース線
　３０・・・チャージポンプ　３１・・・クランプ回路
　３３・・・昇圧回路　３４・・・電源電圧検出回路　
３９・・・センスアンプ　４０・・・クランプ回路　１
００・・・メモリトランジスタ　１１０・・・ダミーメ
モリトランジスタなお、図中、同一符号は同一、又は相当部分を示す。代理人　　大　　岩　　増　　雄Ｖｃｃ　Ｖｃｃ第　　　７　　　図Ｖｃｃ第　　　９　　　図１・・・穿（Ｈ卸ゲー１２・浮遊ゲ一１３　・ドレイン４・・・ソース第　　　１２　　　図第　　　１３　　　図

Claims

【特許請求の範囲】

（１）浮遊ゲートを有するメモリトランジスタを行及び
列に複数配置して構成されるメモリアレイを有し、同じ
列に配置された前記メモリトランジスタのドレインが対
応した列に配置されたビット線に接続され、同じ行に配
置された前記メモリトランジスタのゲートが対応した行
に配置されたワード線に接続され、各メモリトランジス
タのソースがソース線に接続されており、読み出し時に選択されたワード線に印加する電圧を昇圧
する昇圧手段を備えることを特徴とする不揮発性半導体
記憶装置。
（２）浮遊ゲートを有するメモリトランジスタを行及び
列に複数配置して構成されるメモリアレイを有し、同じ
列に配置された前記メモリトランジスタのドレインが対
応した列に配置されたビット線に接続され、同じ行に配
置された前記メモリトランジスタのゲートが対応した行
に配置されたワード線に接続され、各メモリトランジス
タのソースがソース線に接続されており、読み出し時に選択されたワード線に印加する電圧を昇圧
する昇圧手段と、前記選択されたワード線に現れた電圧を所定電圧にクラ
ンプするクランプ手段とを備えることを特徴とする不揮
発性半導体記憶装置。
（３）前記クランプ手段は読み出し時にダイオード接続
状態となり、前記メモリトランジスタと同一構造を有す
るダミートランジスタを有し、前記選択されたワード線
に現れた電圧を前記ダミートランジスタのしきい値に関
連する所定値にクランプする請求項２記載の不揮発性半
導体記憶装置。
（４）浮遊ゲートを有するメモリトランジスタを行及び
列に複数配置して構成されるメモリアレイを有し、同じ
列に配置された前記メモリトランジスタのドレインが対
応した列に配置されたビット線に接続され、同じ行に配
置された前記メモリトランジスタのゲートが対応した行
に配置されたワード線に接続され、各メモリトランジス
タのソースがソース線に接続されており、前記メモリトランジスタと同一構造を有するダミーメモ
リトランジスタと、該ダミーメモリトランジスタの消去時のしきい値を検出
する回路と、読み出し時に検出されたしきい値に応じて、選択された
ワード線へ印加する電圧を昇圧する回路とを備えることを特徴とする不揮発性半導体記憶装置。
（５）浮遊ゲートを有するメモリトランジスタを行及び
列に複数配置して構成されるメモリアレイを有し、同じ
列に配置された前記メモリトランジスタのドレインが対
応した列に配置されたビット線に接続され、同じ行に配
置された前記メモリトランジスタのゲートが対応した行
に配置されたワード線に接続され、各メモリトランジス
タのソースがソース線に接続されており、読み出し時に選択されたワード線に印加する電圧を所定
値以下に保持するクランプ手段を備えることを特徴とす
る不揮発性半導体記憶装置。