JPH01130397A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に関するもので、特に電気的に
書込み可能な不揮発性半導体記憶装置に関するものであ
る。

（従来の技術） 電気的に書込み有能−半導体記憶装置には浮遊ゲートを
用いる紫外線消去型のＥＦＲＯＭとトンネルゲートを用
いる電気的消去型のＥＥＦＲＯＭとがある。

このうち、ＥＦＲＯＭにおいては、製造上不可避な製造
プロセスのばららきの影響を減少させ、かつ高速データ
書込みを実現するためにメモリセルのドレイン電圧降下
を小さくする目的で昇圧回路を用いることが多い。

一方、メモリの消費電流を減少させるため、電気的に書
込み可能な半導体記憶装置においても０ＭＯ８型の集積
回路を用いることが多い。

第７図はこのような昇圧回路を有するＣＭＯＳ型のＥＦ
ＲＯＭの概略構成を示す回路ブロック図である。

同図によれば、このＥＰＲＯＭはマトリクス状に配列さ
れた浮遊ゲートを有する不揮発性メモリセルＭｌｌ〜Ｍ
ｍｎより成るメモリセルアレイ１を有しており、同一行
に属するｎ個のメモリセルの選択ゲートは行デコーダ３
の出力線である行線ＷＬＩ〜ＷＬｍに行ごとに接続され
ており、行デコーダによりアドレス入力信号に対応した
１つの行線が選択される。一方、同一列に属するｍ個の
メモリセルのドレインは列線ＢＬＩ〜ＢＬに接続され、
それぞれ列選択トランジスタ０１〜Ｃｎを介してセンス
アンプ１０、出力回路１１に接続されている。列選択ト
ランジスタ０１〜Ｃｎのゲートには列デコーダ２の出力
線Ｃ０Ｌ１〜Ｃ０Ｌｎが接続されている。列デコーダ２
への信号Ａｉ＊／ＸＴｒおよび行デコーダ３への信号Ａ
ｊ”／Ｗ〒１はアドレス入力信号からアドレスバッファ
回路４により生成される。

書込み制御回路５は書込み電源ｖ　ｐｐ、外部制御信号
て百およびδ百をもとに書込みモードと読出しモードと
の選択を行う信号Ｈを出力し、この信号Ｈは昇圧回路６
、切換回路１７、データ書込み回路８、切換回路■９に
それぞれ与えられる。・昇圧回路６の出力信号＜Ｈ＞は
切換回路Ｉ７に与えられ、この切換回路１７の出□力信
号ＳＷ１はデータ書込み回路８に与えられ、入力データ
および書込み制御回路５の出力との論理で行デコーダ３
に対する出力信号８Ｗ１および他電源Ｖｌ）ｐと列選択
トランジスタ共通接点間に接続された書込み負荷トラン
ジスタＷのゲートへ出力信号ＤＩＮを出力する。

第８図は上述したＣＭＯＳ構成の昇圧回路６、切換回路
■７、データ書込み回１１８８の関係をまとめて示す簡
略回路図である。先ず、データ書込み回路８は入力デー
タをインバータＩＮＶで反転させたものと書込み制御回
路５の出力信号ＨとをナントゲートＮｌに入力し、その
出力をゲートに電圧Ｖｅｃ印加されるＮチャ氷ルのトラ
ンスファゲートＴ１２を介してＰチャネルトランジスタ
Ｔ１１−並びにＰチャンネルトランジスタ７１３および
ＮチャネルトランジスタＴ１４よりなるインバータによ
り構成されるバッファ回路に入力してその出力を書込み
負荷トランジスタＷのゲートに入力している。すなわち
、トランジスタＴ１２の出力側のノードＮｉｌに一端が
接続され、他端および基板に信号ＳＷ１が供給されるＰ
チャネルトランジスタＴ１１のゲートが書込みトランジ
スタＷのゲートに接続され、また一端および基板に電圧
ＳＷ１が供給されたＰチャネルトランジスタ７１３と、
一端が電源Ｖｓｓに接続されたＮチャネルトランジスタ
Ｔ１４とを直列接続し、これらの共通接続点を書込みト
ランジスタＷのゲートに接続し、またこれらの共通ゲー
ト接続点をノードＮＩＬにそれぞれ接続したものである
。したがってトランジスタＴ、１１はフィードバック経
路を与えるものである。

列デコーダ２および行デコーダ３はデータ書込み回路８
とトランジスタの接続に関する限り全く同じ構成を有し
ており、添字を列デコーダ２では２０番台、行デコーダ
３では３０番台に変えたものが対応する。なお、列デコ
ーダ２ではナントゲートＮ２の入力信号はＡｉ＊／Ｘ］
１−１行デコーダ３ではナントゲートＮ３の入力信号は
Ａｊ＊／Ｗ〒１となっており、トランジスタＴ２１のゲ
ートから出力される信号は列選択信号Ｃ０Ｌｎであって
これは列選択トランジスタＣのゲートに入力されており
、トランジスタＴ３１のゲートから出力される信号は行
選択信号ＷＬｎとなっている点がデータ書込み回路８の
場合と異なっている。

第７図および第８図を参照してこのような従来・のＥＰ
ＲＯＭの動作を説明する。

読出し時には入力アドレス信号に対応した列デコーダ２
の出力により選択された列選択トランジスタＣ１〜Ｃｎ
および行線ＷＬ１〜ＷＬｍの双方により選択されたメモ
リセルのデータがセンスアンプ１０および出力回路１１
を介して出力される。

このデータ読出しモードでは昇圧回路６は非動作状態と
なっており、切換口！１１１７の出力ＳＷ１と切換回路
■９の出力ＳＷの双方にｍ１Ｔｌｆ？ｌｓ圧Ｖｃｃが現
れる。

一方、データ書込みモードにおいては昇圧回路６は動作
状態となりで、切換回路Ｉ７の出力ＳＷ１には昇圧電圧
、切換回路■９の出力ＳＷには書込み電源電圧ｖｐｐが
現れる。

すなわち、第８図においてデータ書込み回路８の入力デ
ータが″０＃レベルである時にはＨ−“１”であるから
ナントゲートＮ１の出力側がローレベルとなっているた
め、ＰチャネルトランジスタＴｌｌ、７１３およびＮチ
ャネルトランジスタＴ１４により構成されるバッファ回
路によりＳＷＩの昇圧電圧が出力電圧ＤＩＮとして出力
される。これに対し、入力データが′１“であるとき、
および選択されていない箇所ではナントゲートの出力側
１がハイレベルとなっていることから出力信号ＤＩＮは
“０”レベルとなる。

また、列デコーダ２により列線Ｃ０Ｌｎが、行デコーダ
３により行線ＷＬｍがそれぞれ選択されているものとす
れば、ナントゲートＮ２およびＮ３の人力信号はすべて
電源Ｖｃｃの電位となっている。したがって、データ読
出しモードでは列デコーダ２の出力Ｃ０Ｌｎおよび行デ
コーダ３の出力ＷＬｍの双方に［源Ｖｃｃの電位が出力
され、データ書込みモードではＣ０Ｌｎに昇圧電位、Ｗ
Ｌｍに電源Ｖｐｐの電位が出力される。このとき、選択
されていないナントゲート回・路の入力信号は少なくと
も１つ以上が°０”レベ°ルとなっているため、選択さ
れていない行線、および列選択トランジスタのゲート電
極には書込み、読出しを問わず“０”レベルが現れるこ
とになる。

このように、浮遊ゲートに電子を注入する“０”データ
書込み時に負荷トランジスタとなる列選択トランジスタ
および書込み負荷トランジスタのゲート電極に書込み電
源ｖｐｐよりも高い昇圧電圧を印加することによってメ
モリセルのドレイン電圧降下を減少させて高速書込みと
書込みマージンの拡大が可能となる。

しかしながら、このようなＣＭＯ８集積回路はＮチャネ
ルＭＯＳトランジスタとＰチャネルトランジスタとを同
一基板上に形成するため、ＮチャネルＭＯＳトランジス
タのみからなるＮＭＯ８型Ｏ８回路と比較して製造工程
が複雑になって製造コストが高いという問題がある。ま
た、ウェル領域を形成するために必然的にチップサイズ
が大きくなり、特に上述したような昇圧電位を用いるウ
ェルを使用するためにさらにチップサイズの増大が必要
となっている。さらにＣＭＯ８集積回路ではラッチアッ
プ対策が不可避である。

このような事情および低消費電流よりも低価格を望むユ
ーザがいることからＮＭＯ８型のＥＰＲＯＭが製造され
ている。

第９は従来用いられている列デコーダの構成の一例を示
す回路図である。

この回路はノアゲート回路と、バッファ回路と、書込み
回路とから成っている。まずノアゲート回は入力アドレ
スデータＡｊ＊／Ａ〒１がそれぞれゲートに印加されて
ソースが共通接続された複数のしきい値が正のトランジ
スタ（以下Ｅタイプトランジスタという）ＴＩＯＩおよ
びこの共通接続点にゲート電極とドレインが接続された
しきい値が負のトランジスタ（以下Ｄタイプトランジス
タという）Ｔ１０２よりなっており、バッファ回路はＥ
タイプトランジスタＴ１０３とＤタイプの負荷トランジ
スタＴ１０４よりなるインバータと、電源ＶｃｃとＶｓ
ｓ間に直列接続されてその接続中点がバッファ回路の出
力（Ｎ　１０２）と接続された二つのＥタイプトランジ
スタＴ１０５およびＴ１０６と、ノアゲート出力点であ
るノードＮ１０１とトランジスタＴ１０５のゲート電極
であるノードＮ１０２との間に接続された、ゲート電極
にＶｃｃが印加されたトランジスタＴ１０７とより成っ
ている。書込み回路は書込み電源Ｖｐ１）と出力ＣＯＬ
間に直列に接続されゲートに書込み時昇圧電圧＜Ｈ＞が
供給されるＥタイプトランジスタＴ１１１とゲートが出
力に接続されているＤタイプトランジスタＴ１１０とゲ
ートに書込み制御信号の反転信号Ｈが供給され、前記バ
ッファ回路の出力と列デコーダ回路出力との間に挿入さ
れたＤタイプトランジスタＴ１０９より成っている。

さらにこの例ではトランジスタＴ１０５とトランジスタ
Ｔ１０６の接続中点であるノードＮ１０３における“１
ルベルおよび出力ＣＯＬの“１”レベル出力電位の低下
を防止するためにトランジスタＴ１０５としてトランジ
スタＴ１０６よりもしきい値の低いものを用いている他
、ノードＮ１０１とノードＮ１０３との間にコンデンサ
Ｃを接続してトランジスタＴ１０７とコンデンサＣとに
よってブートスドラ・ツブ回路を形成している。

この回路ではノードＮ１０３が充電されるときにはコン
デンサＣの作用でノードＮ１０２の電位も上昇していき
電源電圧にトランジスタＴ１０５のしきい値電圧を加え
た値よりも高い電圧となるため、ノードＮ１０６には少
なくとも電源電圧が現われ、電源のマージンが大きくな
る。しかし、このままではノードＮ１０２の電位は接合
リーク電流等によって時間の経過とともに低下してしま
うため、これを防止するために、ノードＮ１０３からの
出力線ＣＯＬとＶｃｃとの間に接続され、ゲート電極が
ＣＯＬに接続されたプルアップ用のＤタイプトランジス
タＴ１０８が設けられている。

そしてトランジスタＴ１０８によって電源電圧を出力線
ＣＯＬに供給し、出力線ＣＯＬの電位低下を防止してい
る。なお、この場合、トランジスタＴ１０８の導通抵抗
を大きくとっておけばノードＮ１０３が“０＃レベルと
なってもトランジスタＴ１０８を介して流れる電流は微
少であり、消費電流の増加を招かない。

しかしながら、このように従来の列デコーダではプルア
ップ用のトランジスタが特別に必要であった。

また、ＮＭＯＳ型ＥＦＲＯＭにおける列デコーダの出力
電位は昇圧電位＜Ｈ＞をトランジスタＴ１１１のゲート
に供給しているため出力ＣＯＬにはＶｐｐＬか現われず
書込みのマージンが小さいという問題がある。

本発明はこのような事情に鑑みてなされたもので、上記
ＣＯＬを選択時に昇圧する書込み回路を用い高速書込み
と書込みマージンの拡大を実現し、しかも書込み回路内
のトランジゑ夕の１つをプルアップ用Ｄタイプトランジ
スタＴ１０８の作用と同じくするよう兼用させてたため
、Ｔ１０８が必要ない低価格の半導体記憶装置を提供す
ることを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明によれば、一端が第１の電源に接続されると共に
他端が列線に接続されたマトリクス状に配置された複数
の不揮発性メモリセルと、この不揮発性メモリ宝ルのう
ち同一行にあるもののゲート電極を共通接続する行線と
、列線に第２の電源を接続する書込み負荷トランジスタ
およびこれと列線間に列ごとに設けられた列線選択トラ
ンジスタと、アドレろ入力信号にもとづいて列選択信号
および行選択信号を出力するアドレスバッファ回路と、
前記列選択信号にもとづいて前記列線選択トランジスタ
を選択的に導通させｉ列デコーダと、行選択信号にもと
づいて行線を選択する行デコーダと、書込み制御信号に
もとづいて第２の電源電圧よりも高い昇圧電圧を出力す
る昇圧回路と、書込み制御信号にもとづいて書込み負荷
トランジスタを駆動するデータ書込み回路とを備えた半
導体記憶装置において、 列デコーダおよび／またはデータ書込み回路は、第１お
よび第３の電源間に直列接続され、選択および非選択に
応じていずれかが導通し、接続ｉ点が出力線に接続され
た第１および第２のＭＯＳトランジスタよりなるバッフ
ァ回路と、昇圧回路の出力に一端が接続されたしきい値
電圧が負の第３のＭＯＳトランジスタと、この第３のト
ランジスタの他端と出力線間に接続されたしきい値が負
の第４のＭＯＳトランジスタと、出力線と書込み制御信
号との実質的な論理積出力信号をゲート入力として第３
の電源と第３および第４のＭＯＳトランジスタの接続中
点間に接続されたしきい値が負の第５のＭＯＳトランジ
スタとを備え、第３および第４のＭＯＳトランジスタの
ゲート電極は前記出力線と接続された書込み回路とを備
えたことを特徴としている。

（作　用） 選択時には昇圧電圧は第３．４．７のトランジスタを通
って、出力線の電位を昇圧電圧まで確実に上昇させる。

この電位の上昇があったときは出力線からのリーク電流
が生じないように出力線に接続された各トランジスタが
非導通となるるようにしている。このため、昇圧電位が
低下することなく出力線の電位は確実に上昇することが
でき、選択時と非選択時の電位差を十分とることができ
る為、動作の安定性が向上して書込みマージンが増大す
る。

（実施例） 第１図は本発明が適用される半導体記憶装置の一例を示
すブロック図であり、第８図と同じ部分には同じ番号を
付してその詳細な説明を省略する。

この例では第８図に設けられていた切換回路Ｉ７および
切換回路■９は設けられておらず、昇圧回路６の出力＜
Ｈ＞は直接データ書込み回路８に与えられ、さらに列デ
コーダ１２および行デコーダ１３にも供給されている。

これは後述するように列デコーダ１２および行デコーダ
１３自身に切換え機能を持たせており必要がないためで
ある。

第３図は第１図の実施例における行デコーダ１３の詳細
な構成を示す回路図であるが、入力される信号が異なる
点を除けば従来のＮチャネル型ＥＦＲＯＭで用いられて
いる行デコーダと同じ構成を有している。この回路はノ
アゲート回路と、バッファ回路と、書き込み回路とから
成っている。

まずノアゲート回路は入力アドレスデータＡＴ「アＡｊ
＊がそれぞれゲートに印加されてソースが共通接続され
た複数のＥタイプトランジスタＴ３０１およびこの共通
接続点にゲート電極と　−ドレインが接続されたＤタイ
プトランジスタＴ３０２よりなっており、バッファ回路
はＥタイプトランジスタＴ３０３とＤタイプの負荷トラ
ンジスタＴ３０４よりなるインバータと、電源ＶＣＣと
ＶＳ２間に直列接続されてその接続中点が出力とされた
二つのＥタイプトランジスタＴ３０５およびＴ３０６と
より成っている。そしてノアゲート回路の出力ノードＮ
３０１はトランジスタＴ３０５のゲートに、インバータ
の出力ノードＮ３０２はトランジスタＴ３０６のゲート
にそれぞれ接続されている。トランジスタＴ３０５とＴ
３Ｏ６の接続中点は行線ＷＬに接続され、この行線ＷＬ
と電源Ｖｌ）ｐとの間に直列接続されたＥタイプトラン
ジスタＴ３Ｏ７とＤタイプトランジスタＴ３Ｏ８よりな
る書き込み回路が設けられており、トランジスタＴ３０
７のゲート電極には昇圧回路の昇圧信号＜Ｈ＞が入力さ
れ、トランジスタＴ３０８のゲート電極は行線ＷＬと接
続されている。

この回路の動作を説明する左、読出しモード時゛　には
書込み制御回路５の出力Ｈは０”レベルとなっているの
で昇圧回路６は非動作状態となっており、その出力＜Ｈ
＞はアース電位とされる。ノアゲートの入力信号がすべ
て′０＃になることにより行選択がなされたときは、ノ
ードＮ３０１は′１″となりトランジスタＴ３０５はオ
ン、インバータの出力ノードＮ３０２は“０”であるこ
とによりトランジスタＴ３０６はオフとなる。トランジ
スタＴ３０７がオフであることから、選択された行線Ｗ
Ｌの電位はく１に源Ｖｃｃ−トランジスタＴ３０５のし
きい値電圧Ｖ　ｔｈ）となり、例えば、電源Ｖｃｃ４５
Ｖ、トランジスタＴ３０５のしきい値電圧−１ｖとすれ
ば、行線ＷＬの電位は４ｖとなる。入力信号の１つ以上
が“１”である非選択状態の場合にはノードＮ３０１が
“０″、ノニドＮ３０２が１”となっているため行線Ｗ
Ｌの電位はトランジスタＴ３０６を通じて低下し、′０
＃レベルとなる。

一方、書込みモード時には書込み制御回路５の出力Ｈは
“１゛レベルとならているので昇圧回路６は動作状態と
なっており、その出力＜Ｈ＞は書込み電源電圧Ｖｐｐよ
りも高い昇圧電位となる。したがってノアゲートの入力
信号がすべて“０”で行選択されたときはトランジスタ
Ｔ３０７およびＴ３Ｏ８がいずれもオンになることによ
り行線ＷＬの電位は４ｖ以上に充電される。行線ＷＬの
電位が上昇するとトランジスタＴ３０５は非導通状態と
なるが、昇圧電位が電源Ｖｐｐの電位よりもトランジス
タＴ３０７のしきい部分だけ高く設定されている場合に
は行線ＷＬには電源Ｖｌ）ｐの電位がそのまま出力され
る二とになる。なお、非選択状態においてはトランジス
タＴ３０７がオンとなっていてもトランジスタＴ３０８
の導通抵抗が大きいために、非選択の行線ＷＬはトラン
ジスタＴ３０６が存在することにより上昇することはな
く　“０”レベルとなる。

第２図は本発明にかかる半導体装置における列デコーダ
１２の詳細構成を示す回路図であり、本発明の特徴部分
を含むものである。

同図によれば、第３図における構成とノアゲート回路お
よびバッファ回路の構成はノアゲート回　′路の入力デ
ータが異なる以外は全く同じであり、添字は下２桁の数
字が同じものが対応した構成となっているのでその説明
は省略する。しかし、書込み回路の構成は異なっている
。

この書込み回路はバッファ回路の出力線であるＣＯＬと
昇圧回路６の出力＜Ｈ＞との間に直列接続された３つの
ＤタイプトランジスタＴ２Ｏ７゜Ｔ２Ｏ８，Ｔ２Ｏ９が
設けられており、トランジスタＴ２Ｏ７のゲートには例
えば１５Ｖの昇圧電圧＜Ｈ＞が供給され、トランジスタ
Ｔ２Ｏ８およびトランジスタＴ２Ｏ９のゲートは出力線
ＣＯＬと接続されている。そしてトランジスタＴ２Ｏ８
とＴ２Ｏ９の接続中点Ｎ２Ｏ４と電源電圧Ｖｃｅ間にＤ
タイプトランジスタＴ２１０が接続されている。また、
ＴｓＲ電圧Ｖｓｓと電源電圧ＶＣＣとの間にナントゲー
ト回路を構成する直列接続された負荷用Ｄタイプトラン
ジスタＴ２１１並びにＥタイプトランジスタＴ２１２お
よびＴ２１３が設けられ、ナントゲートの出力点である
トランジスタＴ２１１とトランジスタＴ２１２との接続
中点Ｎ２Ｏ３はトランジスタＴ２１０のゲートおよび負
荷用トランジスタＴ２１１のゲートに接続されている。

また、トランジスタＴ２１２のゲートは出力線ＣＯＬに
接続されている。

次にこの回路の動作を説明する。

まず、読出しモード時において、ノアゲート回路を構成
する複数のＥタイプトランジスタＴ２Ｏ１の入力信号が
すべて“０゛となって列選択がなされたときは、ノアゲ
ートの出力ノードＮ２０１は′１”となり、トランジス
タＴ２Ｏ５はオン、トランジスタＴ２Ｏ６はオフとなり
いるためＣＯＬの電位は第３図の場合（Ｖｃｃ−Ｖｔｈ
）となるが、例えば４ｖ程度である。書込み制御信号Ｈ
は“０ｍレベルとなっており、ノードＮ２Ｏ３は′１“
レベルとなっていることから、ノードＮ２Ｏ４および出
力線ＣＯＬをトランジスタ７２１８．Ｔ２Ｏ９を介し電
源ＶｃｃのＬｚベベルで充電する。このＶｃｃはトラン
ジスタＴ２Ｏ８およびトランジスタＴ２Ｏ７を通ってア
ース電位となっている＜Ｈ＞へ流れるおそれがあるが、
トランジスタＴ２Ｏ７の導通抵抗を十分大きくすれば列
デコーダ１個あたり数μＡに押さえることは可能である
。

すなわち、トランジスタＴ２Ｏ７のゲートを＜Ｈ＞側に
接続してるため、ゲートがアースレベルになり、小さな
トランジスタサイズで、大きな導通抵抗が得られという
利点がある。但し、このことから分るように、トランジ
スタＴ２Ｏ７がなくてもトランジスタＴ２Ｏ８の導通抵
抗を大きく設定しておけば、トランジスタＴ２Ｏ８を通
って＜Ｈ＞へ流れる電流を小さく出来るが、ＣＯＬが選
択状態で“１”レベルの時はＴ２Ｏ８のゲートも“１＃
レベル、すなわちＶｅｃのため、この時電流を小さ（す
るにはトランジスタＴ２Ｏ８の例えばチャネル長を長く
して電流を抑える必要があることからトランジスタと形
成面積が大きくなってしまう。

ノアゲートの入力信号のいずれかが′１”である非選択
状態の場合にはトランジスタＴ２Ｏ５がオフ、トランジ
スタＴ２Ｏ６がオンとなっているため、列線ＣＯＬの電
位はトランジスタＴ２Ｏ６を通って低下するが、その低
下の程度はトランジスタＴ２Ｏ６，Ｔ２Ｏ９，Ｔ２１０
の３つの直列抵抗の比により決定される。例えば、ノー
ドＮ２Ｏ４がほぼｖ　ａｃ、出力線ＣＯＬがほぼアース
電位になるようにトランジスタＴ２Ｏ９の導通抵抗をト
ランジスタＴ２Ｏ７の導通抵抗と同様に大きく設定すれ
ばトランジスタＴ２Ｏ６を通って流れる電流はきわめて
小さな値となり、定常電流は前述したトランジスタＴ２
Ｏ７を通って流れる電流と合計しても１０数μＡ程度で
済むようになる。

次に書込みモード時においては、書込み制御回路５の出
力信号Ｈは“ｌ”となっている。選択時ニハノードＮ　
２０１　ハ″１’、／−ドＮ　２０２　ハ“０“となっ
ているから、トランジスタＴ２Ｏ５により出力線ＣＯＬ
は前述したように（Ｖｃｃ−Ｖｔｈ）まで充電される。

そしてＣＯＬが“１”レベルと認められる４Ｖ程度まで
充電されるとトランジスタＴ２１２がオンとなってナン
トゲートの出力点Ｎ２Ｏ３は“０”レベルとなるので、
しきい値電圧が一２Ｖ程度であるトランジスタＴ２１０
はオフとなる。したがってノードＮ２Ｏ４，Ｎ２Ｏ５，
出力線ＣＯＬはトランジスタＴ２Ｏ７，Ｔ２Ｏ８，Ｔ２
Ｏ９を介して充電され昇圧電位となっている＜Ｈ＞の電
位まで充電される。このとき、トランジスタＴ２Ｏ６お
よびＴ２１０はいずれもオフとなっており、トランジス
タＴ２Ｏ５ではＶＣＣとＣＯＬの電位との関係上非導通
となっているため、＜Ｈ＞から、アースへ流れる定常電
流は存在しない。

この場合もトランジスタＴ２Ｏ７は特に必要ないが、ト
ランジスタＴ２Ｏ７のゲートは＜Ｈ＞に接続されている
、すなわち高電位側に接続されているため導通抵抗は小
さく、充電を妨げることはない。

このようにトランジスタＴ２Ｏ７を設はゲートを＜Ｈ＞
側に接続するようにすれば、読み出し時にはＶＣＣから
＜Ｈ＞への流出電流を小さくでき、またトランジスタＴ
２Ｏ７のサイズは大きくなくてもよい占いう利点があり
、＜Ｈ＞の昇圧時には、出力ＣＯＬへの昇圧電圧の充電
の妨げにはならない。

一方、非選択時にはノードＮ２０１は“０”、ノードＮ
２Ｏ２は１′となっているから、トランジスタＴ２Ｏ５
はオフ、トランジスタＴ２Ｏ６はオンとなるが、前述し
たようにトランジスタＴ２Ｏ９の導通抵抗を大きくとっ
であるために、列線ＣＯＬのレベルは低下してほぼアー
ス電位となる。これによりナンドが成立しなくなるため
、ノードＮ２Ｏ３は“１″レベルとなってトランジスタ
Ｔ２１０をオンさせるので、ノードＮ２Ｏ４は電源ｖＣ
Ｃにより充電されてほぼＶｃｃの電位となる。しかし、
列線ＣＯＬの電位はアース電位となっているためトラン
ジスタＴ２Ｏ８に着目するとドレイン（Ｎ２０５）　は
＜Ｈ＞　　（１５Ｖ）　、ソース（Ｎ２０４）はＶｃｃ
（５Ｖ）であり、ゲート電圧がＤタイプトランジスタの
しきい値電圧以下となるためオフとなり、〈Ｈ〉から定
常電流が消れることはない。またトランジスタＴ２Ｏ９
は導通抵抗を大きくとっであるために電源ＶｅｃからＴ
２Ｏ６を介してアースへ流れる電流はμＡに押えられる
。

以上のように、読出し時に選択された列デコーダ回路の
出力電位はバッファ回路のトランジスタのしきい値電圧
分の低下を招くことなく電源Ｖｃｃとなり、書込み時に
選択された列デコーダ回路の出力電位は昇圧電位となり
、また非選択時の列デコーダ回路の出力電位は読出し時
および書込み時のいずれもほぼアース電位となって書込
み時、メモリセルへの書込みマージンが拡大される。

また、昇圧電位が現われている＜Ｈ＞信号から°アース
に流れる定常電流は存在せず、電圧低下が生じないため
、昇圧能力の小さい昇圧回路を使用することが可能とな
って微細化、低消費電力化に寄与することができる。

なお、トランジスタＴ２１２にはノードＮ２０１を接続
するようにしてもよい。すなわち、トランジスタＴ２１
０のゲート人力は、読み出し時“１”レベルになり、書
込み時、出力線ＣＯＬが選択された時に“０”レベルに
なるような信号であればよい。このため第２図の実施例
では、書込み制御信号Ｈと出力線ＣＯＬのＮＡＮＤ出力
をトランジスタＴ２１０に入力している。しかし、上記
のように書込み時、出力線ＣＯＬが選択された時″０＃
レベル、その他の時は“１“レベルの信号であればどの
ような方法で作ってもよい。言い換えると出力線ＣＯＬ
と、書込み制御信号Ｈとの実質的な論理積になっていれ
ばよいのである。

第４図は第１図に示した実施例のうちのデータ書込み回
路の詳細を示す回路図である。

同図における構成は第２図と類似し、参照番号として２
００を加えたものが対応しており、ノアゲート回路部分
を除き第２図の構成と全く同じであるので、同一部分に
ついての説明は省略する。

第２図と異なる点は第４図におけるノアゲートは２つの
Ｅタイプの入力トランジスタＴ４０１ａおよびＴ４０１
ｂを有しており、トランジスタＴ４０１ａのゲート電極
には入力データが、トランジスタ７４０１ｂのゲート電
極には書込み制御信号Ｈの反転信号である「がそれぞれ
入力されており、書込み回路の出力線はＤＩＮとなって
いる点である。

この回路の動作を説明すると、読出しモード時には■が
“１”レベルであることからノアゲート回路の出力は“
０“となり、第２図における読出しモードで非選択の場
合と同様に出力ＤＩＮは“０”レベルとなる。また、書
込みモード時にはＨが“０ｍレベルとなり、人力データ
が“０＃であればノアゲート回路の出力は“１”となっ
て第２図における書込みモードで選択の場合と同様に出
力ＤＩＮには昇圧電位が出力される。そして書込みモー
ド時において、入力データが“１”であればノアゲート
回路の出力は“０”となって第２図における書込みモー
ドで非選択の場合と同様に出力ＤＩＮは″０″レベルと
なる。

このような動作が行われる結果、このデータ書込み回路
においては、書込みモード時にメモリーセルに“０”デ
ータを書込む場合、負荷トランジスターのゲート電位は
昇圧電位となり、書き込みマージン拡大を図ることがで
きる。このときさらに信号＜Ｈ＞からアースへ定常電流
が流れることはなく、低消費電力化を図ることができる
。

第５図は本発明の他の実施例にかかる列デコーダの構成
を示す回路図である。この実施例によれば第２図とほぼ
同様の構成を有しているため、対応部分には同じ参照番
号を付してその詳細な説明は省略する。

この実施例においてはバッファ回路の出力ノードＮ２０
６と書込み回路の入力ノードＮ２０７との間にゲート電
極に書込み制御信号の反転信号Ｈが入力されたＤタイプ
トランジスタＴ２１４のドレイン、ソースが接続された
構成となっている。

この回路では読出し時には■は１′であるのでＤタイプ
トランジスタＴ２１４はオンとなって導通抵抗が非常に
小さくなっており、読出し速度に影響を与えることはな
く第２図における読出しモードにおけるのと同様の動作
を行う。

一方、書込み動作時においてはＨは“０“となっており
、選択された列デコーダではノードＮ２０６はトランジ
スタＴ２Ｏ５を介しているので、トランジスタＴ２１４
はオフとなって、出力線ＣＯＬは第２図において述べた
ように書込み回路により充電される。この結果、ノード
Ｎ２０６の電位はトランジスタＴ２Ｏ５で充電される電
位までしか上昇しないため、トランジスタＴ２Ｏ５およ
びＴ２Ｏ６に＜Ｈ＞である１５Ｖ程度の高電圧ストレス
がかかることを防止することができる。

ここで、トランジスタＴ２Ｏ７はＥタイプでもよく、こ
の場合＜Ｈ＞の電位はＥタイプにしたトランジスタＴ２
Ｏ７のしきい値電圧分、さらに昇圧すればよい。このよ
うにすれば読出し時、トランジスタＴ２Ｏ７を介し、Ｇ
ＮＤ電位にされる＜Ｈ＞への電流の流出はない。

第６図はブートストラップを用いた第９図の従来例にお
いて、本発明の書込み回路を用いた、他の実施例を示す
回路図であって、ノードＮ２０１とＮ２Ｏ３との間にト
ランジスタＴ２１５を接続し、ノードＮ２Ｏ３とＮ２０
６との間にコンデーンサＣを接続し、ノードＮ２０６と
ノードＮ２０７との間にトランジスタＴ２１４を接続し
たものである。

この実施例では第２図および第５図において説明したよ
うに、選択された列デコーダにおいてノードＮ２０６お
よび出力線ＣＯＬの電位は読出し時にはトランジスタ２
０９、トランジスタＴ２１０およびトランジスタＴ２１
４を介して電源電位に保持される。このように、書込み
回路は、読み出し時、第９図に示すプルアップ用のトラ
ンジスタＴ１０８と同様な働きを行ない、本発明では特
にプルアップ用トランジスタを必要としない。

書込み時にはトランジスタＴ２１４はオフとなっている
のでトランジスタＴ２Ｏ５およびトランジスタＴ２Ｏ６
に対する高電圧ストレスを防止する。

以上の各実施例ではトランジスタＴ２Ｏ５はＥタイプの
ものであったが、しきい値がＯＶ近傍のものを用いるこ
とができる。

また、実施例では主に列デコーダについて述べたが、こ
れに加えてデータ書込み回路や行デコーダにも列デコー
ダと同様の書込み回路を適用することができる。

〔発明の効果〕

以上のように本発明によれば、列デコーダおよびデータ
書込み回路の出力線に昇圧電圧を出力するためにＤタイ
プトランジスタの直列接続を用い、出力線の電圧をフィ
ードバックすることによって選択時の確実な電圧上昇お
よび非選択時の確実な引下げを図っているので、安価な
ＮチャネルＭＯＳトランジスタによる構成でも消費電力
を少なくし、電圧マージンが大きくとれ、書き込みマー
ジンを向上できる。

【図面の簡単な説明】

第１図は本発明にかかる半導体記憶装置の構成を示すブ
ロック図、第２図はその列デコーダの一実施例の構成を
示す回路図、第３図は第１図の装置で用いる行デコーダ
の一例を示す回路図、第４図は第１図におけるデータ書
込み回路の一例を示す回路図、第５図および第６図はそ
れぞれ列デコーダの他の実施例を示す回路図、第７図は
従来のＣＭＯ８構成の半導体記憶装置の構成を示すブロ
ック図、第８図は第７図におけるデータ書き込み回路、
列デコーダ、行デコーダの概略構成を示す回路図、第９
図は従来のＮＭＯＳ構成の列デコーダの例を示す回路図
である。 １・・・メモリセル、２．１２・・・列デコーダ、３．
１３・・・行デコーダ、４・・・アドレスバッファ回路
、５・・・書込み制御回路、６・・・昇圧回路、８・・
・データ書込み回路、１０・・・センスアンプ、１１出
力回路、ＢＬ・・・列線、ＣＯＬ・・・列デコーダ出力
線、ＷＬ・・・行線。 出願人代理人　　佐　　藤　　−雄 胃 に 第８図

Claims (1)

1. 【特許請求の範囲】 １、一端が第１の電源に接続されると共に他端が列線に
   接続されたマトリクス状に配置された複数の不揮発性メ
   モリセルと、この不揮発性メモリセルのうち同一行にあ
   るもののゲート電極を共通接続する行線と、前記列線に
   第２の電源を接続する書込み負荷トランジスタおよびこ
   れと前記列線間に列ごとに設けられた列線選択トランジ
   スタと、アドレス入力信号にもとづいて列選択信号およ
   び行選択信号を出力するアドレスバッファ回路と、前記
   列選択信号にもとづいて前記列線選択トランジスタを選
   択的に導通させる列デコーダと、前記行選択信号にもと
   づいて前記行線を選択する行デコーダと、書込み制御信
   号にもとづいて前記第２の電源電圧よりも高い昇圧電圧
   を出力する昇圧回路と、前記書込み制御信号にもとづい
   て前記書込み負荷トランジスタを駆動するデータ書込み
   回路とを備えた半導体記憶装置において、 前記列デコーダおよび／またはデータ書込み回路は、前
   記第１および第３の電源間に直列接続され、選択および
   非選択に応じていずれかが導通し、接続中点が出力線に
   接続された第１および第２のＭＯＳトランジスタよりな
   るバッファ回路と、前記昇圧回路の出力に一端が接続さ
   れたしきい値電圧が負の第３のＭＯＳトランジスタと、
   この第３のトランジスタの他端と前記出力線間に接続さ
   れたしきい値が負の第４のＭＯＳトランジスタと、前記
   出力線と前記書込み制御信号との実質的な論理積出力信
   号をゲート入力として第３の電源と前記第３および第４
   のＭＯＳトランジスタの接続中点間に接続されたしきい
   値が負の第５のＭＯＳトランジスタとを備え、前記第３
   および第４のＭＯＳトランジスタのゲート電極は前記出
   力線と接続された書込み回路とを備えたことを特徴とす
   る不揮発性半導体記憶装置。 ２、前記第１および第２のＭＯＳトランジスタの接続中
   点と前記第４のＭＯＳトランジスタとの間にしきい値が
   負の第６のトランジスタが接続されてなる特許請求の範
   囲第１項記載の不揮発性半導体記憶装置。 ３、前記昇圧回路の出力と前記第３のＭＯＳトランジス
   タ間に挿入され、ゲートが前記昇圧回路の出力と接続さ
   れた第７のＭＯＳトランジスタを備えたことを特徴とす
   る特許請求の範囲第１項または第２項記載の不揮発性半
   導体記憶装置。 ４、一端に前記第３の電源が接続された前記第１のＭＯ
   Ｓトランジスタのゲートと前記第１および第２のＭＯＳ
   トランジスタの接続中点間に容量が結合されたことを特
   徴とする特許請求の範囲第１項ないし第２項のいずれか
   に記載の不揮発性半導体記憶装置。 ５、ＭＯＳトランジスタがＮチャネル型であることを特
   徴とする特許請求の範囲第１項ないし第４項のいずれか
   に記載の不揮発性半導体記憶装置。