TW202209334A - 具有強化存取暨回復架構之動態隨機存取記憶體 - Google Patents

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Abstract

動態隨機存取記憶體包含一動態隨機存取記憶體單元和一字元線。而動態隨機存取記憶體單元則包含一存取電晶體和一儲存電容，該字元線耦接於該存取電晶體的閘極。在該字元線被選擇以開啟該存取電晶體以及字元線不被選擇以關閉該存取電晶體之間，一第一電壓或一第二電壓被儲存在該動態隨機存取記憶體單元。該第一電壓高於應用在該動態隨機存取記憶體中的高電位信號的電壓，而第二電壓低於應用在該動態隨機存取記憶體中低電位信號的電壓。

Description

具有強化存取暨回復架構之動態隨機存取記憶體
本發明是有關於一種動態隨機存取記憶體，尤指一種具有強化存取暨回復架構的動態隨機存取記憶體。
現有技術中，最廣泛使用的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)單元(cell)包含一存取電晶體和一儲存電容，其中存取電晶體的源極連接儲存電容，而存取電晶體的漏極則連接一位元線。位元線耦接第一級感測放大器，而第一級感測放大器從動態隨機存取記憶體單元所讀出(READ out)的信號通過列開關(column switches)後，再傳送至一第二級感測放大器，其中第二級感測放大器連接輸入/輸出線(也就是資料線)。DRAM在寫入操作(WRITE operation)期間，由輸入/輸出緩衝器所驅動的信號會被穩定在資料線，而輸入/輸出緩衝器驅動的信號會進一步通過第一級感測放大器後，再過存取電晶體寫入至儲存電容。存取電晶體進行激活模式(active mode，也就是對應述存取電晶體已開啟穩定)後，存取電晶體可進行儲存電容的讀取操作(READ operation)或儲存電容的寫入操作(WRITE operation)。而在存取電晶體的非激活模式(inactive mode，也就是該存取電晶體已開啟關閉)下，存取電晶體則可避免儲存電容所儲存的資料遺失。
在現有技術中，存取電晶體被設計具有一高的閾值電壓，盡量將通過存取電晶體的漏電流最小化，但隨之而來的缺點是當存取電晶體開啟時，存取電晶體的性能降低。因此，連接存取電晶體的閘極的字元線必須被升壓或連接至一高的電壓VPP(通常來自一字元線驅動電路)以允許存取電晶體具有高驅動能力而將信號寫入至該儲存電容，其中電壓VPP是通過該字元線驅動電路載入至字元線或存取電晶體的閘極。因為電壓VPP是施加在存取電晶體的高壓，所以存取電晶體的閘極的電介質材料(例如，一氧化層或一高電介常數材料)必須比應用至動態隨機存取記憶體的其他週邊電路(例如命令解碼器，位址解碼器和其他輸入/輸出電路等)的閘極的電介質材料還要厚。因此，存取電晶體的設計面臨不是只能維持高性能、就是只能維持高可靠性的挑戰，且須在存取電晶體的可靠性和性能之間進行了艱難的權衡取捨。然而在現有技術中，存取電晶體的設計更專注于達成存取電晶體的高可靠性，卻同時必須犧牲存取電晶體的性能。
關於前述既有的存取電晶體設計，存取電晶體必須具有高閾值電壓以降低存取電晶體的漏電流(其中降低存取電晶體的漏電流有助於延長儲存電容中所儲存的電荷的保留時間)，具有厚的閘極電介質材料則可承受高的字元線電壓(例如電壓VPP)，以及犧牲該存取電晶體的性能。因此，通過存取電晶體對儲存電容寫入一高電位信號(也就是信號“ONE”，其中信號“ONE”通常對應如圖1A所示的電壓VCCSA)將會花較長的時間達到或無法完全達到信號“ONE”所對應的電壓VCCSA。也就是說，將信號“ONE”所對應的電壓VCCSA完全寫入至該儲存電容所耗費的寫入時間(WRITE time)將較長。
另外，請再參照圖1A，其中圖1A是說明動態隨機存取記憶體單元最常用的設計的示意圖，其中動態隨機存取記憶體單元包含存取電晶體11和儲存電容12。存取電晶體11的閘極耦接於字元線WL，感測放大器20通過位元線BL耦接於存取電晶體11，其中感測放大器20可由P型金氧半電晶體P1、P2和N型金氧半電晶體N1、N2所組成，且P型金氧半電晶體P1、P2和N型金氧半電晶體N1、PN2的耦接關係可參照圖1A，在此不再贅述。動態隨機存取記憶體單元在寫入操作(WRITE operation)期間利用存取電晶體11做為一開關以控制電荷通過位元線BL儲存至儲存電容12，或是在讀取操作(READ operation)期間傳送儲存電容12所儲存的電荷至位元線BL，其中多個動態隨機存取記憶體單元分別連接位元線BL。例如，感測放大器20在讀出操作期間通過放大動態隨機存取記憶體單元傳送至位元線BL的信號以閂鎖信號“ONE”(其中信號“ONE”可例如為1.2V，信號“ONE”通常為感測放大器20所提供的電壓VCCSA)或信號“ZERO”(其中信號“ZERO” 可例如為0V，信號“ZERO”通常為感測放大器20所提供的電壓VSS)，或者在寫入操作期間，儲送信號“ONE”或信號“ZERO”至感測放大器20，以儲存正確的信號至動態隨機存取記憶體單元的儲存電容12。
請參照圖1B，圖1B是說明動態隨機存取記憶體單元在存取(讀取或寫入)操作期間的相關信號的波形的示意圖。例如，動態隨機存取記憶體單元在25nm製程的設計下，通常具有下列與動態隨機存取記憶體單元陣列的相關參數∶位元線BL上的信號“ONE”的電壓為1.2V，字元線WL上的開啟電壓為2.7V(也就是電壓VPP為2.7V)以及字元線WL上的等待(standby)電壓約為-0.3V，該閾值電壓介於0.7V和0.9V之間，存取電晶體11的閘極的電介質材料必須承受2.7V的電壓強度，其中在老化應力(burn-in stress)的條件下，存取電晶體11的閘極的電介質材料更必須承受3.4V的電壓強度以維持可接受的可靠性裕度(reliability margin)，以及必須採用厚的存取電晶體11的閘極的電介質材料，其中厚的存取電晶體11的閘極的電介質材料會犧牲存取電晶體11的性能。
如圖1B所示，儲存電容12在一開始是處於一等待模式(standby made)或非激活模式(也就是說此時存取電晶體11完全關閉)，且字元線WL上的電壓為-0.3V(等待電壓)。位元線BL和互補位元線BLB上的電壓被等化(equalized)在電壓VCCSA的一半(即0.6V)。當儲存電容12要進入激活模式(也就是存取電晶體11以完全開啟)時，字元線WL上的電壓先從該等待電壓(-0.3V)被提升至電壓VPP(例如2.7V)，其中電壓VPP大於電壓VCCSA(1.2V)和存取電晶體11的閾值電壓VT(可為0.7V或0.8V)的總和，以在存取電晶體11的閘源極電壓(例如2.7V - 1.2V - 0.8V = 0.7V)上提供足夠大的驅動力。另外，因為存取電晶體11開啟，所以位元線BL可耦接儲存電容12。如圖1B所示，在存取(讀出或寫入)操作期間，字元線WL上的電壓持續維持在電壓VPP，且在存取操作期間之後是伴隨著一回復階段(RESTORE phase)，或者是預充電階段(precharge phase)。在回復階段，感測放大器20將根據儲存電容12所儲存的信號“ONE”或信號“ZERO”對儲存電容12再充電。經過回復階段，字元線WL上的電壓將從電壓VPP下拉至該等待電壓(-0.3V)，導致存取電晶體11再次處於該非激活模式。
綜上所述，電壓VPP所造成的高壓應力將使得存取電晶體11的閘極被設計成具有較厚的電介質材料，其中存取電晶體11的閘極的電介質材料比應用在動態隨機存取記憶體單元的週邊電路中的電晶體的閘極的電介質材料還要厚，然而存取電晶體11的閘極所具有較厚的電介質材料將降低存取電晶體11的性能(例如存取電晶體11的短通道效應更嚴重，存取電晶體11的開啟/關閉電流的比值更小，以及衡量存取電晶體11的開啟/關閉的回應能力的擺幅斜率(swing slope)變差等)。另外，雖然閾值電壓是比應用在動態隨機存取記憶體單元的週邊電路中的電晶體的閾值電壓還要高，但在等待模式或非激活模式期間，通過存取電晶體11的漏電流仍然很大到可降低儲存電容12中用於感測所需的儲存電荷。尤其是在12nm或7nm的鰭式場效電晶體（fin field-effect transistor, FinFET）製程技術中，當電壓VCCSA較低(例如0.6~0.8V)時，存取電晶體11在該等待模式或該非激活模式期間的漏電流會變得更嚴重。
本發明的第一實施例揭露一種動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)。該動態隨機存取記憶體包含第一維持電壓源，其中第一維持電壓源用於產生一第一電壓，且該第一電壓高於應用在動態隨機存取記憶體中一高電位信號或ONE信號的電壓。而動態隨機存取記憶體進一步包含一動態隨機存取記憶體單元，其中動態隨機存取記憶體單元包含一存取電晶體和一儲存電容，且該第一電壓是於存取電晶體關閉之前被儲存在動態隨機存取記憶體單元。
在該第一實施例中，該動態隨機存取記憶體另包含一字元線，其中該字元線耦接於該存取電晶體的閘極，該字元線於一第一時間區間與一第二時間區間被選擇開啟該存取電晶體，該第二時間區間位於該第一時間區間之後，以及在該第二時間區間中該第一電壓被儲存在該動態隨機存取記憶體單元。該動態隨機存取記憶體單元在該第一時間區間是可被存取的。該動態隨機存取記憶體另包含一感測放大器，其中該感測放大器通過一位元線電連接該動態隨機存取記憶體單元，該第一維持電壓源在該第二時間區間連接於該感測放大器，以及該第一電壓通過該感測放大器和該位元線提供給該動態隨機存取記憶體單元。另外，該動態隨機存取記憶體另包含一電壓源，其中該電壓源在該第一時間區間連接於該感測放大器，在該第二時間區間與該感測放大器斷開，以及該電壓源所提供的供電電壓等於該高電位信號的電壓。
本發明的第二實施例公開一種動態隨機存取記憶體。該動態隨機存取記憶體包含一動態隨機存取記憶體單元和一感測放大器，其中該感測放大器通過一位元線電連接該動態隨機存取記憶體單元。該動態隨機存取記憶體單元包含一存取電晶體和一電容。一第一維持電壓源及/或一第二維持電壓源選擇性地耦接於該感測放大器，其中該第一維持電壓源產生一第一電壓，其中該第一維持電壓源產生一第一電壓以及該第二維持電壓源產生一第二電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓，以及該第二電壓低於應用在該動態隨機存取記憶體中一低電位信號的電壓。
在該第二實施例中，該第一電壓或該第二電壓於該存取電晶體關閉之前被儲存在該動態隨機存取記憶體單元。該動態隨機存取記憶體另包含一字元線，其中該字元線耦接於該存取電晶體的閘極，該字元線於一第一時間區間與一第二時間區間被選擇以開啟該存取電晶體，該第二時間區間位於該第一時間區間之後，該第一電壓或該第二電壓在該第二時間區間內被儲存在該動態隨機存取記憶體單元，以及該動態隨機存取記憶體單元在該第一時間區間是可被存取的。另外，該第二維持電壓源在該第二時間區間連接於該感測放大器，以及該第二電壓通過該感測放大器和該位元線提供給該動態隨機存取記憶體單元。另外，動態隨機存取記憶體另包含一電壓源，其中該電壓源在該第一時間區間連接於該感測放大器，在該第二時間區間與該感測放大器斷開，以及該電壓源所提供的供電電壓等於該低電位信號的電壓。
本發明的第三實施例公開一種動態隨機存取記憶體。該動態隨機存取記憶體包含一動態隨機存取記憶體單元和一字元線。該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容，該字元線耦接於該存取電晶體的閘極。在該字元線被選擇以開啟該存取電晶體以及該字元線不被選擇以關閉該存取電晶體之間，一第一電壓或一第二電壓被儲存在該動態隨機存取記憶體單元，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓，以及該第二電壓低於應用在該動態隨機存取記憶體中一低電位信號的電壓。另外，該動態隨機存取記憶體另包含一感測放大器，其中該感測放大器電連接該動態隨機存取記憶體單元，以及產生該第一電壓的一第一維持電壓源以及產生該第二電壓的一第二維持電壓源選擇性地耦接於該感測放大器。
本發明的另一實施例公開一種動態隨機存取記憶體。該動態隨機存取記憶體包含一第一動態隨機存取記憶體單元組和一第二動態隨機存取記憶體單元組，其中每一動態隨機存取記憶體單元包含一存取電晶體和一儲存電容。該動態隨機存取記憶體另包含一第一字元線和一第二字元線，其中該第一字元線耦接於該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元的存取電晶體的閘極，以及該第二字元線耦接於該第二動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元的存取電晶體的閘極。在該第一字元線被選擇以開啟該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元的存取電晶體以及該第一字元線不被選擇以關閉該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元的存取電晶體之間，一第一電壓或一第二電壓被儲存在該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元每一動態隨機存取記憶體單元，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓，以及該第二電壓低於應用在該動態隨機存取記憶體中一低電位信號的電壓。
在另一實施例中，該動態隨機存取記憶體另包含一第一感測放大器組和一第二感測放大器組，其中該第一感測放大器組電連接該第一動態隨機存取記憶體單元組，該第二感測放大器組電連接該第二動態隨機存取記憶體單元組，且該第一電壓或該第二電壓通過該第一感測放大器組提供給該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元。另外，當該第一字元線被選擇時，該第二字元線不被選擇以及該第二感測放大器組是耦接於一第一電壓源和一第二電壓源，其中該第一電壓源所提供的電壓等於該高電位信號的電壓，以及該第二電壓源所提供的電壓等於該低電位信號的電壓。
本發明公開一種動態隨機存取記憶體，該動態隨機存取記憶體是在動態隨機存取記憶體單元內的存取電晶體關閉(或耦接於該動態隨機存取記憶體單元的字元線關閉)之前，恢復或儲存高於應用在動態隨機存取記憶體中一高電位信號的第一電壓至該動態隨機存取記憶體單元。同樣地，動態隨機存取記憶體是在該動態隨機存取記憶體單元內的存取電晶體關閉(或耦接於該動態隨機存取記憶體單元的字元線關閉)之前，可恢復或儲存低於應用在該動態隨機存取記憶體中一低電位信號的第二電壓至該動態隨機存取記憶體單元。因此，在該動態隨機存取記憶體單元內的存取電晶體關閉後，即使仍有漏電流通過該動態隨機存取記憶體單元內的存取電晶體，但該動態隨機存取記憶體單元內的儲存電容所儲存的電荷仍可比現有的動態隨機存取記憶體的架構維持更長的一段時間。
本發明揭露一種具有強化存取暨回復架構的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，其中維持電壓源在該動態隨機存取記憶體單元所包含的存取電晶體關閉之前，電連接該動態隨機存取記憶體單元所包含的儲存電容，其中該維持電壓源所提供的電壓是高於DRAM中的高電位信號(即信號“ONE”)電壓值，或小於低電位信號(即信號“ZERO”)電壓值。又於動態隨機存取記憶體進行其他特定操作時(例如進行自動預充電階段(auto-precharge phase)，回復階段(restore phase)，刷新階段(refresh phase)，以及預充電階段)，亦將使動態隨機存取記憶體單元中存取電晶體被開啟，因此，在存取電晶體開啟期間，該維持電壓源將電連接至儲存電容，所以即使在存取電晶體關閉後仍有漏電流通過存取電晶體，但儲存電容所儲存的電荷仍可比現有的動態隨機存取記憶體的架構維持更長的一段時間。
本發明的第一實施例∶
圖2是說明第一實施例的動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關信號的波形的示意圖，其中動態隨機存取記憶體單元可參照圖1A。如圖2所示，該動態隨機存取記憶體在一開始是處於一等待模式(standby mode)或一非激活模式(inactive mode)，且字元線WL被偏壓在一等待電壓(-0.3V)以完全關閉存取電晶體11。在該第一實施例中，電壓VCCSA為1.2V，電壓VSS為0V，信號“ONE”(也就是一高電位信號)為1.2V，以及信號“ZERO”為0V(也就是一低電位信號，且等於地端所具有的電位)。另外，在該第一實施例中，位元線BL和位元線BLB上的電壓被均等在0.6V，也就是說位元線BL和位元線BLB上的電壓介於信號“ONE”(1.2V)和信號“ZERO”(0V)之間。
在一時間T0，字元線WL上的電壓將從等待電壓(-0.3V)提升至電壓VPP(2.7V)以開啟存取電晶體11，其中電壓VPP(2.7V)是遠大於電壓VCCSA(1.2V)和存取電晶體11的閾值電壓VT(0.8V)的總和，也就是說電壓VPP(2.7V)可為開啟的存取電晶體11提供足夠的驅動力以將信號“ONE”或信號“ZERO”傳送到位元線BL和位元線BLB。然後感測放大器20被啟動以放大位元線BL和位元線BLB上的信號直到位元線BL和位元線BLB上的信號被發展到一定大小，其中感測放大器20可為一交叉耦合感測放大器。在時間T1之後一段時間，可執行讀取操作(通過感測放大器20放大位元線BL和位元線BLB上從動態隨機存取記憶體單元所讀出的信號)，或該寫入操作(外界寫入信號“ONE”或信號“ZERO”至感測放大器20以儲存正確的信號至動態隨機存取記憶體單元的儲存電容12)。在存取操作期間中，一電壓源通過開啟一開關14(如圖3A所示)電連接或耦接感測放大器20以耦接於儲存電容12。該電壓源可提供電壓VCCSA(也就是信號“ONE”或供電電壓)，其中圖3A是說明感測放大器20選擇性地耦接於一第一維持電壓源的示意圖。如圖3A所示，在該存取操作期間，通過關閉一開關13使感測放大器20不能接收一第一電壓VCCSA+M1。然而，除了讀取操作和寫入操作，其他動態隨機存取記憶體的操作也可在時間T1後執行，也就是說在時間T1到一時間T2之間，該動態隨機存取記憶體單元可以執行該存取操作，其中時間T1到時間T2之間的時間區間為一第一時間區間。
在時間T2後的該回復階段，電壓VPP持續從字元線WL載入至存取電晶體11的閘極的電介質材料以縮短該回復階段的時間。在回復階段，前述第一維持電壓源電耦接於該動態隨機存取記憶體單元的儲存電容12，其中該第一維持電壓源可提供高於電壓VCCSA(1.2V)或信號“ONE”(1.2V)的第一電壓VCCSA+M1，該第一維持電壓源可通過開啟開關13(如圖3A所示)電連接或耦接感測放大器20以耦接於儲存電容12，且電壓M1為一正電壓以使第一電壓VCCSA+M1高於電壓VCCSA(1.2V)。另外，如圖3A所示，在該回復階段，通過關閉開關14使感測放大器20不能接收電壓VCCSA。另外，在本發明的一實施例中，電壓M1可介於電壓VCCSA(1.2V)的1/3和電壓VCCSA(1.2V)的2/3之間，例如0.6V。另外，在本發明的另一實施例中，電壓M1也可以是0.1V~0.8V之間的任一值，如0.1V, 0.2V, 0.3 V或0.4V等。例如，當儲存電容12最初是儲存信號“ONE”(1.2V)時，在該回復階段，第一電壓VCCSA+M1(1.2V+0.6V)是從該第一維持電壓源通過感測放大器20和位元線BL傳送並儲存至儲存電容12。也就是說如圖2所示，在一時間T3關閉存取電晶體11前(其中當關閉存取電晶體11期間時，字元線WL上的電壓將從電壓VPP逐漸被下拉至字元線WL處於該等待模式的等待電壓)，儲存電容12可由該第一維持電壓源提供第一電壓VCCSA+M1(也就是說在時間T3後完全關閉存取電晶體11前，儲存電容12可儲存第一電壓VCCSA+M1)，其中第一電壓VCCSA+M1高於信號“ONE”(也就是該高電位信號)，時間T2到時間T3之間的時間區間(也就是該回復階段)為一第二時間區間，且該第二時間區間在該第一時間區間後。因此，即使在關閉存取電晶體11後仍有漏電流通過存取電晶體11，但儲存電容12所儲存的電荷仍可比該現有的動態隨機存取記憶體的架構維持更長的一段時間。在本發明的一實施例中，在關閉存取電晶體11後或在該回復階段後，該第一維持電壓源可斷開感測放大器20。另外，在關閉存取電晶體11後或在該回復階段後，位元線BL和位元線BLB可耦接於用以提供一電壓Vbl的一位元線電壓源，所以位元線BL和位元線BLB上的電壓可在關閉存取電晶體11後或在該回復階段後被重置於電壓Vbl(如圖2所示)。
進一步，在本發明的另一實施例中，述回復階段中，另一個第二維持電壓源被耦接於該動態隨機存取記憶體單元的儲存電容12。該第二維持電壓源可通過開啟一開關23提供低於電壓VSS(0V)或信號“ZERO”(0V)的一第二電壓VSS-M2至感測放大器20(如圖3B所示)，其中圖3B是說明感測放大器20選擇性地耦接於該第二維持電壓源的示意圖，電壓M2為一正電壓，且在該存取操作期間，另一電壓源已先通過開啟一開關24(如圖3B所示)電連接或耦接感測放大器20以耦接於儲存電容12。該另一電壓源可提供電壓VSS(也就是信號“ZERO”或另一供電電壓)。在本發明的一實施例中，電壓M2可介於0.4V和0.8V之間，例如0.6V。另外，在本發明的另一實施例中，電壓M2也可以是0.1V~0.8V之間的任一值，如0.1V, 0.2V, 0.3 V或0.4V等。另外，當第二維持電壓源在回復階段耦接於感測放大器20時，開關24關閉以使感測放大器20不能接收電壓VSS。當儲存電容12最初是儲存信號“ZERO”時，在該回復階段，第二電壓VSS-M2(-0.6V)是從該第二維持電壓源通過感測放大器20和位元線BL傳送並儲存至儲存電容12。也就是說如圖2所示，在時間T3後完全關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP逐漸被下拉至字元線WL處於該等待模式的等待電壓)，儲存電容12可由第二維持電壓源提供第二電壓VSS-M2(也就是說在時間T3關閉存取電晶體11前，儲存電容12是儲存第二電壓VSS-M2)，其中第二電壓VSS-M2低於信號“ZERO”(也就是該低電位信號)。在本發明的一實施例中，在關閉存取電晶體11後或在該回復階段後，第二維持電壓源可斷開感測放大器20。
另外，在本發明的另一實施例中，在回復階段，第一維持電壓源和該第二維持電壓源都耦接於該動態隨機存取記憶體單元的儲存電容12。因此，在字元線WL上的電壓從電壓VPP被下拉至字元線WL處於該等待模式的等待電壓之前，當儲存電容12最初是儲存信號“ONE”時，第一電壓VCCSA+M1(1.2V+0.6V)是從該第一維持電壓源通過感測放大器20傳送並儲存至儲存電容12；或當儲存電容12最初是儲存信號“ZERO”時，第二電壓VSS-M2(-0.6V)是從該第二維持電壓源通過感測放大器20傳送並儲存至儲存電容12。
本發明的第二實施例∶
為了減少漏電流以保持儲存電容12所儲存的電荷不會通過存取電晶體11被洩漏出，通常存取電晶體11被設計成具有非常高的閾值電壓。當電壓VCCSA降至0.6V時，在該動態隨機存取記憶體的設計中，7奈米或5奈米工藝的Tri-gate電晶體或鰭式場效電晶體將被應用至該動態隨機存取記憶體單元的週邊電路，其中應用至該週邊電路的電晶體的閾值電壓將會對應地縮小，例如應用至該週邊電路的電晶體的閾值電壓被降至0.3V。然而在本發明的第二實施例中，存取電晶體11的閾值電壓可根據上述減少漏電流的概念被有意地提高至0.5V-0.6V。因此，從儲存電容12流出的漏電流可被大幅地減少至少3~4個數量級(如果用於衡量漏電流的S因數為68mV/數量級(decade)且存取電晶體11的閾值電壓被提高至0.6V，則從儲存電容12流出的漏電流將比應用至該週邊電路的Tri-gate電晶體的漏電流低4個數量級；如果存取電晶體11的閾值電壓提高至0.5V，則從儲存電容12流出的漏電流將比應用至該週邊電路的Tri-gate電晶體的漏電流降低2~3個數量級)。因此，在本發明的第二實施例中，存取電晶體11的閾值電壓將被提高到接近電壓VCCSA或至少超過0.6V的80%。另外，在本發明的第二實施例中，存取電晶體11(例如鰭式場效電晶體或Tri-gate電晶體)的閘極的電介質材料的厚度仍然和應用至該週邊電路的電晶體的閘極的電介質材料的厚度相同或幾乎相同，所以存取電晶體11使用Tri-gate結構的高性能的優點仍可被維持住。
圖4是說明該第二實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關信號的波形的示意圖，其中在第二實施例中，信號“ONE”為0.6V以及信號“ZERO”為0V(也就是該地端所具有的電位)。在回復階段，一第一維持電壓源耦接於該動態隨機存取記憶體單元的儲存電容12。該第一維持電壓源可提供高於電壓VCCSA(0.6V)或信號“ONE”(0.6V)的一第一電壓VCCSA+K，其中該第一維持電壓源可通過電連接或耦接感測放大器20以耦接儲存電容12，且電壓K為一正電壓 。在本發明的一實施例中，電壓K可介於電壓VCCSA(0.6V)的1/3和電壓VCCSA(0.6V)的2/3之間，例如0.3V或0.4V。另外，在本發明的另一實施例中，電壓K也可以是0.05V~0.4V之間的任一值，如0.05V, 0.1V, 0.2V, 0.3 V或0.4V等。因此，當儲存電容12最初是儲存信號“ONE”(0.6V)時，在該回復階段，第一電壓VCCSA+K(0.6V+0.4V)是提供給儲存電容12。也就是說如圖4所示，在時間T3後完全關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該等待模式的等待電壓)，儲存電容12可由第一維持電油壓源提供第一電壓VCCSA+K，其中第一電壓VCCSA+K高於信號“ONE”(0.6V)。因此，當儲存電容12最初是儲存信號“ONE”(0.6V)時，在字元線WL上的電壓被上拉至電壓VPP後且在被下拉至該等待電壓前，第一電壓VCCSA+K(1V)可被儲存至儲存電容12。另外，在本發明的一實施例中，在該回復階段後，位元線BL和位元線BLB可耦接於用以提供電壓Vbl的該位元線電壓源，所以位元線BL和位元線BLB上的電壓在該回復階段後將被重置於電壓Vbl(如圖4所示)。另外，如前面該，當 儲存電容12最初是儲存信號“ZERO”時，在字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該等待模式的等待電壓前，該第二維持電壓源所提供的第二電壓可被儲存至儲存電容12，其中該第二維持電壓源所提供的第二電壓是低於儲存信號“ZERO”，例如-0.4V。另外，在本發明的另一實施例中，該第二電壓也可以是-0.05V~-0.4V之間的任一值，如-0.05V, -0.1V, -0.2V,或 -0.3 V等。
本發明的第三實施例∶
圖5是本發明的第三實施例所公開的用於預充電(precharge)操作的電路和功能框圖的示意圖，其中在該第三實施例中，電壓VCCSA為0.6V以及電壓VSS為0V(也就是該地端的電位)。在預充電操作中，所有在存儲區5(Sec 5)中連接被選擇的字元線的動態隨機存取記憶體單元(之後稱為第一動態隨機存取記憶體單元)將被預充電，以及在其他在存儲區(例如Sec4，Sec6等)連接未被選擇的字元線的動態隨機存取記憶體單元(之後稱為第二動態隨機存取記憶體單元)將處於空閒狀態(idle state)。
感測放大器41、42(耦接於該第一動態隨機存取記憶體單元)將根據一預充電脈衝信號30連接一第三維持電壓源，其中該第三維持電壓源可提供一第三電壓VHSA(0.6V+K)，所以可以加速恢復該第一動態隨機存取記憶體單元在預充電階段時的信號。第三電壓VHSA高於電壓VCCSA(0.6V)約幾百毫伏(mV)，例如 0.3V或0.4V。另外，在被選擇的字元線關閉之前(也就是該第一動態隨機存取記憶體單元內的存取電晶體完全關閉之前)，第三電壓VHSA(0.6V+0.4V)是高於隨後要儲存至該第一動態隨機存取記憶體單元內的儲存電容的信號“ONE”。另一方面，第二動態隨機存取記憶體單元仍然接收電壓VCCSA。
另外，請參照圖6，圖6是說明耦接於該第一動態隨機存取記憶體單元的感測放大器在該預充電操作中的示意圖，其中用於輔助說明圖6的符號的說明如下∶
LSLP ∶連接該第一動態隨機存取記憶體單元的感測放大器中用於接收高電壓的節點；
LSLN ∶連接該第一動態隨機存取記憶體單元的感測放大器中用於接收低電壓的節點；
Vpl ∶ 電路板上的共同電壓；
SN ∶ 儲存節點；
WL ∶ 字元線；
BL∶ 位元線；
Vsg1,2 ∶連接該第一動態隨機存取記憶體單元的感測放大器中的P型金氧半電晶體P1、P2的源閘極電壓；
Vgs3,4 ∶連接該第一動態隨機存取記憶體單元的感測放大器中的N型金氧半電晶體N3、N4的閘源極電壓；
Vsg5,6 ∶連接該第一動態隨機存取記憶體單元的感測放大器中的P型金氧半電晶體P5、P6的源閘極電壓；
Vgs7,8 ∶連接該第一動態隨機存取記憶體單元的感測放大器中的N型金氧半電晶體N7、N8的閘源極電壓。
請再參照圖6，字元線WL100耦接於多個儲存節點，例如儲存節點SN1、SN9。當信號“ONE”(0.6V)儲存在連接字元線WL100的儲存節點SN1時，且在預充電指令被開啟以及在字元線WL100被選擇(也就是字元線WL100開啟)後，節點LSLP接收第三電壓VHSA(1.0V)以及節點LSLN上的電壓仍維持0V，也就是節點LSLP上的電壓從0.6V被提升至1.0V。因此，P型金氧半電晶體P1關閉以及源閘極電壓Vsg1為0V。同樣地，P型金氧半電晶體P2開啟以及源閘極電壓Vsg2從0.6V被提升至1.0V，以及1.0V的電壓通過位元線BL1被完全充電至儲存節點SN1。此時，N型金氧半電晶體N3開啟以及閘源極電壓Vgs3也從0.6V被提升至1.0V。另外，N型金氧半電晶體N4關閉以及閘源極電壓Vgs4為0V。
當信號“ZERO”(0V)儲存在連接字元線WL100的儲存節點SN9時，且在該預充電指令被開啟以及在字元線WL100被選擇後，節點LSLP接收第三電壓VHSA(1.0V)以及節點LSLN上的電壓仍維持0V。因此，P型金氧半電晶體P5開啟以及源閘極電壓Vsg5從0.6V被提升至1.0V。同樣地，P型金氧半電晶體P6關閉以及源閘極電壓Vsg6為0V。此時，N型金氧半電晶體N7關閉以及閘源極電壓Vgs7為0V。另外，N型金氧半電晶體N8開啟以及閘源極電壓Vgs8從0.6V被提升至1.0V，以及儲存節點SN9的電壓通過位元線BL9被強力地恢復至0V。當然，如前該，在該預充電操作中，當圖6所示的儲存電容最初是儲存信號“ZERO”時，節點LSLN可接收其他維持電壓源所提供的一電壓VLSN(0V-K)，其中電壓VLSN是低於信號“ZERO”，以及例如電壓VLSN可為-0.4V。然後，在該預充電操作中，儲存節點SN9的電壓通過位元線BL9被強力地恢復至-0.4V。
在本發明的另一實施例中，只要在耦接於該動態隨機存取記憶體單元的字元線完全關閉之前(或進行關閉期間)，提供該第一電壓(高於信號“ONE”)的該第一維持電壓源耦接於該感測放大器(或該動態隨機存取記憶體單元)，則耦接該第一維持電壓源至該感測放大器(或該動態隨機存取記憶體單元)的概念也可被應用至該刷新階段(refresh phase)或其他操作(例如具有自動預充電階段(auto-precharge phase)的存取操作(READ/WRITE))。同樣地，只要在耦接於該動態隨機存取記憶體單元的字元線完全關閉之前(或進行關閉期間)，提供該第二電壓(低於信號“ZERO”)的該第二維持電壓源耦接於該感測放大器(或該動態隨機存取記憶體單元)，則耦接該 第二維持電壓源至該感測放大器(或該動態隨機存取記憶體單元)的概念也可被應用至該刷新階段或其他操作。
本發明的第四實施例∶
圖7係說明本發明關於DRAM單元操作過程的相關信號波形之另一實施例。一開始當DRAM單元處於等待狀態時，字元線WL被施加負偏壓以完全關閉DRAM單元的存取電晶體。在本實施例中，VCCSA可被設置為1.1V而VSS被設置為0V，因此信號ONE的電位為1.1V，信號ZERO的電位為0V(GND)；而位元線(BL)和互補位元線(BLB)進行等化處理，使兩者電位在VCCSA=1.1V的信號ONE電位和VSS=0V的信號ZERO電位之間。在T0之後，字元線電壓逐漸上升至一高電壓值以便開啟DRRAM單元的存取電晶體。在T1和T2之間的期間可對DRAM單元執行一個激活(active)指令，而在激活指令期間，並將相應的第一維持電壓源(VCCSA+M1)連接到感應放大器(如圖3A所示，可將開關14關閉並將開關13打開)。因此，在激活命令執行期間，位元線的信號至少被加壓到VCCSA+M1一段時間。
同時，伴隨著激活命令的列位址(row address)資訊也會被輸入到DRAM中，以選擇合適的字元線。因此，也可在DRAM接收到列位址資訊後，相應的第一維持電壓源(VCCSA+M1)連接到感應放大器。因此，相應的第一維持電壓源(VCCSA+M1)可以根據以下之一連接到感測放大器：(1) 激活命令；(2)列位址資訊；(3) 激活命令和列位址資訊的組合。因此，在執行激活命令的過程中，位元線的信號將至少被加壓(提升或踢升“kick”)至VCCSA+M1的位準，或者在DRAM接收到列位址資訊後，位元線的信號將至少加壓或踢升至VCCSA+M1。這種對位元線信號的加壓或踢升可以命名為激活(Active)-列(Row)踢，或簡稱為A-R Kick。
在激活命令執行完畢後，常規電壓源VCCSA則連接到感應放大器(可參考圖3A，即將開關13關閉並將開關14打開)，則位元線的信號即回到VCCSA之位準。利用這種加壓或提升位元線的信號電壓位準方式，將可加快位元線信號的感應速度。
同樣，在T2時間後的RESTORE操作時間(或進行預充電時)，本實施例仍在RESTORE階段將第一維持電壓源VCCSA+M1(或比VCCSA高的不同維持電壓)耦合到DRAM單元的電容器上。也就是說，在RESTORE(或預充電)階段，原VCCSA電壓源與感測放大器斷開(例如，通過關閉圖3A中所示的開關14)，而第一維持電壓源VCCSA+M1將連接到感測放大器(例如，通過打開圖3A中所示的開關13)。位元線的信號將至少被加壓或提升到VCCSA+M1。因此，在字元線WL電位被拉低至負電位以完全關閉DRAM單元的存取電晶體之前，DRAM單元的存儲電容被供給比常規信號ONE(即VCCSA電位)更高的第一維持電壓源的VCCSA+M1電位，與傳統DRAM結構相比，即使DRAM單元有漏電流通過存取電晶體，DRAM單元的存儲電容也能維持更長的時間。
本發明的第五實施例∶
圖8A係說明本發明關於DRAM單元操作過程的相關信號波形的又一實施例。類似於前述的第四實施例，本實施例可在T1和T2之間的期間，在對DRAM單元執行一個激活指令。如前述，此時可將相應的第一維持電壓源(VCCSA+M1)連接到感應放大器，因此在激活命令期間(或DRAM接收到列位址資訊後)，位元線的信號將至少被加壓或踢升到VCCSA+M1的位準。激活指令執行完畢後，常規電壓源VCCSA連接到感應放大器，使位元線信號回到VCCSA的位準。
在激活命令之後而在T2之前，如對DRAM單元執行執行一個(或多個)讀取(read)或寫入(write)命令，並於讀取命令期間本發明將第一維持電壓源(VCCSA+M1)再次連接到感測放大器。是以在讀取或寫入命令期間內，位元線的信號至少會被加壓或提升到VCCSA+M1的位準。之後，讀取或寫入命令可以該稱為資料存取命令。
同時，伴隨著資料存取命令的行位址(column address)資訊也會被輸入到DRAM中，以選擇合適的位元線(或驅動合適的位元線開關)。因此，也可在DRAM接收到行位址資訊後，相應的第一維持電壓源(VCCSA+M1)連接到感應放大器。因此，相應的第一維持電壓源(VCCSA+M1)可以根據以下之一連接到感測放大器：(1) 資料存取命令；(2)行位址資訊；(3) 資料存取命令和行位址資訊的組合。因此，在執行資料存取命令的過程中，位元線的信號將至少被加壓(提升或踢升“kick”)至VCCSA+M1的位準，或者在DRAM接收到行位址資訊後，位元線的信號將至少加壓或踢升至VCCSA+M1。這種對位元線信號的加壓或踢升可以命名為存取(Access)-行(Column)踢，或簡稱為A-C Kick。
而於資料存取命令執行後，常規電壓源VCCSA再次連接到感測放大器(通過關閉開關13和打開開關14，如圖3A所示)，然後位元線的信號將回到VCCSA的位準。在讀取命令期間利用這種加壓或提升位元線的信號電壓位準方式，將可改善信號發展時間(signal development time)。例如，在VCCSA為1.1V和M1為0.2V的情況下，在讀取命令期間內有加壓的信號發展時間，比在讀取命令期間內沒有加壓的信號發展時間快約20%~30%左右。
同樣，在T2時間後的RESTORE操作時間(或進行預充電時)，本實施例仍將原來的VCCSA電壓源與感測放大器斷開，使第一維持電壓源VCCSA+M1將連接到感測放大器，如此位元線的信號將至少被加壓到VCCSA+M1位準。因此，DRAM單元的存儲電容將被提供比常規信號ONE(VCCSA)高的第一維持電壓源的VCCSA+M1電位。
然而，在另一個實施例中如圖8B所示，在激活指令與讀取命令期間位元線的信號被加壓到VCCSA+M1位準，但在T2時間後的RESTORE操作時間(或進行預充電時)，原來的VCCSA電壓源(而不是VCCSA+M1)仍然連接到感應放大器，即位元線的信號不被加壓到VCCSA+M1位準。
此外，在另一實施例中，在激活命令期間，位元線的信號不被加壓到VCCSA+M1位準；但在資料存取命令期間(或行位址資料被DRAM接收後)，位元線的信號則被加壓到VCCSA+M1位準，而在T2時間後的RESTORE操作時間(或進行預充電時)，第一維持電壓源VCCSA+M1亦連接到感測放大器，使得位元線的信號將至少被加壓到VCCSA+M1位準，如圖8C所示。
本發明的第六實施例∶
圖8D係本發明DRAM單元操作相關信號波形之另一實施例。類似於圖8A，在T1和T2之間的期間，當對於DRAM單元依序執行一激活指令和至少一個資料存取指令時，在激活指令操作期間可以將相應的第一維持電壓源(VCCSA+M1)連接到感測放大器(通過打開開關13，如圖3A所示)。此外，在資料存取指令執行期間(或接收到行位址後)，再一次將相應的第一維持電壓源(VCCSA+M1)連接到感測放大器。進一步，在上述激活命令執行期間、和資料存取命令執行期間(或接收到行位址後)，也將相應的第二維持電壓源(VSS-M2)連接到感測放大器(通過打開如圖4A所示的開關23)。
因此，在激活命令期間位元線(BL)的信號將至少被加壓到VCCSA+M1位準，而互補位元線(BLB)的信號亦被加壓到VSS-M2位準，而在資料存取命令期間(或接收到行位址後)，位元線(BL)的信號將再一次至少被加壓到VCCSA+M1位準，而互補位元線(BLB)的信號亦再一次被加壓到VSS-M2位準。
在執行完激活命令和資料存取命令後，隨即將常規電壓源VCCSA連接到感測放大器上(通過關閉開關13，打開開關14，如圖3A所示)，亦同時將常規電壓源VSS連接到感測放大器上(通過關閉開關23，打開開關24，如圖3B所示)，則位元線的信號將回到VCCSA位準，而互補位元線的信號將回到VSS位準。
同樣，在T2時間後的RESTORE操作時間(或進行預充電時)，原VCCSA和VSS電壓源與感測放大器被斷開(例如，分別關閉如圖3A和圖3B中的開關14和開關24)，並將第一維持電壓源VCCSA+M1將連接到感測放大器(即打開圖3A中的開關13)，而第二維持電壓源VSS-M2亦連接到感測放大器(即打開圖3B中的開關23)，因此位元線的信號將至少被加壓到VCCSA+M1位準，而互補位元線的信號將至少被加壓到VSS-M2位準。
圖9顯示在DRAM單元的操作期間，加壓期間與位元線信號之間的關係。於圖9中，對應於RESTORE階段(或預充電)的加壓期間K4時，位元線信號可被加壓至VCCSA+M1位準，而對應於激活命令的加壓期間K1時位元線信號亦被加壓至VCCSA+M1位準，又對應於讀取命令的加壓期間K2(或K3)時位元線信號亦被加壓至VCCSA+M1位準。但加壓期間K4可大於加壓期間K1，而加壓期間K1可等於加壓期間K2(或K3)。
綜上所述，本發明所提供的動態隨機存取記憶體，可以在動態隨機存取記憶體單元內的存取電晶體關閉(或耦接於該動態隨機存取記憶體單元的字元線施加負偏壓)之前，將高於ONE信號電位的第一電壓儲存或耦接至動態隨機存取記憶體單元內。同樣地，亦可在動態隨機存取記憶體單元內的存取電晶體關閉(或耦接於該動態隨機存取記憶體單元的字元線施加負偏壓)之前，將低於ZERO信號電位的第二電壓儲存或耦接至動態隨機存取記憶體單元內。因此，在動態隨機存取記憶體單元內的存取電晶體關閉後，即使仍有儲存電容的漏電流通過動態隨機存取記憶體單元內的存取電晶體，但動態隨機存取記憶體單元內的儲存電容所儲存的電荷仍可比該現有的動態隨機存取記憶體的架構維持更長的一段時間。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
11:存取電晶體 12:儲存電容 13、14、23、24:開關 20、41、42:感測放大器 30:預充電脈衝信號 BL、BLB、BL1、BL9、BL1B、BL9B:位元線 LSLP、LSLN:節點 N3、N4、N7、N8:N型金氧半電晶體 P1、P2、P5、P6:P型金氧半電晶體 SN1、N9:儲存節點 Sec:存儲區 T0、T1、T2、T3:時間 VCCSA、VSS、VPP、M1、Vbl、M2、K:電壓 Vpl:共同電壓 VHSA:第三電壓 WL、WL100:字元線
圖1A是說明該動態隨機存取記憶體單元最常用的設計的示意圖。 圖1B是說明該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關信號的波形的示意圖。 圖2是說明本發明的第一實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關信號的波形的示意圖。 圖3A是說明感測放大器選擇性地耦接於一第一維持電壓源的示意圖。 圖3B是說明感測放大器選擇性地耦接於該第二維持電壓源的示意圖 圖4是說明本發明的第二實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關信號的波形的示意圖。 圖5是本發明的第三實施例所公開的用於預充電操作的電路和功能框圖的示意圖 圖6是說明耦接於該第一動態隨機存取記憶體單元的感測放大器在該預充電操作中的示意圖。 圖7是說明本發明另一實施例的DRAM單元於操作期間的相關信號波形。 圖8A是說明本發明另一實施例的DRAM單元於操作期間的相關信號波形。 圖8B是說明本發明另一實施例的DRAM單元於操作期間的相關信號波形。 圖8C是說明本發明另一實施例的DRAM單元於操作期間的相關信號波形。 圖8D是說明本發明另一實施例的DRAM單元於操作期間的相關信號波形。 圖9是說明本發明DRAM單元於操作期間之不同指令加壓週期與位元線信號之間的關係。
BL、BLB:位元線
T0、T1、T2、T3:時間
VCCSA、VPP、M1:電壓
WL:字元線

Claims (22)

  1. 一種動態隨機存取記憶體，包含∶ 一第一維持電壓源，用於產生一第一電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓；及 一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容； 其中該第一電壓至少於該存取電晶體進行關閉的期間，被儲存在該動態隨機存取記憶體單元。
  2. 如請求項1所述的動態隨機存取記憶體，另包含∶ 一字元線，耦接於該存取電晶體的閘極，其中該字元線於一第一時間區間與一第二時間區間被選擇以開啟該存取電晶體，且該第二時間區間位於該第一時間區間之後，以及在該第二時間區間中該第一電壓被儲存在該動態隨機存取記憶體單元。
  3. 如請求項2所述的動態隨機存取記憶體，其中該動態隨機存取記憶體單元在該第一時間區間是可被存取的。
  4. 如請求項2所述的動態隨機存取記憶體，另包含∶ 一感測放大器，通過一位元線電連接該動態隨機存取記憶體單元，其中該第一維持電壓源在該第二時間區間連接於該感測放大器，以及該第一電壓通過該感測放大器和該位元線提供給該動態隨機存取記憶體單元。
  5. 如請求項4所述的動態隨機存取記憶體，另包含∶ 一電壓源，在該第一時間區間連接於該感測放大器，以及在該第二時間區間與該感測放大器斷開，其中該電壓源所提供的供電電壓等於該高電位信號的電壓。
  6. 一種動態隨機存取記憶體，包含∶ 一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容； 一感測放大器，通過一位元線電連接該動態隨機存取記憶體單元；及 一第一維持電壓源及/或一第二維持電壓源，選擇性地耦接於該感測放大器； 其中該第一維持電壓源產生一第一電壓以及該第二維持電壓源產生一第二電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓，以及該第二電壓低於應用在該動態隨機存取記憶體中一低電位信號的電壓，其中該第一電壓及/或該第二電壓於一資料存取命令執行後加諸於該動態隨機存取記憶體單元。
  7. 如請求項6所述的動態隨機存取記憶體，其中該第一電壓或該第二電壓於該存取電晶體關閉之前被儲存在該動態隨機存取記憶體單元。
  8. 如請求項6所述的動態隨機存取記憶體，另包含∶ 一字元線，耦接於該存取電晶體的閘極； 其中該字元線於一第一時間區間與一第二時間區間被選擇以開啟該存取電晶體，其中該第二時間區間位於該第一時間區間之後； 其中該第一電壓或該第二電壓在該第二時間區間內被儲存在該動態隨機存取記憶體單元，其中該第一時間區間係該資料存取命令執行區間，以及該第二時間區間係回復階段期間。
  9. 如請求項8所述的動態隨機存取記憶體，其中該第二維持電壓源在該第二時間區間連接於該感測放大器，以及該第二電壓通過該感測放大器和該位元線提供給該動態隨機存取記憶體單元。
  10. 如請求項8所述的動態隨機存取記憶體，另包含∶ 一電壓源，在該第一時間區間連接於該感測放大器，以及在該第二時間區間與該感測放大器斷開，其中該電壓源所提供的供電電壓等於該低電位信號的電壓。
  11. 一種動態隨機存取記憶體，包含∶ 一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容；及 一字元線，耦接於該存取電晶體的閘極，並於一自動預充電階段、一預充電階段、或一刷新階段時，導通該存取電晶體； 其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓，以及該第二電壓低於應用在該動態隨機存取記憶體中一低電位信號的電壓，其中該第一電壓或該第二電壓於該自動預充電階段、該預充電階段、或該刷新階段時加諸於該動態隨機存取記憶體單元。
  12. 如請求項11所述的動態隨機存取記憶體，另包含∶ 一感測放大器，電連接該動態隨機存取記憶體單元，其中產生該第一電壓的一第一維持電壓源以及產生該第二電壓的一第二維持電壓源選擇性地耦接於該感測放大器。
  13. 一種動態隨機存取記憶體，包含∶ 一第一動態隨機存取記憶體單元組和一第二動態隨機存取記憶體單元組，其中每一動態隨機存取記憶體單元包含一存取電晶體和一儲存電容； 一第一字元線，耦接於該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元的存取電晶體的閘極； 一第二字元線，耦接於該第二動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元的存取電晶體的閘極； 一第一感測放大器組，電連接該第一動態隨機存取記憶體單元組； 一第二感測放大器組，電連接該第二動態隨機存取記憶體單元組；及 用於產生一第一電壓的一第一維持電壓源及/或用於產生一第二電壓的一第二維持電壓源，選擇性地耦接該第一感測放大器組； 其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓，以及該第二電壓低於應用在該動態隨機存取記憶體中一低電位信號的電壓。
  14. 如請求項13所述的動態隨機存取記憶體，其中在該第一字元線被選擇以開啟該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元的存取電晶體以及該第一字元線不被選擇以關閉該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元的存取電晶體之間，該第一電壓或該第二電壓被儲存在該第一動態隨機存取記憶體單元組內的每一動態隨機存取記憶體單元。
  15. 如請求項13所述的動態隨機存取記憶體，其中當該第一字元線被選擇時，該第二字元線不被選擇以及該第二感測放大器組是耦接於一第一電壓源和一第二電壓源，其中該第一電壓源所提供的電壓等於該高電位信號的電壓，以及該第二電壓源所提供的電壓等於該低電位信號的電壓。
  16. 一種動態隨機存取記憶體，包含∶ 一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容； 一感測放大器，可經由一位元線電連接該動態隨機存取記憶體單元； 一第一維持電壓源及/或一第二維持電壓源，選擇性地耦接於該感測放大器；其中該第一維持電壓源產生一第一電壓以及該第二維持電壓源產生一第二電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓，以及該第二電壓低於應用在該動態隨機存取記憶體中一低電位信號的電壓； 其中自該存取電晶體完全導通至該存取電晶體完全關閉的期間，該第一維持電壓源及/或該第二維持電壓源電連接至該感測放大器至少兩次。
  17. 如請求項16所述的動態隨機存取記憶體，其中於執行一激活命令期間或動態隨機存取記憶體接收到一列位址資訊之後，該第一維持電壓源持續電連接至該感測放大器一第一踢升期間；且於一回復階段期間或一預充電階段期間，該第一維持電壓源進一步持續電連接至該感測放大器一第二踢升期間。
  18. 如請求項16所述的動態隨機存取記憶體，其中於執行一資料存取命令期間或動態隨機存取記憶體接收到一行位址資訊之後，該第一維持電壓源持續電連接至該感測放大器一第三踢升期間。
  19. 如請求項17所述的動態隨機存取記憶體，其中該第二踢升期間大於該第一踢升期間。
  20. 如請求項16所述的動態隨機存取記憶體，其中於執行一資料存取命令期間或動態隨機存取記憶體接收到一行位址資訊之後，該第一維持電壓源持續電連接至該感測放大器一第三踢升期間；且於一回復階段期間或一預充電階段期間，該第一維持電壓源進一步持續電連接至該感測放大器一第二踢升期間。
  21. 如請求項16所述的動態隨機存取記憶體，其中於執行一激活命令期間或動態隨機存取記憶體接收到一列位址資訊之後，該第一維持電壓源持續電連接至該感測放大器一第一踢升期間，且於執行一資料存取命令期間或動態隨機存取記憶體接收到一行位址資訊之後，該第一維持電壓源持續電連接至該感測放大器一第三踢升期間。
  22. 如請求項21所述的動態隨機存取記憶體，其中該第一踢升期間等於該第三踢升期間。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09128966A (ja) * 1995-10-31 1997-05-16 Nec Corp ダイナミック型半導体記憶装置
CN1303610C (zh) * 2000-07-07 2007-03-07 睦塞德技术公司 同步行和列存取操作的方法和装置
KR100419992B1 (ko) * 2002-01-12 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법
KR100695524B1 (ko) * 2004-05-06 2007-03-15 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동방법
JP2008016145A (ja) * 2006-07-07 2008-01-24 Elpida Memory Inc 半導体記憶装置
KR101053532B1 (ko) * 2009-09-30 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
KR102197137B1 (ko) * 2014-05-29 2020-12-31 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
KR20150139287A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20150144171A (ko) * 2014-06-16 2015-12-24 에스케이하이닉스 주식회사 반도체 장치
KR20160001948A (ko) * 2014-06-30 2016-01-07 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
KR20160115482A (ko) * 2015-03-27 2016-10-06 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20170055596A (ko) * 2015-11-11 2017-05-22 에스케이하이닉스 주식회사 반도체 장치
US11302383B2 (en) * 2018-12-10 2022-04-12 Etron Technology, Inc. Dynamic memory with sustainable storage architecture

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