KR20160115482A - 센스앰프 구동 장치 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 센스앰프 구동 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 반도체 장치의 포스트 오버 드라이빙 동작 특성을 개선할 수 있도록 하는 기술이다. 이러한 본 발명은 제 3풀업 구동신호에 대응하여 포스트 오버 드라이빙 동작 구간 동안 센스앰프의 풀업 전원라인에 포스트 오버 드라이빙 전압을 공급하는 센스앰프 구동부 및 전압 트리밍신호에 의해 설정된 기준전압과 전원전압의 레벨을 비교하여 포스트 오버 드라이빙 동작 여부를 제어하기 위한 제 3풀업 구동신호를 생성하는 구동신호 생성부를 포함한다.

Description

센스앰프 구동 장치 및 이를 포함하는 반도체 장치{Sense amplifier driving device and semiconductor device including the same}
본 발명은 센스앰프 구동 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 반도체 장치의 포스트 오버 드라이빙 동작 특성을 개선할 수 있도록 하는 기술이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속 적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기 되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.
DDR 동기식 메모리 장치의 각 데이터 입출력 핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
한편, 반도체 메모리 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램(DRAM)의 메모리 셀(Memory Cell)은 셀 트랜지스터 및 셀 커패시터로 구성된다.
여기서, 셀 트랜지스터는 셀 커패시터에 대한 접근을 제어하는 역할을 하고, 셀 커패시터는 데이터에 대응하는 전하를 저장한다. 즉, 셀 커패시터에 저장된 전하량에 따라 하이 레벨의 데이터 또는 로우 레벨의 데이터로 구분된다.
반도체 메모리 장치에서 워드라인이 활성화되면 비트라인과 비트바라인 사이에 차지 쉐어링(Charge Sharing)이 일어나고, 그 이후에 센스앰프가 동작한다. 이때, 센스앰프는 비트라인 또는 비트바라인이 빠르게 목표전압 레벨에 도달할 수 있도록 초기에 일정 펄스 구간 동안 외부전압(VDD)을 이용하는 오버드라이브 동작을 수행하게 된다.
그런데, 반도체 메모리 장치의 전원전압이 점점 더 낮아지면서 코아전압 VCORE도 같이 낮아지게 된다. 그러면, 디램 셀의 전하량이 감소하게 되어 디램의 리프레쉬 및 tWR(데이터 쓰기 명령의 인가시점 이후에 프리차지 명령을 인가할 수 있는 시간) 특성이 나빠지게 된다.
이를 위해, 셀에 전하가 전달되는 마지막 구간에만 셀의 충전 전압을 순간적으로 상승시키는 포스트 오버 드라이빙(POD; Post Over Driving) 동작을 수행하게 된다. 하지만, 외부 전압은 시스템에 따라 고전압이 될 수도 있고 저 전압이 될 수도 있다. 이에 따라, 전원전압의 레벨에 상관없이 포스트 오버 드라이빙 동작이 수행되는 경우 효율적인 센싱 동작을 수행할 수 없게 된다.
즉, 전원전압이 높아지게 되면 비트라인 쌍이 과도하게 오버슈팅 되어 불필요한 전류 소모가 발생하게 된다. 반면에, 외부전압이 저전압일 때는 비트라인 또는 비트바라인이 빠르게 목표전압 레벨에 도달하지 못하여 반도체 메모리 장치의 안정적인 스피드를 보장하지 못하게 된다.
본 발명은 전원전압 레벨에 대응하여 포스트 오버 드라이빙 동작을 제어함으로써 불필요한 소비 전력을 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 센스앰프 구동 장치는, 제 3풀업 구동신호에 대응하여 포스트 오버 드라이빙 동작 구간 동안 센스앰프의 풀업 전원라인에 포스트 오버 드라이빙 전압을 공급하는 센스앰프 구동부; 및 전압 트리밍신호에 의해 설정된 기준전압과 전원전압의 레벨을 비교하여 포스트 오버 드라이빙 동작 여부를 제어하기 위한 제 3풀업 구동신호를 생성하는 구동신호 생성부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 풀업 전원라인과 풀다운 전원라인에 인가되는 전압에 따라 데이터를 센싱 및 증폭하는 센스앰프; 및 전압 트리밍신호에 의해 설정된 기준전압과 전원전압의 레벨을 비교하여 포스트 오버 드라이빙 동작 여부를 제어하기 위한 제 3풀업 구동신호를 생성하고, 제 3풀업 구동신호에 대응하여 포스트 오버 드라이빙 동작 구간 동안 상기 풀업 전원라인에 포스트 오버 드라이빙 전압을 선택적으로 공급하는 센스앰프 구동 장치를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 전원전압 레벨이 고전압 레벨인 경우 포스트 오버 드라이빙 동작이 수행되지 않도록 제어함으로써 데이터 유지 시간 특성을 향상시키고 불필요한 소비 전력을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 구동신호 생성부에 관한 상세 회로도.
도 3은 도 1의 센스앰프 구동부에 관한 상세 회로도.
도 4는 도 3의 센스앰프 구동부에 관한 동작 파형도.
도 5는 도 2의 포스트 오버 드라이빙 제어부에 관한 상세 구성도.
도 6은 도 5의 포스트 오버 드라이빙 제어부에 관한 동작 타이밍도.
도 7은 도 2의 포스트 오버 드라이빙 제어부에 관한 다른 실시예.
도 8은 도 7의 포스트 오버 드라이빙 제어부에 관한 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치에 저장되는 데이터는 전압 레벨에 대응하여 하이 레벨(HIGH LEVEL, H) 또는 로우 레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 이때, 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하며, 이진 데이터의 경우 하이 레벨은 높은 전압, 로우 레벨은 하이 레벨보다 낮은 전압으로 정의한다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 구동신호 생성부(100)와, 센스앰프 구동부(200)와, 센스앰프(300) 및 메모리 셀(400)을 포함한다. 본 발명의 실시예에서는 구동신호 생성부(100)와, 센스앰프 구동부(200)를 합하여 "센스앰프 구동 장치"라 지칭한다.
구동신호 생성부(100)는 전원전압 VDD, 전압 트리밍신호 VTRIM, 주파수 트리밍신호 FTRIM 및 클록 CLK에 대응하여 복수의 풀업 구동신호 SAP1~SAP3와 풀다운 구동신호 SAN를 생성한다. 복수의 풀업 구동신호 SAP1~SAP3와 풀다운 구동신호 SAN는 액티브 신호, 프리차지 신호와, 전원전압 VDD, 전압 트리밍신호 VTRIM, 주파수 트리밍신호 FTRIM 및 클록 CLK에 따라 각각 예정된 구간 동안 활성화된다. 여기서, 액티브 신호는 액티브 명령(Active Command) 인가시점으로부터 예정된 시간 이후에 로우 레벨로 활성화되는 신호일 수 있다.
그리고, 센스앰프 구동부(200)는 풀업 구동신호 SAP1, SAP2, SAP3와 풀다운 구동신호 SAN에 따라 센스앰프(300)와 연결된 풀업 전원라인 RTO과 풀다운 전원라인 SB에 전원을 공급하고, 오버 드라이빙과 포스트 오버 드라이빙(POD; Post Over Driving) 동작을 제어한다.
센스앰프 구동부(200)는 풀업 구동신호 SAP1~SAP3에 응답하여 풀업 전원라인 RTO을 전원전압 VDD(제 1풀업 전압), 코아전압 VCORE(제 2풀업 전압), 전원전압 VDD 보다 높은 포스트 오버 드라이빙 전압 VDD_POD(제 3풀업 전압) 레벨로 구동한다.
특히, 본 발명의 실시예에서 구동신호 생성부(100)는 전원전압 VDD 레벨에 대응하여 포스트 오버 드라이빙 전압 VDD_POD을 제어하는 풀업 구동신호 SAP3의 활성화 여부를 선택적으로 제어할 수 있다. 예를 들어, 전원전압 VDD이 충분히 높아 고전압 레벨인 경우 풀업 구동신호 SAP3를 비활성화시켜 포스트 오버 드라이빙 전압 VDD_POD이 풀업 전원라인 RTO에 공급되지 않도록 한다.
또한, 센스앰프 구동부(200)는 풀다운 구동신호 SAN에 응답하여 풀다운 전원라인 SB을 접지전압 VSS 레벨로 구동한다. 또한, 프리차지신호 BLEQ에 응답하여 풀업 전원라인 RTO과 풀다운 전원라인 SB을 이퀄라이징 전압 VBLEQ 레벨로 프리차지한다.
그리고, 센스앰프(300)는 풀업 전원라인 RTO과 풀다운 전원라인 SB에 인가되는 구동 전원에 따라 동작한다. 이러한 센스앰프(200)는 비트라인 쌍 BL, BLB을 통해 메모리 셀(400)로부터 인가되는 데이터를 센싱 및 증폭하여 센싱라인에 출력한다.
또한, 메모리 셀(400)은 워드라인 WL의 활성화시 비트라인 쌍 BL, BLB으로부터 인가되는 데이터를 저장하거나 저장된 데이터를 비트라인 쌍 BL, BLB을 통해 센스앰프(300)로 출력한다.
메모리 셀(400)의 단위 셀은 하나의 스위칭 소자 T와 하나의 커패시터 C를 포함한다. 여기서, 스위칭 소자 T는 비트라인 BL과 커패시터 C 사이에 연결되어 워드라인 WL에 따라 선택적으로 스위칭 동작한다. 그리고, 커패시터 C는 셀 플레이트 전압 단과 스위칭 소자 T 사이에 연결되어 데이터를 저장한다. 워드라인 WL이 활성화되면 스위칭 소자 T가 턴 온 되어 비트라인 BL으로부터 인가되는 데이터가 커패시터 C에 저장된다.
이러한 구성을 갖는 본 발명의 실시예는 액티브 동작모드(Active Mode)에서 풀업 전원라인 RTO에 코아전압 VCORE을 공급하고 풀다운 전원라인 SB에 접지전압 VSS을 공급한다. 반면에, 오버 드라이빙 모드(Over driving mode)에서 초기 예정된 구간 동안 풀업 전원라인 RTO에 코아전압 VCORE 보다 높은 전원전압 VDD을 공급한다. 그리고, 포스트 오버 드라이빙 모드에서 후기 예정된 구간 동안 풀업 전원라인 RTO에 전원전압 VDD 보다 높은 포스트 오버 드라이빙 전압 VDD_POD을 공급한다.
또한, 본 발명의 실시예는 프리차지 동작모드(Precharge Mode)에서 메모리 셀(400)이 비활성화된 이후에 풀업 전원라인 RTO과 풀다운 전원라인 SB에 비트라인 프리차지전압 레벨을 갖는 이퀄라이징 전압 VBLEQ을 공급한다.
본 발명의 실시예에 따른 반도체 장치는 tRCD(RAS to CAS Delay time)을 향샹시키기 위해서 비트라인 쌍 BL, BLB의 디벨롭 구간에서 오버 드라이빙 동작을 수행한다. 또한, 본 발명의 실시예에 따른 반도체 장치는 워드라인 WL이 비활성화(메모리 셀이 비활성화되는 시점)되기 이전의 포스트 오버 드라이빙 구간 동안 센스앰프 구동장치(100)가 포스트 오버 드라이빙 동작을 수행한다. 여기서, 포스트 오버 드라이빙 구간은 프리차지 구간 이전에 메모리 셀(400)의 워드라인 WL이 디스에이블되기 이전의 일정 구간인 것으로 정의한다.
예를 들어, 메모리 셀(400)에 하이 레벨의 데이터가 저장되어 있고 센스앰프(300)가 하이 레벨의 데이터를 증폭하여 메모리 셀(400)에 전달한다고 가정한다. 그러면, 메모리 셀(300)은 비활성화되기 직전까지 전원전압 VDD 보다 더 높은 레벨의 포스트 오버 드라이빙 전압 VDD_POD과 접지전압 VSS으로 데이터를 전달받게 된다. 그러므로, 메모리 셀(400)이 비활성화된 상태에서 데이터 유지시간(Data Retention Time)이 향상된다.
또한, 데이터 쓰기 동작모드(Write Mode)에서 메모리 셀(400)은 활성화되어쓰기 데이터(WRITE DATA)가 센싱라인을 통해 비트라인 쌍 BL, BLB으로 전달된다. 이때, 센스앰프(300)는 비트라인 쌍 BL, BLB의 쓰기 데이터(WRITE DATA)를 감지하고 증폭하여 메모리 셀(400)에 전달하게 된다.
예를 들어, 하이 레벨의 쓰기 데이터(WRITE DATA)가 메모리 셀(400)에 전달된다고 가정한다. 그러면, 센스앰프(300)는 코아전압 VCORE으로 쓰기 데이터(WRITE DATA)를 메모리 셀(400)에 전달하게 된다.
이후에, 프리차지 동작모드(Precharge Mode)에서 메모리 셀(400)은 비활성화 되기 직전까지 전원전압 VDD 보다 더 높은 레벨의 포스트 오버 드라이빙 전압 VDD_POD과, 접지전압 VSS으로 데이터를 전달받게 된다. 이로 인하여, 데이터 쓰기 명령(Write Command)의 인가시점 이후에 프리차지 명령(Precharge Command)을 인가할 수 있는 시간(tWR)을 단축시킬 수 있게 된다. 특히, 메모리 셀(400)이 비활성화된 상태에서 데이터를 유지할 수 있는 시간이 향상된다.
메모리 셀(400)이 활성화된다는 것은 워드라인 WL을 통해서 전달되는 제어전압에 의해서 셀 트랜지스터 T가 턴 온 되어, 셀 커패시터 C와 정 비트라인 BL 사이가 전기적으로 연결된다는 것을 의미한다. 또한, 메모리 셀(400)이 비활성화된다는 것은 셀 트랜지스터 T가 턴 오프 된다는 것을 의미한다.
또한, 반도체 장치는 액티브 명령(Active Command), 프리차지 명령(Precharge Command), 데이터 쓰기 명령(Write Command) 등에 의해서 해당 동작모드로 진입하게 된다. 주로, 명령 신호의 인가 시점으로부터 예정된 시간 이후에 실질적으로 해당 동작 모드로 진입하게 된다.
또한, 반도체 장치는 액티브 명령(Active Command)과 프리차지 명령(Precharge Command) 사이에 데이터 쓰기 명령(Write Command) 또는 데이터 읽기 명령(Read Command)이 인가되어 데이터 쓰기 동작 또는 데이터 읽기 동작을 수행하게 된다.
도 2는 도 1의 구동신호 생성부(100)에 관한 상세 회로도이다.
구동신호 생성부(100)는 오버 드라이빙 구동신호 생성부(110), 전원 구동신호 생성부(120), 포스트 오버 드라이빙(Post Over Driving, 이하, POD라 함) 구동신호 생성부(130), POD 제어부(140) 및 조합부(160)를 포함한다.
오버 드라이빙 구동신호 생성부(110)는 센스앰프 액티브 신호에 대응하여 오버 드라이빙 동작을 제어하기 위한 풀업 구동신호 SAP1를 생성한다. 그리고, 전원 구동신호 생성부(120)는 센스앰프 액티브 신호에 대응하여 노말 동작을 제어하기 위한 풀업 구동신호 SAP2를 생성한다. 또한, POD 구동신호 생성부(130)는 센스앰프 액티브 신호에 대응하여 포스트 오버 드라이빙 동작을 제어하기 위한 구동신호 SAP3_PRE를 생성한다. 그리고, 구동신호 생성부(170)는 센스앰프 액티브 신호에 대응하여 노말 동작을 제어하기 위한 풀다운 구동신호 SAN를 생성한다.
POD 제어부(140)는 전원전압 VDD, 전압 트리밍신호 VTRIM, 주파수 트리밍신호 FTRIM 및 클록 CLK에 대응하여 POD 제어신호 POD_OFF를 출력한다. 이러한 POD 제어부(140)는 전원전압 VDD 레벨을 센싱하여 고전압 레벨인 경우 POD 동작을 중지시키기 위한 POD 제어신호 POD_OFF를 활성화시킨다.
또한, 조합부(160)는 구동신호 SAP3_PRE와 POD 제어신호 POD_OFF를 조합하여 풀업 구동신호 SAP3를 선택적으로 활성화시킨다. 조합부(160)는 구동신호 SAP3_PRE와 POD 제어신호 POD_OFF의 반전신호 중 적어도 어느 하나가 로우 레벨인 경우 풀업 구동신호 SAP3를 비활성화시킨다.
이러한 조합부(160)는 인버터 IV1와 앤드게이트 AND1를 포함한다. 앤드게이트 AND1는 구동신호 SAP3_PRE와 인버터 IV1에 의해 반전된 POD 제어신호 POD_OFF를 앤드연산하여 풀업 구동신호 SAP3를 출력한다.
도 3은 도 1의 센스앰프 구동부(200)에 관한 상세 회로도이다.
센스앰프 구동부(200)는 프리차지 구동부(210), 풀업 구동부(220~240) 및 풀다운 구동부(250)를 포함한다.
여기서, 프리차지 구동부(210)는 프리차지 모드에서 프리차지신호 BLEQ에 따라 풀업 전원라인 RTO과 풀다운 전원라인 SB에 이퀄라이징 전압 VBLEQ을 공급한다. 이러한 프리차지 구동부(210)는 게이트 단자가 공통 연결된 복수의 NMOS 트랜지스터 N1~N3를 포함한다.
NMOS 트랜지스터 N1는 이퀄라이징 전압 VBLEQ 인가단과 풀업 전원라인 RTO 사이에 연결되고, NMOS 트랜지스터 N2는 이퀄라이징 전압 VBLEQ 인가단과 풀다운 전원라인 SB 사이에 연결된다. 그리고, NMOS 트랜지스터 N3는 풀업 전원라인 RTO과 풀다운 전원라인 SB 사이에 연결된다.
그리고, 풀업 구동부(220)는 오버 드라이빙 구간 동안 풀업 구동신호 SAP1가 활성화되면 풀업 전원라인 RTO에 오버 드라이빙 전압인 전원전압 VDD을 공급한다. 이러한 풀업 구동부(220)는 NMOS 트랜지스터 N4를 포함한다. NMOS 트랜지스터 N4는 전원전압 VDD 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 SAP1가 인가된다.
그리고, 풀업 구동부(230)는 액티브 구간 동안 풀업 구동신호 SAP2가 활성화되면 풀업 전원라인 RTO에 코아전압 VCORE을 공급한다. 이러한 풀업 구동부(230)는 NMOS 트랜지스터 N5를 포함한다. NMOS 트랜지스터 N5는 코아전압 VCORE 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 SAP2가 인가된다.
또한, 풀업 구동부(240)는 포스트 오버 드라이빙 구간 동안 풀업 구동신호 SAP3가 활성화되면 풀업 전원라인 RTO에 POD 전압 VDD_POD을 공급한다. 이러한 풀업 구동부(240)는 NMOS 트랜지스터 N6를 포함한다. NMOS 트랜지스터 N6는 POD 전압 VDD_POD 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 SAP3가 인가된다.
또한, 풀다운 구동부(250)는 액티브 구간 동안 풀다운 구동신호 SAN가 활성화되면 풀다운 전원라인 SB에 접지전압 VSS을 공급한다. 이러한 풀다운 구동부(250)는 NMOS 트랜지스터 N7를 포함한다. NMOS 트랜지스터 N7는 접지전압 VSS 인가단과 풀다운 전원라인 SB 사이에 연결되어 게이트 단자를 통해 풀다운 구동신호 SAN가 인가된다.
도 4는 도 3의 센스앰프 구동부(200)에 관한 동작 파형도이다.
먼저, 오버 드라이빙 동작 모드시 풀업 구동신호 SAP1가 활성화되면 풀업 구동부(220)가 동작하게 된다. 그러면, 오버 드라이빙 동작 구간 동안에는 풀업 전원라인 RTO에 전원전압 VDD이 인가된다.
이후에, 노말 액티브 동작 모드시 풀업 구동신호 SAP2가 활성화되면 풀업 구동부(230)가 동작하게 된다. 그러면, 노말 동작 구간 동안에는 풀업 전원라인 RTO에 코아전압 VCORE이 인가된다.
다음에, 포스트 오버 드라이빙 동작 모드시 풀업 구동신호 SAP3가 활성화되면 풀업 구동부(240)가 동작하게 된다. 그러면, POD 동작 구간 동안에는 풀업 전원라인 RTO에 전원전압보다 높은 POD 전압 VDD_POD이 인가된다.
도 5는 도 2의 포스트 오버 드라이빙 제어부(140)에 관한 상세 구성도이다.
포스트 오버 드라이빙 제어부(140)는 기준전압 생성부(141), 전원 잡음 제거부(142) 및 전압 비교부(146)를 포함한다.
기준전압 생성부(141)는 전원전압 VDD과 전압 트리밍신호 VTRIM에 대응하여 기준전압 VREFDD를 전압 비교부(146)에 출력한다. 기준전압 생성부(141)는 전압 트리밍신호 VTRIM[n:1]에 의해 기준전압 VREFDD의 레벨을 특정 범위 내에서 트리밍 할 수 있다. 예를 들어, 기준전압 생성부(141)는 POD를 적용하기 위한 전원전압 VDD을 최적 값으로 설정하기 위해 전압 트리밍신호 VTRIM[n:1]를 통해 외부에서 기준전압 VREFDD을 가변할 수 있다.
그리고, 전원 잡음 제거부(142)는 전원전압 VDD, 주파수 트리밍신호 FTRIM 및 클록 CLK에 대응하여 필터링된 전원전압 VDD_LPF과 업데이트신호 UPDATE를 전압 비교부(146)에 출력한다.
이러한 전원 잡음 제거부(142)는 저역통과 필터(143), 주파수 분할부(144) 및 업데이트부(145)를 포함한다.
저역통과 필터(143)는 전원전압 VDD 레벨에서 잡음을 제거하여 필터링된 전원전압 VDD_LPF을 생성한다. 예를 들어, 저역통과 필터(143)는 전원전압 VDD에서 순간적으로 변하는 특성을 제거하고 완만한 변화의 전압 파형으로 감쇄되도록 한다. 저역통과 필터(143)는 주파수 트리밍신호 FTRIM[n:1]에 의해 필터링된 전원전압 VDD_LFP의 시간적 변화 특성(주파수 특성)을 특정 범위 내에서 트리밍 할 수 있다. 여기서, 주파수 트리밍신호 FTRIM[n:1]는 전원 잡음 제거부(142)의 주파수 특성을 결정하기 위한 신호이다.
그리고, 주파수 분할부(144)는 클록 CLK을 주파수 분할하여 분할 클록 CLK_DIV를 업데이트부(145)에 출력한다. 만약, 필터링된 전원전압 VDD_LPF의 시간적인 변화가 빠른 경우 분할 클록 CLK_DIV을 제어하여 클록 주파수를 빠르게 제어할 수 있다. 반면에, 필터링된 전원전압 VDD_LPF의 시간적 변화가 느린 경우 분할 클록 CLK_DIV을 제어하여 클록 주파수를 느리게 제어하고 전력 소모를 줄일 수 있다.
또한, 주파수 분할부(144)는 주파수 트리밍신호 FTRIM[n:1]에 의해 분할 클록 CLK_DIV을 특정 범위 내에서 트리밍 할 수 있다. 예를 들어, 주파수 분할부(144)는 POD를 적용하기 위한 클록 CLK을 최적 값으로 설정하기 위해 주파수 트리밍신호 FTRIM[n:1]를 통해 분할 클록 CLK_DIV의 주파수를 외부에서 가변할 수 있다.
업데이트부(145)는 전압 비교부(146)를 분할 클록 CLK_DIV에 동기시켜 제어하기 위한 업데이트신호 UPDATE를 전압 비교부(146)에 출력한다. 즉, 업데이트부(145)는 POD 동작 여부를 갱신하기 위한 업데이트신호 UPDATE를 펄스 신호로 생성하여 전압 비교부(146)에 출력한다.
또한, 전압 비교부(146)는 기준전압 VREFDD과 필터링된 전원전압 VDD_LPF를 비교하고 래치하여 POD 제어신호 POD_OFF를 출력한다. 여기서, 전압 비교부(146)는 업데이트신호 UPDATE가 하이 레벨인 구간에서만 POD 동작 여부를 갱신하여 불필요한 갱신 동작이 이루어지지 않도록 한다.
예를 들어, 전압 비교부(146)는 기준전압 VREFDD 보다 필터링된 전원전압 VDD_LPF이 더 높은 레벨인 경우 POD 제어신호 POD_OFF를 활성화시킨다. 반면에, 전압 비교부(146)는 기준전압 VREFDD 보다 필터링된 전원전압 VDD_LPF이 더 낮은 레벨인 경우 POD 제어신호 POD_OFF를 비활성화시킨다. 그리고, 전압 비교부(146)는 업데이트신호 UPDATE의 클록에 동기하여 POD 제어신호 POD_OFF의 출력을 제어한다.
이러한 구성을 갖는 도 5의 포스트 오버 드라이빙 제어부(140)에 관한 동작과정을 도 6의 동작 파형도를 참조하여 설명하면 다음과 같다.
먼저, 기준전압 생성부(141)는 전원전압 VDD에 대응하여 기준전압 VREFDD을 생성하고 전압 비교부(146)에 출력한다. 그리고, 저역통과 필터(143)는 전원전압 VDD에서 잡음을 제거하여 필터링된 전원전압 VDD_LPF을 전압 비교부(146)에 출력한다.
그리고, 주파수 분할부(144)는 클록 CLK을 주파수 분할하여 특정 주기를 갖는 분할 클록 CLK_DIV을 생성하여 업데이트부(145)에 출력한다. 여기서, 주파수 분할부(144)는 분할 클록 CLK_DIV의 4 클록 단위 또는 8클록 단위로 분할하여 출력할 수 있으며, 분할 단위는 한정되지 않는다. 업데이트부(145)는 분할 클록 CLK_DIV이 하이 레벨로 천이하는 시점으로부터 특정 구간 동안 하이 레벨로 활성화되는 펄스 신호를 업데이트신호 UPDATE로 생성한다.
이어서, 전압 비교부(146)는 업데이트신호 UPDATE가 하이 레벨인 펄스 구간 동안 기준전압 VREFDD과 필터링된 전원전압 VDD_LPF를 비교하여 POD 제어신호 POD_OFF의 활성화 상태를 제어한다. 전압 비교부(146)는 이후에 다른 업데이트신호 UPDATE가 하이 레벨로 활성화되기 이전까지 POD 제어신호 POD_OFF를 래치한다.
예를 들어, 전압 비교부(146)는 업데이트신호 UPDATE가 하이 레벨인 펄스 구간 동안 기준전압 VREFDD 보다 필터링된 전원전압 VDD_LPF이 더 높은 레벨인 경우 POD 제어신호 POD_OFF를 하이 레벨로 출력한다. 즉, 기준전압 VREFDD 보다 필터링된 전원전압 VDD_LPF이 더 높은 레벨인 경우 전원전압 VDD이 목표로 하는 고전압 레벨로 상승 된 것을 의미하므로 포스트 오버 드라이빙 동작을 수행할 필요가 없다.
POD 제어신호 POD_OFF가 하이 레벨인 경우 인버터 IV1의 출력이 로우 레벨이 된다. 그러면, 조합부(160)는 구동신호 SAP3_PRE의 레벨과 무관하게 풀업 구동신호 SAP3를 로우 레벨로 비활성화시킨다. 이러한 경우 풀업 구동부(240)가 턴 오프 되어 포스트 오버 드라이빙 구간 동안에도 풀업 전원라인 RTO에 POD 전압 VDD_POD이 공급되지 않는다. 이에 따라, 전원전압 VDD의 레벨이 충분히 높은 상태에서는 포스트 오버 드라이빙 동작이 수행되지 않도록 하여 불필요한 전력 소모를 줄일 수 있도록 한다.
도 7은 도 2의 포스트 오버 드라이빙 제어부(140_1)에 관한 다른 실시예이다.
포스트 오버 드라이빙 제어부(140_1)는 기준전압 생성부(147), 전압 분배부(148), 전압 비교부(149), 업데이트부(150) 및 저역통과 필터(151)를 포함한다. 도 5의 실시예에서 일반적으로 저항과 캐패시터로 구현하여 비교적 큰 면적을 차지하는 저역통과 필터를 도 7의 실시예는 디지털적으로 구현하여 도 5의 실시예에 비해서 면적을 감소시킬 수 있다.
기준전압 생성부(147)는 전원전압 VDD과 전압 트리밍신호 VTRIM에 대응하여 기준전압 VREFDD를 전압 비교부(149)에 출력한다. 기준전압 생성부(147)는 전압 트리밍신호 VTRIM[n:1]에 의해 기준전압 VREFDD의 레벨을 특정 범위 내에서 트리밍 할 수 있다. 예를 들어, 기준전압 생성부(141)는 POD를 적용하기 위한 전원전압 VDD을 최적 값으로 설정하기 위해 전압 트리밍신호 VTRIM[n:1]를 통해 외부에서 기준전압 VREFDD을 가변할 수 있다. 그리고, 전압 분배부(148)는 전원전압 VDD을 분배하여 분배전압 VDD_DIV를 전압 비교부(149)에 출력한다.
또한, 전압 비교부(149)는 기준전압 VREFDD과 분배전압 VDD_DIV을 비교하여 제어신호 POD_OFF_PRE를 출력한다. 여기서, 전압 비교부(149)는 업데이트신호 UPDATE가 하이 레벨인 구간에서만 POD 동작 여부를 갱신하여 불필요한 갱신 동작이 이루어지지 않도록 한다.
예를 들어, 전압 비교부(149)는 기준전압 VREFDD 보다 분배전압 VDD_DIV이 더 높은 레벨인 경우 제어신호 POD_OFF_PRE를 활성화시킨다. 반면에, 전압 비교부(149)는 기준전압 VREFDD 보다 분배전압 VDD_DIV이 더 낮은 레벨인 경우 제어신호 POD_OFF_PRE를 비활성화시킨다. 그리고, 전압 비교부(149)는 업데이트신호 UPDATE의 클록에 동기하여 제어신호 POD_OFF_PRE의 출력을 제어한다.
업데이트부(150)는 전압 비교부(149)를 클록 CLK에 동기시켜 제어하기 위한 업데이트신호 UPDATE를 전압 비교부(149)에 출력한다. 즉, 업데이트부(150)는 POD 동작 여부를 갱신하기 위한 업데이트신호 UPDATE를 펄스 신호로 생성하여 전압 비교부(149)에 출력한다.
저역통과 필터(151)는 제어신호 POD_OFF_PRE에서 잡음을 제거하여 필터링된 POD 제어신호 POD_OFF를 생성한다. 저역통과 필터(151)는 주파수 트리밍신호 FTRIM[n:1]에 의해 POD 제어신호 POD_OFF의 레벨을 특정 범위 내에서 트리밍 할 수 있다. 예를 들어, 저역통과 필터(151)는 POD를 적용하기 위한 클록 CLK을 최적 값으로 설정하기 위해 주파수 트리밍신호 FTRIM[n:1]를 통해 POD 제어신호 POD_OFF의 주파수를 외부에서 가변할 수 있다.
이러한 구성을 갖는 도 7의 포스트 오버 드라이빙 제어부(140_1)에 관한 동작과정을 도 8의 동작 파형도를 참조하여 설명하면 다음과 같다.
먼저, 기준전압 생성부(147)는 전원전압 VDD에 대응하여 기준전압 VREFDD을 생성하고 전압 비교부(149)에 출력한다. 그리고, 전압 분배부(148)는 전원전압 VDD을 분배하여 분배전압 VDD_DIV을 전압 비교부(149)에 출력한다.
그리고, 업데이트부(150)는 클록 CLK이 하이 레벨로 천이하는 시점으로부터 특정 구간 동안 하이 레벨로 활성화되는 펄스 신호를 업데이트신호 UPDATE로 생성하여 전압 비교부(149)에 출력한다.
이어서, 전압 비교부(149)는 업데이트신호 UPDATE가 하이 레벨인 펄스 구간 동안 기준전압 VREFDD과 분배전압 VDD_DIV을 비교하여 제어신호 POD_OFF_PRE를 저역통과 필터(151)에 출력한다.
예를 들어, 전압 비교부(149)는 업데이트신호 UPDATE가 하이 레벨인 펄스 구간 동안 기준전압 VREFDD 보다 분배전압 VDD_DIV이 더 높은 레벨인 경우 제어신호 POD_OFF_PRE를 하이 레벨로 출력한다. 전압 비교부(149)는 이후에 다른 업데이트신호 UPDATE가 하이 레벨로 활성화되기 이전까지 제어신호 POD_OFF_PRE를 래치한다. 즉, 기준전압 VREFDD 보다 분배전압 VDD_DIV이 더 높은 레벨인 경우 전원전압 VDD이 목표로 하는 고전압 레벨로 상승 된 것을 의미하므로 포스트 오버 드라이빙 동작을 수행할 필요가 없다.
반면에, 전압 비교부(149)는 업데이트신호 UPDATE가 하이 레벨인 펄스 구간 동안 기준전압 VREFDD 보다 분배전압 VDD_DIV이 더 낮은 레벨인 경우 제어신호 POD_OFF_PRE를 로우 레벨로 출력한다. 즉, 기준전압 VREFDD 보다 분배전압 VDD_DIV이 더 낮은 레벨인 경우 전원전압 VDD이 저전압 레벨인 것을 의미하므로 포스트 오버 드라이빙 수행해야 한다.
다음에, 저역통과 필터(151)는 제어신호 POD_OFF_PRE에서 잡음을 제거하여 필터링된 POD 제어신호 POD_OFF를 출력한다. 본 발명의 실시예에서 저역통과 필터(151)는 제어신호 POD_OFF_PRE를 디지털 적으로 필터링하여 POD 제어신호 POD_OFF의 로직 상태를 제어할 수 있다. 그리고, 저역통과 필터(151)를 디지털 필터로 구현하는 경우 필터의 면적을 줄일 수 있다.
예를 들어, 제어신호 POD_OFF_PRE가 로직 "1" 상태가 되는 개수를 N 클록(예를 들어, N=4) 동안 누적해서 POD 제어신호 POD_OFF의 로직 상태를 제어할 수 있다. 즉, 제어신호 POD_OFF_PRE가 로직 "1" 상태가 되는 개수가 N/2 보다 크면 POD 제어신호 POD_OFF를 하이 레벨로 출력한다. 반면에, 제어신호 POD_OFF_PRE가 로직 "1" 상태가 되는 개수가 N/2 보다 같거나 작으면 POD 제어신호 POD_OFF를 로우 레벨로 출력한다.
도 8의 타이밍도에서는 제어신호 POD_OFF_PRE가 로직 "1" 상태가 되는 개수가 "3"이 되면 N/2(예를 들어, N=4) 보다 커지게 되는 경우이므로 POD 제어신호 POD_OFF를 하이 레벨로 출력하여 포스트 오버 드라이빙 동작이 수행되지 않도록 한다.
즉, 필터링된 POD 제어신호 POD_OFF가 하이 레벨인 경우 인버터 IV1의 출력이 로우 레벨이 된다. 그러면, 조합부(160)는 구동신호 SAP3_PRE의 레벨과 무관하게 풀업 구동신호 SAP3를 로우 레벨로 비활성화시킨다. 이러한 경우 풀업 구동부(240)가 턴 오프 되어 포스트 오버 드라이빙 구간 동안에도 풀업 전원라인 RTO에 POD 전압 VDD_POD이 공급되지 않는다. 이에 따라, 전원전압 VDD의 레벨이 충분히 높은 상태에서는 포스트 오버 드라이빙 동작이 수행되지 않도록 하여 불필요한 전력 소모를 줄일 수 있도록 한다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (20)

  1. 제 3풀업 구동신호에 대응하여 포스트 오버 드라이빙 동작 구간 동안 센스앰프의 풀업 전원라인에 포스트 오버 드라이빙 전압을 공급하는 센스앰프 구동부; 및
    전압 트리밍신호에 의해 설정된 기준전압과 전원전압의 레벨을 비교하여 포스트 오버 드라이빙 동작 여부를 제어하기 위한 상기 제 3풀업 구동신호를 생성하는 구동신호 생성부를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
  2. 제 1항에 있어서, 상기 구동신호 생성부는
    상기 포스트 오버 드라이빙 동작을 제어하기 위한 구동신호를 생성하는 포스트 오버 드라이빙 구동신호 생성부;
    상기 전원전압의 레벨을 상기 기준전압과 비교하여 상기 포스트 오버 드라이빙 동작 여부를 제어하기 위한 포스트 오버 드라이빙 제어신호를 출력하는 포스트 오버 드라이빙 제어부; 및
    상기 구동신호와 상기 포스트 오버 드라이빙 제어신호를 조합하여 상기 제 3풀업 구동신호를 출력하는 조합부를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
  3. 제 2항에 있어서, 상기 포스트 오버 드라이빙 제어부는
    상기 전압 트리밍신호에 의해 상기 전원전압을 트리밍하여 상기 기준전압을 생성하는 기준전압 생성부;
    상기 전원전압을 필터링하여 필터링된 전원전압을 생성하고, 클록에 대응하여 상기 포스트 오버 드라이빙 동작을 갱신하기 위한 업데이트신호를 출력하는 전원 잡음 제거부; 및
    상기 업데이트신호의 활성화시 상기 기준전압과 상기 필터링된 전원전압을 비교하여 상기 포스트 오버 드라이빙 제어신호를 출력하는 전압 비교부를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
  4. 제 3항에 있어서, 상기 전원 잡음 제거부는
    상기 전원전압을 필터링하여 상기 필터링된 전원전압을 출력하는 저역통과 필터;
    상기 클록을 주파수 분할하여 분할 클록을 생성하는 주파수 분할부; 및
    상기 분할 클록에 대응하여 특정 펄스 구간을 갖는 상기 업데이트신호를 출력하는 업데이트부를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
  5. 제 4항에 있어서, 상기 업데이트신호는
    상기 분할 클록이 하이 레벨로 천이하는 시점으로부터 특정 펄스 구간 동안 하이 레벨로 인에이블되는 신호인 것을 특징으로 하는 센스앰프 구동 장치.
  6. 제 4항에 있어서, 상기 저역통과 필터와 상기 주파수 분할부는 주파수 트리밍신호에 의해 트리밍 되는 것을 특징으로 하는 센스앰프 구동 장치.
  7. 제 3항에 있어서, 상기 전압 비교부는
    상기 업데이트신호의 활성화 구간 동안 상기 기준전압보다 상기 필터링된 전원전압이 더 높은 경우 상기 포스트 오버 드라이빙 제어신호를 하이 레벨로 래치하여 출력하는 것을 특징으로 하는 센스앰프 구동 장치.
  8. 제 2항에 있어서, 상기 포스트 오버 드라이빙 제어부는
    상기 전압 트리밍신호에 의해 상기 전원전압을 트리밍하여 상기 기준전압을 생성하는 기준전압 생성부;
    상기 전원전압을 분배하여 분배전압을 출력하는 전압 분배부;
    클록에 대응하여 특정 펄스 구간을 갖는 업데이트신호를 출력하는 업데이트부;
    상기 업데이트신호의 활성화시 상기 기준전압과 상기 분배전압을 비교하여 제어신호를 출력하는 전압 비교부; 및
    상기 제어신호를 필터링하여 상기 포스트 오버 드라이빙 제어신호를 출력하는 저역통과 필터를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
  9. 제 8항에 있어서, 상기 업데이트신호는
    상기 클록이 하이 레벨로 천이하는 시점으로부터 특정 펄스 구간 동안 하이 레벨로 인에이블되는 신호인 것을 특징으로 하는 센스앰프 구동 장치.
  10. 제 8항에 있어서, 상기 저역통과 필터는
    상기 제어신호가 로직 "1" 상태가 되는 개수를 N 클록 동안 누적해서 상기 포스트 오버 드라이빙 제어신호의 로직 상태를 제어하는 것을 특징으로 하는 센스앰프 구동 장치.
  11. 제 10항에 있어서, 상기 저역통과 필터는
    상기 제어신호가 로직 "1" 상태가 되는 개수가 N/2(N은 클록 수) 보다 크면 상기 포스트 오버 드라이빙 제어신호를 하이 레벨로 출력하고,
    상기 제어신호가 로직 "1" 상태가 되는 개수가 N/2 보다 같거나 작으면 상기 포스트 오버 드라이빙 제어신호를 로우 레벨로 출력하는 것을 특징으로 하는 센스앰프 구동 장치.
  12. 제 8항에 있어서, 상기 저역통과 필터는
    주파수 트리밍신호에 의해 트리밍 되는 것을 특징으로 하는 센스앰프 구동 장치.
  13. 제 2항에 있어서, 상기 조합부는
    상기 구동신호와 상기 포스트 오버 드라이빙 제어신호의 반전신호 중 적어도 어느 하나가 로우 레벨인 경우 상기 제 3풀업 구동신호를 로우 레벨로 출력하는 것을 특징으로 하는 센스앰프 구동 장치.
  14. 제 1항에 있어서, 상기 포스트 오버 드라이빙 전압은
    상기 전원전압보다 높은 레벨을 갖는 것을 특징으로 하는 센스앰프 구동 장치.
  15. 제 1항에 있어서, 상기 센스앰프 구동부는
    상기 제 3풀업 구동신호에 의해 구동되어 상기 포스트 오버 드라이빙 전압을 상기 풀업 전원라인에 공급하는 제 3풀업 구동부를 포함하고,
    상기 기준전압보다 상기 전원전압의 레벨이 더 높은 경우 상기 제 3풀업 구동신호가 비활성화되어 상기 포스트 오버 드라이빙 전압의 공급이 차단되는 것을 특징으로 하는 센스앰프 구동 장치.
  16. 제 1항에 있어서, 상기 센스앰프 구동부는
    상기 센스앰프의 상기 풀업 전원라인과 풀다운 전원라인을 프리차지 시키는 프리차지 구동부;
    오버 드라이빙 구간 동안 제 1풀업 구동신호에 대응하여 상기 풀업 전원라인에 상기 전원전압을 공급하는 제 1풀업 구동부;
    노말 동작 구간 동안 제 2풀업 구동신호에 대응하여 상기 풀업 전원라인에 코아전압을 공급하는 제 2풀업 구동부; 및
    풀다운 구동신호에 대응하여 상기 풀다운 전원라인에 접지전압을 공급하는 풀다운 구동부를 더 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
  17. 풀업 전원라인과 풀다운 전원라인에 인가되는 전압에 따라 상기 데이터를 센싱 및 증폭하는 센스앰프; 및
    전압 트리밍신호에 의해 설정된 기준전압과 전원전압의 레벨을 비교하여 포스트 오버 드라이빙 동작 여부를 제어하기 위한 제 3풀업 구동신호를 생성하고, 상기 제 3풀업 구동신호에 대응하여 포스트 오버 드라이빙 동작 구간 동안 상기 풀업 전원라인에 포스트 오버 드라이빙 전압을 선택적으로 공급하는 센스앰프 구동 장치를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서, 상기 센스앰프 구동 장치는
    상기 기준전압보다 상기 전원전압의 레벨이 더 높은 경우 상기 제 3풀업 구동신호가 비활성화되어 상기 포스트 오버 드라이빙 전압의 공급이 차단되는 것을 특징으로 하는 반도체 장치.
  19. 제 17항에 있어서, 상기 센스앰프 구동 장치는
    상기 전압 트리밍신호에 의해 상기 전원전압을 트리밍하여 상기 기준전압을 생성하는 기준전압 생성부;
    상기 전원전압을 필터링하여 필터링된 전원전압을 출력하는 저역통과 필터;
    클록을 주파수 분할하여 분할 클록을 생성하는 주파수 분할부; 및
    상기 분할 클록에 대응하여 특정 펄스 구간을 갖는 업데이트신호를 출력하는 업데이트부; 및
    상기 업데이트신호의 활성화시 상기 기준전압과 상기 필터링된 전원전압을 비교하여 상기 제 3풀업 구동신호를 제어하기 위한 포스트 오버 드라이빙 제어신호를 출력하는 전압 비교부를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 17항에 있어서, 상기 센스앰프 구동 장치는
    상기 전압 트리밍신호에 의해 상기 전원전압을 트리밍하여 상기 기준전압을 생성하는 기준전압 생성부;
    상기 전원전압을 분배하여 분배전압을 출력하는 전압 분배부;
    클록에 대응하여 특정 펄스 구간을 갖는 업데이트신호를 출력하는 업데이트부;
    상기 업데이트신호의 활성화시 상기 기준전압과 상기 분배전압을 비교하여 제어신호를 출력하는 전압 비교부; 및
    상기 제어신호를 필터링하여 상기 제 3풀업 구동신호를 제어하기 위한 포스트 오버 드라이빙 제어신호를 출력하는 저역통과 필터를 포함하는 것을 특징으로 하는 반도체 장치.
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