KR20130053603A - 증폭 회로 및 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 증폭 회로는, 입력 데이터를 증폭하는 증폭부; 및 상기 증폭부에 상기 증폭부의 동작 초기구간과 상기 초기구간 이후에 서로 다른 레벨의 백바이어스 전압을 제공하는 백바이어스 전압 제공부를 포함할 수 있다.

Description

증폭 회로 및 반도체 메모리 장치{AMPLIFIER CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 입력 데이터를 증폭하는 증폭 회로에 관한 것이다.
입력 데이터를 증폭하는 증폭 회로는, 통신, 반도체 분야 등 다양한 분야에서 사용된다. 예를 들어, 디램(DRAM) 등과 같은 반도체 메모리 소자는 비트라인 센스앰프를 사용하여 메모리 셀 데이터를 증폭한다. 구체적으로, 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 센스앰프는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
도 1은 종래의 비트라인 센스앰프(10), 센스앰프 제어부(20) 및 셀어레이부(30)를 나타낸 도면이다.
도 1에 도시된 비트라인 센스앰프(10)는 정비트라인(BL)과 부비트라인(BLB)의 전압 차이를 감지하여 증폭한다. 도 1에 도시된 비트라인 센스앰프(10)는 두 개의 PMOS트랜지스터(P1, P2)와 두 개의 NMOS 트랜지스터(N1, N2)를 포함할 수 있다. 구체적으로 정비트라인(BL)의 전압레벨이 부비트라인(BLB)의 전압레벨보다 상대적으로 더 높다면, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N2)는 턴온되고, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N1)는 턴오프된다. 그로 인해, 정비트라인(BL)의 전압 레벨은 풀업 전원공급단(RTO)에 의해 코어전압(VCORE) 레벨로 증폭되고, 부비트라인(BLB)의 전압레벨은 풀다운 전원공급단(SB)에 의해 접지전압(VSS) 레벨로 증폭된다. 반대로, 부비트라인(BLB)의 전압 레벨이 정비트라인(BL)의 전압레벨보다 상대적으로 더 높다면, 부비트라인(BLB)의 전압레벨은 풀업 전원공급단(RTO)에 의해 코어전압(VCORE) 레벨로 증폭되고, 정비트라인(BL)의 전압레벨은 풀다운 전원공급단(SB)에 의해 접지전압(VSS) 레벨로 증폭된다.
도 1에 도시된 센스앰프 제어부(20)는 풀업 증폭 활성화 신호(SAP)에 응답해 코어전압(VCORE)을 센스앰프(10)의 풀업 전원공급단(RTO)에 공급하는 풀업 제어부(21) 및 풀다운 증폭 활성화 신호(SAN)에 응답해 접지전압(VSS)을 센스앰프(10)의 풀다운 전원공급단(SB)에 공급하는 풀다운 제어부(22)를 포함한다. 여기서 풀업 증폭 활성화 신호(SAP)와 풀다운 증폭 활성화 신호(SAN)은 프리차지 동작시 로우 레벨로 비활성화되고, 액티브 동작시 하이 레벨로 활성화된다.
도 1에 도시된 센스앰프(10)와 센스앰프 제어부(20)의 전체적인 동작을 설명한다. 평상시 비트라인 센스앰프(10)에 연결되어 있는 비트라인 쌍(BL, BLB)은 동일한 전위로 프리차지(precharge)되어 있다. 워드라인1(WL1)이 인에이블되면 워드라인1(WL1)에 연결되어 있는 셀 트랜지스터(31)가 턴온되고 이 셀 트랜지스터(31)의 채널을 통해 캐패시터(32)에 있는 데이터가 정비트라인(BL)으로 흘러들어가게 된다(차지 쉐어링(charge sharing)). 이 때, 부비트라인(BLB)는 프리차지 전압 레벨을 유지하고 정비트라인(BL)만이 차지쉐어링을 통해 전위가 변하게 된다. 한편, 액티브 동작시 풀업 증폭 활성화 신호(SAP)와 풀다운 증폭 활성화 신호(SAN)는 로우 레벨에서 하이 레벨로 활성화된다. 활성화된 풀업 증폭 활성화 신호(SAP)에 응답해 풀업 제어부(21)가 활성화되어 풀업 전원공급단(RTO)으로 코어전압(VCORE)이 공급된다. 그리고 활성화된 풀다운 증폭 활성화 신호(SAN)에 응답해 풀다운 제어부(22)가 활성화되어 풀다운 전원공급단(SB)으로 접지전압(VSS)이 공급된다. 이렇게 코어전압(VCORE) 레벨로 조절된 풀업 전원 공급단(RTO)과 접지전압(VSS) 레벨로 조절된 풀다운 전원 공급단(SB)을 이용하여 비트라인 센스앰프(10)는 정비트라인(BL)과 부비트라인(BLB)의 전압 차이를 증폭하게 된다.
이상적으로 비트라인 센스앰프(10)는 비트라인쌍(BL, BLB) 양단의 전위차가 조금이라도 있으면 이를 정확히 센싱하여 증폭할 수 있어야 하나, 현실적으로는 그렇지 못하다. 센싱동작을 수행할 수 있는 정도의 비트라인쌍(BL, BLB) 양단의 전위차(이하 'dV')를 비트라인 센스앰프의 오프셋(BLSA offset) 전압이라 부른다. 비트라인쌍(BL, BLB) 양단의 전위차(dV)가 오프셋 전압 이상 확보되지 못하면 비트라인 센스앰프(10)는 정확한 센싱동작을 보증하지 못하게 되는데, 이러한 오프셋 전압이 생기게 되는 인자로는 비트라인 센스앰프(10)의 미스매치(mismatch)를 들 수 있다. 센싱을 담당하는 비트라인 센스앰프(10) 내의 PMOS 트랜지스터 쌍(P1, P2)과 NMOS 트랜지스터 쌍(N1, N2)이 동일하게 제작되어야 하나, 현실에서는 구조적으로 레이아웃(layout)이 정확히 대칭적으로 그려지지 못하는 문제와 대칭적으로 그렸어도 패턴이 동일하게 형성되지 못하는 문제, 콘택(contact)이 동일하게 정의(define)되지 못하는 문제 등으로 비트라인 센스앰프(10)의 미스매치는 언제나 존재할 수밖에 없다.
도 2는 도 1에 도시된 비트라인 센스앰프(10)를 구성하는 NMOS 트랜지스터 쌍(N1, N2) 또는 PMOS 트랜지스터 쌍(P1, P2)의 문턱전압 미스매치 정도를 나타낸 그래프이다. 도 2에 도시된 바와 같이, NMOS 트랜지스터 쌍(N1, N2)의 문턱전압 미스매치 정도는 NMOS 트랜지스터(N1, N2)의 문턱전압(VT)이 높을수록 더 증가하게 된다. 마찬가지로, 센스앰프(10)를 구성하는 PMOS 트랜지스터 쌍(P1, P2)의 문턱전압 미스매치 정도는 PMOS 트랜지스터(P1, P2)의 문턱전압(VT)이 높을수록 더 증가하게 된다.
센스앰프(10)를 구성하는 PMOS 트랜지스터 쌍(P1, P2)의 문턱전압 미스매치 또는 NMOS 트랜지스터 쌍(N1, N2)의 문턱전압 미스매치 정도가 크면 비트라인 센스앰프(10)는 정확한 센싱동작을 보증하지 못하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 증폭부의 동작 구간에 따라 서로 다른 레벨의 백바이어스 전압을 공급받는 증폭 회로를 제공한다.
본 발명의 실시예에 따른 증폭 회로는, 입력 데이터를 증폭하는 증폭부; 및 상기 증폭부에 상기 증폭부의 동작 초기구간과 상기 초기구간 이후에 서로 다른 레벨의 백바이어스 전압을 제공하는 백바이어스 전압 제공부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는, 메모리 셀과 연결된 비트라인; 상기 비트라인에 실린 데이터를 증폭하는 센스앰프; 증폭 활성화 신호에 응답해 상기 센스앰프에 풀업 전압과 풀다운 전압을 공급하는 센스앰프 제어부; 상기 센스앰프에 상기 증폭 활성화 신호의 초기 활성화 구간과 상기 초기 활성화 구간 이후에 서로 다른 레벨의 백바이어스 전압을 제공하는 백바이어스 전압 제공부를 포함할 수 있다.
본 발명의 실시예에 따르면, 증폭 회로는 증폭부의 증폭 초기 동작 구간과 그 이후의 구간에 따라 서로 다른 레벨의 백바이어스 전압을 공급받음으로써 증폭부의 미스매치를 줄일 수 있고, 그로 인해 안정적인 증폭 동작을 보증할 수 있다.
도 1은 종래의 비트라인 센스앰프(10), 센스앰프 제어부(20) 및 셀어레이부(30)를 나타낸 도면.
도 2는 도 1에 도시된 센스앰프(10)를 구성하는 트랜지스터 쌍(N1, N2, P1, P2)의 문턱전압 미스매치를 나타낸 그래프.
도 3은 본 발명의 제1실시예에 따른 반도체 메모리 장치를 나타낸 도면.
도 4는 도 3에 도시된 반도체 메모리 장치의 타이밍을 나타낸 도면.
도 5는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 나타낸 도면.
도 6는 본 발명의 제3실시예에 따른 반도체 메모리 장치를 나타낸 도면.
도 7는 본 발명의 제4실시예에 따른 반도체 메모리 장치를 나타낸 도면.
도 8는 본 발명의 제5실시예에 따른 반도체 메모리 장치를 나타낸 도면.
도 9는 본 발명의 제6실시예에 따른 반도체 메모리 장치를 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1실시예에 따른 반도체 메모리 장치를 나타낸 도면이다.
반도체 메모리 장치는 정/부비트라인(BL, BLB), 센스앰프(100), 센스앰프 제어부(400), 제1백바이어스 전압 제공부(200), 및 제2백바이어스 전압 제공부(300)를 포함할 수 있다.
정/부비트라인(BL, BLB)은 메모리 셀(미도시)과 연결된다. 메모리 셀(미도시)로부터 독출된 데이터가 정/부비트라인(BL, BLB)에 실린다.
센스앰프(100)는 정비트라인(BL)과 부비트라인(BLB)의 전압 차이를 감지하여 증폭한다. 센스앰프(100)는 다수의 PMOS 트랜지스터(P3, P4) 및 다수의 NMOS 트랜지스터(N3, N4)를 포함할 수 있다. 센스앰프(100)는 도 1에 도시된 종래의 비트라인 센스앰프(10)와 구성 및 원리가 유사하므로 자세한 설명은 생략한다.
센스앰프 제어부(400)는 증폭 활성화 신호(SAP, SAN)에 응답해 센스앰프(100)에 풀업 전압과 풀다운 전압을 공급한다. 구체적으로 센스앰프 제어부(400)는 풀업 제어부(401) 및 풀다운 제어부(402)를 포함할 수 있다. 풀업 제어부(401)는 풀업 증폭 활성화 신호(SAP)에 응답해 풀업 전압을 센스앰프(100)에 공급한다. 도 3에서는 설명의 편의를 위해, 풀업 전압이 코어전압(VCORE)이고, 풀업 제어부(401)가 NMOS 트랜지스터로 구성된 경우를 예시하였다. 여기서 풀업 증폭 활성화 신호(SAP)는 프리차지 동작시에는 로우 레벨로 비활성화되고 액티브 동작시에는 하이 레벨로 활성화된다. 한편, 풀업 제어부(401)는 NMOS 트랜지스터 대신에 PMOS 트랜지스터로 설계될 수 있으며, 이 경우 풀업 증폭 활성화 신호(SAP)는 프리차지 동작시에 하이 레벨로 비활성화되고 액티브 동작시에 로우 레벨로 활성화되도록 설계될 수 있다.
풀다운 제어부(402)는 풀다운 증폭 활성화 신호(SAN)에 응답해 풀다운 전압을 센스앰프(100)에 공급한다. 도 3에서는 설명의 편의를 위해, 풀다운 전압이 접지전압(VSS)이고, 풀다운 제어부(402)가 NMOS 트랜지스터로 구성된 경우를 예시하였다. 여기서 풀다운 증폭 활성화 신호(SAN)는 프리차지 동작시에는 로우 레벨로 비활성화되고 액티브 동작시에는 하이 레벨로 활성화된다.
제1백바이어스 전압제공부(200)는 센스앰프(100)를 구성하는 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제1백바이어스 전압(VPP)을 제공한다. 구체적으로, 제1백바이어스 전압제공부(200)는 풀업 증폭 활성화 신호(SAP)의 활성화 구간 동안에(즉, 센스앰프(100)의 센싱 동작 구간 동안에) 제1백바이어스 전압(VPP)을 센스앰프(100)의 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 여기서 제1백바이어스 전압(VPP)은 고전압으로써, 전원전압(VDD)보다 더 높은 레벨의 전압인 것이 바람직하다. 도 3에서는 설명의 편의를 위해 제1백바이어스 전압제공부(200)가 제1백바이어스 전압(VPP)을 공급받는 제1백바이어스 전압 공급단(SL_P)으로 구성된 경우를 예시하였다. 제1백바이어스 전압 공급단(SL_P)은 제1백바이어스 전압(VPP)을 공급받아, 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공한다.
제2백바이어스 전압제공부(300)는 센스앰프(100)를 구성하는 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 센스앰프(100)의 센싱 구간(예를 들어, 센싱 초기 구간과 그 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 제공한다. 구체적으로 제2백바이어스 전압제공부(300)는 센스앰프(100)의 센싱 초기 구간과 그 이후, 예를 들어 풀다운 증폭 활성화 신호(SAN)의 초기 활성화 구간(이하 'T1'이라 함)과 초기 활성화 구간 이후(이하 'T2'이라 함)에 따라 서로 다른 레벨의 백바이어스 전압을 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공한다. 즉, 제2백바이어스 전압제공부(300)는 T1 구간에 제2-A레벨의 백바이어스 전압을 NMOS트랜지스터 쌍(N3, N4)의 벌크에 제공하고, T2 구간에 제2-B레벨의 백바이어스 전압을 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공한다. 여기서, 제2-B레벨의 백바이어스 전압(VBB)은 접지전압(VSS)의 레벨과 같거나 접지전압(VSS)의 레벨보다 더 낮은 레벨의 전압이고, 제2-A레벨의 백바이어스 전압은 제2-B레벨의 백바이어스 전압(VBB)보다 더 높은 레벨의 전압으로 설계될 수 있다.
도 3에서는 설명의 편의를 위해, 하나의 백바이어스 전압(VBB)을 T1 구간에서 더 높은 레벨로 증폭하여 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공되는 경우를 예시하였다. 즉, 제2백바이어스 전압제공부(300)는 T2구간에 백바이어스 전압(VBB)을 센스앰프(100)의 NMOS트랜지스터 쌍(N3, N4)의 벌크에 제공하고, T1구간에 백바이어스 전압(VBB)을 더 높은 레벨로 증폭시켜, 더 높은 레벨로 증폭된 백바이어스 전압(VBB)을 NMOS트랜지스터 쌍(N3, N4)의 벌크에 제공한다.
구체적으로, 제2백바이어스 전압제공부(300)는 백바이어스 전압(VBB)이 공급되는 제2백바이어스 전압 공급단(SL_N) 및 캐패시터(CN)를 포함할 수 있다. 제2백바이어스 전압 공급단(SL_N)은 백바이어스 전압(VBB)을 공급받아, NMOS트랜지스터 쌍(N3, N4)의 벌크에 제공한다. 캐패시터(CN)는 일단이 제2백바이어스 전압 공급단(SL_N)과 연결되고 타단이 N펄스신호(PCP_N)를 입력받는다. 여기서 N펄스신호(PCP_N)는 T1 구간에 하이 레벨로 활성화되고 T2 구간에 로우 레벨로 비활성화되는 신호이다. N펄스신호(PCP_N)는 N펄스 생성부(301)에서 생성되는데, 도 3에서는 N펄스 생성부(301)가 풀다운 증폭 활성화 신호(SAN)을 이용하여 N펄스신호(PCP_N)를 생성하는 경우를 예시하였다. T1 구간에 하이 레벨로 활성화된 N펄스신호(PCP_N)가 캐패시터(CN)의 일단에 입력되면, 캐패시터(CN)의 양단의 전압이 일정하게 유지되어야 하므로 제2백바이어스 전압 공급단(SL_N)의 전압 레벨은 T1 구간에 N펄스신호(PCP_N)의 전압 레벨 변화량에 대응하여 상승하게 된다. 그로 인해, 제2백바이어스 전압제공부(300)는 T2 구간에 백바이어스 전압(VBB)을 센스앰프(100)의 NMOS트랜지스터 쌍(N3, N4)의 벌크에 제공하고, T1 구간에 백바이어스 전압(VBB)을 더 높은 레벨로 증폭시켜, 더 높은 레벨로 증폭된 백바이어스 전압(VBB)을 NMOS트랜지스터 쌍(N3, N4)의 벌크에 제공한다.
한편, 도 3에서는 설명의 편의를 위해, 제2백바이어스 전압 제공부(300)가 하나의 백바이어스 전압(VBB)을 T1 구간에서 더 높은 레벨로 증폭하여 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공하는 경우를 예시하였으나, 제2백바이어스 전압제공부(300)는 서로 다른 레벨의 두 개의 백바이어스 전압을 사용하여 T1 구간과 T2 구간에 각각의 백바이어스 전압을 센스앰프(100)에 제공하도록 설계될 수도 있다.
도 4는 도 3에 도시된 반도체 메모리 장치의 타이밍을 나타낸 도면이다. 도 4와 함께 도 3에 도시된 반도체 메모리 장치의 전체적인 동작을 설명한다.
액티브 동작시에 풀업 증폭 활성화 신호(SAP)와 풀다운 증폭 활성화 신호(SAN)는 하이 레벨로 활성화된다. 하이 레벨로 활성화된 풀업 증폭 활성화 신호(SAP)에 응답해 풀업 제어부(401)는 코어전압(VCORE)을 풀업 전원 공급단(RTO)에 전달한다. 그리고 하이 레벨로 활성화된 풀다운 증폭 활성화 신호(SAN)에 응답해 풀다운 제어부(402)는 접지전압(VSS)을 풀다운 전원 공급단(SB)에 전달한다.
이 때, N펄스 생성부(301)는 풀다운 증폭 활성화 신호(SAN)를 이용하여 T1 구간 동안 하이 레벨로 활성화되는 N펄스신호(PCP_N)를 생성한다. 백바이어스 전압(VBB)이 제2백바이어스 전압 공급단(SL_N)에 공급되고, 제2백바이어스 전압 공급단(SL_N)과 연결된 캐패시터(CN)에 N펄스신호(PCP_N)가 입력되면, T1 구간에서의 제2백바이어스 전압 공급단(SL_N)의 전압 레벨은 높은 레벨로 증폭된다. 즉, T1 구간 동안 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 높은 레벨로 증폭된 백바이어스 전압(VBB)이 제공된다. 그로 인해, T1 구간에서의 NMOS 트랜지스터(N3, N4) 각각의 문턱 전압은 낮은 레벨의 백바이어스 전압(VBB)이 제공될 때보다 더 낮아지게 된다. 따라서, 센스앰프(100)의 센싱 초기 동작 구간 즉, T1 구간에서는 NMOS 트랜지스터(N3, N4) 각각의 문턱 전압 레벨이 T2 구간 때보다 더 낮아지게 되고, NMOS 트랜지스터 쌍(N3, N4)의 문턱 전압 미스 매치 정도는 표 1과 같이 줄어들게 된다.
[T1 구간과 T2구간에서의 NMOS 트랜지스터 쌍(N3, N4)의 문턱전압 미스매치 정도]
백바이어스 전압(VBB) 레벨 N3의 문턱전압 레벨 N4의 문턱전압 레벨 문턱전압 미스매치 정도
T2 구간 -0.1V 0.6V 0.4V 0.2V
T1 구간 0.0V 0.6V*0.8=0.48V 0.4V*0.8=0.32V 0.16V
표 1에서는 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공되는 백바이어스 전압(VBB) 레벨이 0.1V 상승하면, NMOS 트랜지스터(N3, N4) 각각의 문턱 전압 레벨은 이전 문턱전압 레벨의 80% 레벨로 낮아지는 경우를 가정하였다. T2 구간에서의 NMOS 트랜지스터 쌍(N3, N4)의 문턱전압 미스매치 정도는 0.2V였으나, T1 구간에서의 NMOS 트랜지스터 쌍(N3, N4)의 문턱전압 미스매치 정도는 0.16V가 된다. 즉, NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공되는 백바이어스 전압(VBB) 레벨이 상승한 T1 구간에서는 NMOS 트랜지스터 쌍(N3, N4)의 문턱전압 미스매치 정도가 낮아지게 되는 것을 확인할 수 있다.
NMOS 트랜지스터 쌍(N3, N4)의 문턱전압 미스매치 정도가 줄어들면, 오프셋 전압(VOFFSET)이 줄어들게 된다. 오프셋 전압(VOFFSET)이 줄어들면, 비트라인쌍(BL, BLB) 양단의 전위차(dV)는 오프셋 전압(VOFFSET) 이상의 크기로 더욱 안정적으로 확보될 수 있어, 센스앰프(100)의 정확한 센싱 동작을 보증할 수 있게 된다.
센스앰프(100)는 비트라인 쌍(BL, BLB) 양단의 전위 차(dV)를 감지하여 증폭동작을 수행한다. 예를 들어, 정비트라인(BL)의 전압 레벨이 부비트라인(BLB)의 전압 레벨보다 상대적으로 더 높다고 가정하면, 센스앰프(100)의 NMOS 트랜지스터(N4)와 PMOS 트랜지스터(P3)가 턴온되고, NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P4)가 턴오프된다. 그로 인해, 정비트라인(BL)의 전압 레벨은 풀업 전원 공급단(RTO)을 통해 공급된 코어 전압(VCORE) 레벨로 높아지고, 부비트라인(BLB)의 전압 레벨은 풀다운 전원 공급단(SB)을 통해 공급된 접지 전압(VSS) 레벨로 낮아진다.
여기서, 센스앰프(100)의 센싱 초기 구간(예를 들어 T1 구간)에만 더 높은 레벨의 백바이어스 전압(VBB)를 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공하는 이유는, 센싱 초기 구간에 센싱 마진이 확보되면 증폭 동작을 안정적으로 수행할 수 있기 때문이다. 또한, 만약 센싱 초기 구간 이후에도 높은 레벨의 백바이어스 전압(VBB)이 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공되면 NMOS 트랜지스터(N3, N4) 각각의 문턱전압이 계속 낮은 상태로 유지되어 센스앰프(100)의 동작 구간 동안 누설 전류(leakage current)가 계속 발생하게 되므로, 이를 방지하기 위해 센싱 초기 구간에만 더 높은 레벨의 백바이어스 전압(VBB)을 센스앰프(100)에 제공하는 것이다.
한편, 본 발명에 따른 반도체 메모리 장치는 도 5에 도시된 바와 같이 센스앰프(100)가 오버드라이빙 구조로 설계된 경우에도 적용될 수 있다.
디램 등과 같은 반도체 메모리 장치의 구동시 수천개의 센스앰프가 동시에 동작하게 되는데, 이를 구동하기 위한 충분한 양의 전류를 공급할 수 있는가 여부에 따라서 센스앰프 구동시간이 결정된다. 그러나 메모리 소자의 저전력화 추세에 따른 동작전압의 저하에 의해 충분한 양의 전류를 일순간에 공급하는데 무리가 있다. 이를 해결하기 위해, 센스앰프의 오버드라이빙 구조를 사용하는데, 센스앰프의 동작 초기(메모리 셀과 비트라인 간 전하공유 직후)에 풀업 전원 공급단(RTO)에 통상적으로 공급되는 노멀 전원(통상적으로 코어전압(VCORE))보다 높은 고전압(예를 들어, 전원전압(VDD))을 순간적으로 공급한다.
도 5에 도시된 바와 같이, 반도체 메모리 장치는 센스앰프(100), 센스앰프 제어부(400), 제1백바이어스 전압 제공부(200) 및 제2백바이어스 전압 제공부(300)를 포함할 수 있다.
센스앰프(100)는 도 3과 함께 상술하였던 센스앰프(100)와 구성 및 동작원리가 유사하다.
제1 및 제2백바이어스 전압 제공부(200, 300) 각각은 도 3과 함께 상술하였던 제1 및 제2백바이어스 전압 제공부(200, 300) 각각과 동작 및 구성이 유사하다.
센스앰프 제어부(400)는 증폭 활성화 신호(SAP1, SAP2, SAN)에 응답해 센스앰프(100)에 풀업 전압과 풀다운 전압을 공급한다. 구체적으로 센스앰프 제어부(400)는 제1풀업 제어부(403), 제2풀업 제어부(404), 및 풀다운 제어부(402)를 포함할 수 있다. 제1풀업 제어부(403)는 제1풀업 증폭 활성화신호(SAP1)에 응답해 제1풀업 전압을 센스앰프(100)의 풀업 전원 공급단(RTO)에 공급한다. 도 5에서는 설명의 편의를 위해, 제1풀업 전압이 전원전압(VDD)인 경우를 예시하였다. 구체적으로 제1풀업 제어부(403)는 제1풀업 증폭 활성화신호(SAP1)에 응답해 온/오프되는 NMOS 트랜지스터로 구성될 수 있다. 여기서 제1풀업 증폭 활성화신호(SAP1)은 센스앰프(100)의 센싱 초기 구간(예를 들어 T1 구간)에서 하이 레벨로 활성화되고 초기 구간 이후에는 로우 레벨로 비활성화된다. 즉, 제1풀업 증폭 활성화신호(SAP1)가 T1 구간에서 하이 레벨로 활성화되면 제1풀업 제어부(403)는 전원전압(VDD)을 센스앰프(100)의 풀업 전원 공급단(RTO)에 공급한다. 한편, 제1풀업 제어부(403)는 NMOS 트랜지스터 대신에 PMOS 트랜지스터로 설계될 수 있으며, 이 경우에 제1풀업 증폭 활성화신호(SAP1)는 센스 앰프(100)의 센싱 초기 구간에서 로우 레벨로 활성화되고 센싱 초기 구간 이후에는 하이 레벨로 비활성화되도록 설계될 수 있다.
제2풀업 제어부(404)는 제2풀업 증폭 활성화신호(SAP2)에 응답해 제2풀업 전압을 센스앰프(100)의 풀업 전원 공급단(RTO)에 공급한다. 도 5에서는 설명의 편의를 위해, 제2풀업 전압이 코어전압(VCORE)인 경우를 예시하였다. 구체적으로 제2풀업 제어부(404)는 제2풀업 증폭 활성화신호(SAP2)에 응답해 온/오프되는 NMOS 트랜지스터로 구성될 수 있다. 여기서 제2풀업 증폭 활성화신호(SAP2)는 센스앰프(100)의 센싱 초기 구간(예를 들어 T1 구간)에서는 로우 레벨로 비활성화되고 센싱 초기 구간 이후에는 하이 레벨로 활성화된다. 즉, 제2풀업 제어부(404)는 센싱 초기 구간(예를 들어 T1 구간)에 로우 레벨로 비활성화된 제2풀업 증폭 활성화신호(SAP2)에 응답해 코어전압(VCORE)을 센스앰프(100)에 공급하지 않고, 센싱 초기 구간 이후에 하이 레벨로 활성화된 제2풀업 증폭 활성화신호(SAP2)에 응답해 코어전압(VCORE)을 센스앰프(100)의 풀업 전원 공급단(RTO)에 공급한다. 한편, 제2풀업 제어부(404)는 NMOS 트랜지스터 대신에 PMOS 트랜지스터로 설계될 수 있으며, 이 경우에 제2풀업 증폭 활성화신호(SAP2)는 센스 앰프(100)의 센싱 초기 구간에서 하이 레벨로 비활성화되고 센싱 초기 구간 이후에는 로우 레벨로 활성화되도록 설계될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타낸 도면이다. 반도체 메모리 장치는 센스앰프(100), 제1백바이어스 전압 제공부(200), 제2백바이어스 전압 제공부(300), 및 센스앰프 제어부(400)를 포함할 수 있다.
도 6에 도시된 반도체 메모리 장치는 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 센스앰프(100)의 센싱 구간(예를 들어 센싱 초기 구간과 그 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 제공하지만, 도 3에 도시된 반도체 메모리 장치는 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 센스앰프(100)의 센싱 구간(예를 들어 센싱 초기 구간과 그 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 제공한다는 점에서 차이가 있다.
센스앰프(100)는 도 3과 함께 상술하였던 센스앰프(100)와 구성 및 동작원리가 유사하다.
센스앰프 제어부(400)는 도 3과 함께 상술하였던 센스앰프 제어부(400)와 동작 및 구성이 유사하다.
제1백바이어스 전압 제공부(200)는 센스앰프(100)의 센싱 구간(예를 들어 센스앰프(100)의 센싱 초기 구간과 상기 센싱 초기 구간 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 구체적으로 제1백바이어스 전압제공부(200)는 센스앰프(100)의 센싱 초기 구간과 그 이후, 즉 풀업 증폭 활성화신호(SAP)의 초기 활성화 구간(예를 들어 T1 구간)과 초기 활성화 구간 이후(예를 들어 T2 구간)를 구별하여 T1 구간과 T2 구간에 서로 다른 레벨의 백바이어스 전압을 센스앰프(100)에 공급한다. 즉, 제1백바이어스 전압제공부(200)는 T1 구간에 제1-A레벨의 백바이어스 전압을 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공하고, T2 구간에 제1-B레벨의 백바이어스 전압을 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 여기서, 제1-B레벨의 백바이어스 전압의 레벨은 전원전압(VDD)의 레벨과 같거나 더 높은 레벨의 전압으로 설계될 수 있고, 제1-A레벨의 백바이어스 전압은 제1-B레벨의 백바이어스 전압보다 더 낮은 레벨의 전압으로 설계될 수 있다. 도 6에서는 설명의 편의를 위해, 하나의 백바이어스 전압(VPP)이 T1 구간에서 더 낮은 레벨로 증폭되어 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공되는 경우를 예시하였다. 즉, 제1백바이어스 전압제공부(200)는 T2구간에 백바이어스 전압(VPP)을 센스앰프(100)의 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제공하고, T1구간에 백바이어스 전압(VPP)을 더 낮은 레벨로 증폭시켜, 더 낮은 레벨로 증폭된 백바이어스 전압(VPP)을 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제공한다.
구체적으로, 제1백바이어스 전압제공부(200)는 백바이어스 전압(VPP)이 공급되는 제1백바이어스 전압 공급단(SL_P) 및 캐패시터(CP)를 포함할 수 있다. 제1백바이어스 전압 공급단(SL_P)은 백바이어스 전압(VPP)을 공급받아, 센스앰프(100)의 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 캐패시터(CP)는 일단이 제1백바이어스 전압 공급단(SL_P)과 연결되고 타단이 P펄스신호(PCP_P)를 입력받는다. 여기서 P펄스신호(PCP_P)는 T1 구간에 로우 레벨로 활성화되고 T2 구간에 하이 레벨로 비활성화되는 신호이다. P펄스신호(PCP_P)는 P펄스 생성부(201)에서 생성되는데, 도 6에서는 P펄스 생성부(201)가 풀업 증폭 활성화 신호(SAP)을 이용하여 P펄스신호(PCP_P)를 생성하는 경우를 예시하였다. T1 구간에 로우 레벨로 활성화된 P펄스신호(PCP_P)가 캐패시터(CP)의 일단에 입력되면, 캐패시터(CP)의 양단의 전압이 일정하게 유지되어야 하므로 T1 구간에서의 제1백바이어스 전압 공급단(SL_P)의 전압 레벨은 P펄스신호(PCP_P)의 전압 레벨 변화량에 대응하여 낮아지게 된다. 그로 인해, T2구간에서 센스앰프(100)에 제공되는 백바이어스 전압(VPP)의 레벨보다 더 낮은 레벨의 백바이어스 전압(VPP)이 T1구간에서 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공된다.
센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공되는 백바이어스 전압(VPP)의 레벨이 T1 구간에서 낮아지면, T1 구간에서의 PMOS 트랜지스터(P3, P4) 각각의 문턱전압은 낮아지게 된다. PMOS 트랜지스터(P3, P4) 각각의 문턱 전압의 낮아지면, PMOS 트랜지스터 쌍(P3, P4)의 문턱전압 미스매치 정도는 줄어들게 된다. 그리고 PMOS 트랜지스터 쌍(P3, P4)의 문턱전압 미스매치 정도가 줄어들면, 오프셋 전압(VOFFSET)이 줄어들게 된다. 오프셋 전압(VOFFSET)이 줄어들면, 비트라인쌍(BL, BLB) 양단의 전위차(dV)는 오프셋 전압(VOFFSET) 이상의 크기로 더욱 안정적으로 확보될 수 있어, 센스앰프(100)의 정확한 센싱 동작을 보증할 수 있게 된다.
한편, 도 6에서는 설명의 편의를 위해, 제1백바이어스 전압제공부(200)가 하나의 백바이어스 전압(VPP)을 T1 구간에서 더 낮은 레벨로 증폭하여 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공하는 경우를 예시하였으나, 제1백바이어스 전압제공부(200)는 서로 다른 레벨의 두 개의 백바이어스 전압을 사용하여 T1 구간과 T2 구간에 각각의 백바이어스 전압을 센스앰프(100)에 제공하도록 설계될 수도 있다.
제2백바이어스 전압 제공부(300)는 센스앰프(100)의 NMOS트랜지스터 쌍(N3, N4)의 벌크에 백바이어스 전압(VBB)을 제공한다. 구체적으로, 제2백바이어스 전압제공부(300)는 풀다운 증폭 활성화 신호(SAN)의 활성화 구간 동안에(즉, 센스앰프(100)의 센싱 동작 구간 동안에) 백바이어스 전압(VBB)을 센스앰프(100)의 NMOS트랜지스터 쌍(N3, N4)의 벌크에 제공한다. 여기서 백바이어스 전압(VBB)은 저전압으로써, 접지전압(VSS)의 레벨과 같거나 접지전압(VSS)의 레벨보다 더 낮은 레벨의 전압인 것이 바람직하다. 도 6에서는 설명의 편의를 위해 제2백바이어스 전압제공부(300)가 백바이어스 전압(VBB)을 공급받는 제2백바이어스 전압 공급단(SL_N)으로 구성된 경우를 예시하였다. 제2백바이어스 전압 공급단(SL_N)은 백바이어스 전압(VBB)을 공급받아, 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공한다.
한편, 본 발명에 따른 반도체 메모리 장치는 도 7에 도시된 바와 같이 센스앰프(100)가 오버드라이빙 구조로 설계된 경우에도 적용될 수 있다. 센스앰프(100)의 오버드라이빙 구조는 도 5와 함께 상술하였다.
도 7에 도시된 반도체 메모리 장치는 센스앰프(100), 센스앰프 제어부(400), 제1백바이어스 전압 제공부(200) 및 제2백바이어스 전압 제공부(300)를 포함할 수 있다.
센스앰프(100)는 도 6과 함께 상술하였던 센스앰프(100)와 구성 및 동작원리가 유사하다.
제2백바이어스 전압 제공부(300)은 도 6과 함께 상술하였던 제2백바이어스 전압 제공부(300)과 동작 및 구성이 유사하다.
센스앰프 제어부(400)는 증폭 활성화 신호(SAP1, SAP2, SAN)에 응답해 센스앰프(100)에 풀업 전압과 풀다운 전압을 공급한다. 구체적으로 센스앰프 제어부(400)는 제1풀업 제어부(403), 제2풀업 제어부(404) 및 풀다운 제어부(402)를 포함할 수 있다. 센스앰프 제어부(400)는 도 5과 함께 상술하였던 센스앰프 제어부(400)와 구성 및 동작 원리가 유사하다.
제1백바이어스 전압 제공부(200)는 센스앰프(100)의 센싱 구간(예를 들어 센스앰프(100)의 센싱 초기 구간과 상기 센싱 초기 구간 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 즉, 제1백바이어스 전압제공부(200)는 센스앰프(100)의 센싱 초기 구간(예를 들어, T1 구간)에서 제1-A레벨의 백바이어스 전압을 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공하고, 센싱 초기 구간 이후에서(예를 들어, T2 구간에서) 제1-B레벨의 백바이어스 전압을 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 제1백바이어스 전압 제공부(200)는 도 6과 함께 상술하였던 제1백바이어스 전압 제공부(200)와 구성 및 동작원리가 유사하다. 도 7에서는 설명의 편의를 위해, 하나의 백바이어스 전압(VPP)을 T1 구간에서 더 낮은 레벨로 증폭하여 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공되는 경우를 예시하였다. 즉, 제1백바이어스 전압제공부(200)는 T2구간에 백바이어스 전압(VPP)을 센스앰프(100)의 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제공하고, T1구간에 백바이어스 전압(VPP)을 더 낮은 레벨로 증폭시켜, 더 낮은 레벨로 증폭된 백바이어스 전압(VPP)을 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 구체적으로, 제1백바이어스 전압제공부(200)는 백바이어스 전압(VPP)이 공급되는 제1백바이어스 전압 공급단(SL_P) 및 캐패시터(CP)를 포함할 수 있다. 제1백바이어스 전압 공급단(SL_P)은 백바이어스 전압(VPP)을 공급받아, 센스앰프(100)의 PMOS트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 캐패시터(CP)는 일단이 제1백바이어스 전압 공급단(SL_P)과 연결되고 타단이 P펄스신호(PCP_P)를 입력받는다. 여기서 P펄스신호(PCP_P)는 T1 구간에 로우 레벨로 활성화되고 T2 구간에 하이 레벨로 비활성화되는 신호이다. P펄스신호(PCP_P)는 P펄스 생성부(202)에서 생성되는데, 도 7에서는 P펄스 생성부(202)가 제1풀업 증폭 활성화 신호(SAP1)를 이용하여 P펄스신호(PCP_P)를 생성하는 경우를 예시하였다. T1 구간에 로우 레벨로 활성화된 P펄스신호(PCP_P)가 캐패시터(CP)의 일단에 입력되면, 캐패시터(CP)의 양단의 전압이 일정하게 유지되어야 하므로 T1 구간에서의 제1백바이어스 전압 공급단(SL_P)의 전압 레벨은 P펄스신호(PCP_P)의 전압 레벨 변화량에 대응하여 낮아지게 된다. 그로 인해, T2 구간에 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공되는 백바이어스 전압(VPP)의 레벨보다 더 낮은 레벨의 백바이어스 전압(VPP)이 T1구간에서 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공된다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타낸 도면이다. 도 8에 도시된 반도체 메모리 장치는 센스앰프(100), 제1백바이어스 전압 제공부(200), 제2백바이어스 전압 제공부(300), 및 센스앰프 제어부(400)를 포함할 수 있다.
도 8에 도시된 반도체 메모리 장치는 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 센스앰프(100)의 센싱 구간(예를 들어 센싱 초기 구간과 그 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 제공하고, 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 센스앰프(100)의 센싱 구간(예를 들어 센싱 초기 구간과 그 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 제공한다는 점에서, 도 3(또는 도 6)에 도시된 반도체 메모리 장치와 차이가 있다.
센스앰프(100)는 도 3과 함께 상술하였던 센스앰프(100)와 구성 및 동작원리가 유사하다.
센스앰프 제어부(400)는 도 3과 함께 상술하였던 센스앰프 제어부(400)와 구성 및 동작원리가 유사하다.
제1백바이어스 전압 제공부(200)는 센스앰프(100)의 센싱 구간(예를 들어 센스앰프(100)의 센싱 초기 구간과 상기 센싱 초기 구간 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 제1백바이어스 전압 제공부(200)는 도 6과 함께 상술하였던 제1백바이어스 전압 제공부(200)와 구성 및 동작원리가 유사하다.
제2백바이어스 전압 제공부(300)는 센스앰프(100)의 센싱 구간(예를 들어 센스앰프(100)의 센싱 초기 구간과 상기 센싱 초기 구간 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공한다. 제2백바이어스 전압 제공부(300)는 도 3과 함께 상술하였던 제2백바이어스 전압 제공부(300)와 구성 및 동작원리가 유사하다.
한편, 본 발명에 따른 반도체 메모리 장치는 도 9에 도시된 바와 같이 센스앰프(100)가 오버드라이빙 구조로 설계된 경우에도 적용될 수 있다. 센스앰프(100)의 오버드라이빙 구조는 도 5와 함께 상술하였다.
도 9에 도시된 반도체 메모리 장치는 센스앰프(100), 센스앰프 제어부(400), 제1백바이어스 전압 제공부(200) 및 제2백바이어스 전압 제공부(300)를 포함할 수 있다.
센스앰프(100)는 도 3과 함께 상술하였던 센스앰프(100)와 구성 및 동작원리가 유사하다.
제1백바이어스 전압 제공부(200)는 센스앰프(100)의 센싱 구간(예를 들어 센스앰프(100)의 센싱 초기 구간과 상기 센싱 초기 구간 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 센스앰프(100)의 PMOS 트랜지스터 쌍(P3, P4)의 벌크에 제공한다. 제1백바이어스 전압 제공부(200)는 도 7와 함께 상술하였던 제1백바이어스 전압 제공부(200)와 구성 및 동작원리가 유사하다.
제2백바이어스 전압 제공부(300)는 센스앰프(100)의 센싱 구간(예를 들어 센스앰프(100)의 센싱 초기 구간과 상기 센싱 초기 구간 이후)에 따라 서로 다른 레벨의 백바이어스 전압을 센스앰프(100)의 NMOS 트랜지스터 쌍(N3, N4)의 벌크에 제공한다. 제2백바이어스 전압 제공부(300)는 도 3과 함께 상술하였던 제2백바이어스 전압 제공부(300)와 구성 및 동작원리가 유사하다.
센스앰프 제어부(400)는 증폭 활성화 신호(SAP1, SAP2, SAN)에 응답해 센스앰프(100)에 풀업 전압과 풀다운 전압을 공급한다. 구체적으로 센스앰프 제어부(400)는 제1풀업 제어부(403), 제2풀업 제어부(404) 및 풀다운 제어부(402)를 포함할 수 있다. 센스앰프 제어부(400)는 도 5과 함께 상술하였던 센스앰프 제어부(400)와 구성 및 동작 원리가 유사하다.
지금까지 본 발명이 메모리 장치에 적용된 경우를 예로 들어 설명하였으나, 본 발명은 메모리 장치뿐만이 아니라 다양한 집적회로 칩에서 입력 데이터를 증폭하기 위해 사용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 센스앰프 200: 제1백바이어스 전압 제공부
300: 제2백바이어스 전압 제공부 400: 센스앰프 제어부

Claims (15)

  1. 입력 데이터를 증폭하는 증폭부; 및
    상기 증폭부에 상기 증폭부의 동작 초기구간과 상기 초기구간 이후에 서로 다른 레벨의 백바이어스 전압을 제공하는 백바이어스 전압 제공부
    를 포함하는 증폭 회로.
  2. 제 1항에 있어서,
    상기 증폭부는 적어도 하나 이상의 PMOS와 NMOS 트랜지스터를 포함하고,
    상기 백바이어스 전압 제공부는
    상기 증폭부의 PMOS 트랜지스터에 상기 증폭부의 동작 초기구간에는 제1-A레벨의 백바이어스 전압을 제공하고 상기 초기구간 이후에는 제1-B레벨의 백바이어스 전압을 제공하며,
    상기 증폭부의 NMOS 트랜지스터에 상기 증폭부의 동작 초기구간에는 제2-A레벨의 백바이어스 전압을 제공하고 상기 초기구간 이후에는 제2-B레벨의 백바이어스 전압을 제공하는
    증폭 회로.
  3. 제 2항에 있어서,
    상기 제1-A레벨의 백바이어스 전압은 상기 제1-B레벨의 백바이어스 전압 보다 더 낮은 레벨의 전압이고,
    상기 제2-A레벨의 백바이어스 전압은 상기 제2-B레벨의 백바이어스 전압 보다 더 높은 레벨의 전압인
    증폭 회로.
  4. 적어도 하나 이상의 PMOS와 NMOS 트랜지스터를 포함하고, 입력 데이터를 증폭하는 증폭부; 및
    상기 증폭부의 NMOS 트랜지스터에 상기 증폭부의 동작 초기구간과 상기 초기 구간 이후에 서로 다른 레벨의 백바이어스 전압을 제공하는 백바이어스 전압 제공부
    를 포함하는 증폭 회로.
  5. 적어도 하나 이상의 PMOS와 NMOS 트랜지스터를 포함하고, 입력 데이터를 증폭하는 증폭부; 및
    상기 증폭부의 PMOS 트랜지스터에 상기 증폭부의 동작 초기구간과 상기 초기 구간 이후에 서로 다른 레벨의 백바이어스 전압을 제공하는 백바이어스 전압 제공부
    를 포함하는 증폭 회로.
  6. 메모리 셀과 연결된 비트라인;
    상기 비트라인에 실린 데이터를 증폭하는 센스앰프;
    증폭 활성화 신호에 응답해 상기 센스앰프에 풀업 전압과 풀다운 전압을 공급하는 센스앰프 제어부;
    상기 센스앰프에 상기 증폭 활성화 신호의 초기 활성화 구간과 상기 초기 활성화 구간 이후에 서로 다른 레벨의 백바이어스 전압을 제공하는 백바이어스 전압 제공부
    를 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 센스앰프는 적어도 하나 이상의 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고,
    상기 백바이어스 전압 제공부는 상기 센스앰프의 PMOS 트랜지스터에 상기 증폭 활성화 신호의 활성화 구간 동안에 제1레벨의 백바이어스 전압을 제공하고, 상기 센스앰프의 NMOS 트랜지스터에 상기 증폭 활성화 신호의 초기 활성화 구간 동안에 제2-A레벨의 백바이어스 전압을 제공하고 상기 초기 활성화 구간 이후에는 제2-B레벨의 백바이어스 전압을 제공하는
    반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제2-A레벨의 백바이어스 전압은 상기 제2-B레벨의 백바이어스 전압보다 더 높은 레벨의 전압인
    반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 백바이어스 전압 제공부는
    상기 제1레벨의 백바이어스 전압이 공급되는 제1백바이어스 전압 공급단;
    상기 제2-B레벨의 백바이어스 전압이 공급되는 제2백바이어스 전압 공급단; 및
    일단은 상기 제2백바이어스 전압 공급단과 연결되고 타단은 상기 증폭 활성화 신호의 초기 활성화 구간에 하이 레벨로 활성화되는 펄스신호를 입력받는 캐패시터
    를 포함하는 반도체 메모리 장치.
  10. 제 6항에 있어서,
    상기 센스앰프는 적어도 하나 이상의 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고,
    상기 백바이어스 전압 제공부는 상기 센스앰프의 PMOS 트랜지스터에 상기 증폭 활성화 신호의 초기 활성화 구간 동안에 제1-A레벨의 백바이어스 전압을 제공하고 상기 초기 활성화 구간 이후에는 제1-B레벨의 백바이어스 전압을 제공하고, 상기 센스앰프의 NMOS 트랜지스터에 상기 증폭 활성화 신호의 활성화 구간 동안에 제2레벨의 백바이어스 전압을 제공하는
    반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 제1-A레벨의 백바이어스 전압은 상기 제1-B레벨의 백바이어스 전압보다 더 낮은 레벨의 전압인
    반도체 메모리 장치.
  12. 제 10항에 있어서,
    상기 백바이어스 전압 제공부는
    상기 제1-B레벨의 백바이어스 전압이 공급되는 제1백바이어스 전압 공급단;
    상기 제2레벨의 백바이어스 전압이 공급되는 제2백바이어스 전압 공급단; 및
    일단은 상기 제1백바이어스 전압 공급단과 연결되고 타단은 상기 증폭 활성화 신호의 초기 활성화 구간에 로우 레벨로 활성화되는 펄스신호를 입력받는 캐패시터
    를 포함하는 반도체 메모리 장치.
  13. 제 6항에 있어서,
    상기 센스앰프는 적어도 하나 이상의 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고,
    상기 백바이어스 전압 제공부는 상기 센스앰프의 PMOS 트랜지스터에 상기 증폭 활성화 신호의 초기 활성화 구간 동안에 제1-A레벨의 백바이어스 전압을 제공하고 상기 초기 활성화 구간 이후에는 제1-B레벨의 백바이어스 전압을 제공하고, 상기 센스앰프의 NMOS 트랜지스터에 상기 증폭 활성화 신호의 초기 활성화 구간 동안에 제2-A레벨의 백바이어스 전압을 제공하고 상기 초기 활성화 구간 이후에는 제2-B레벨의 백바이어스 전압을 제공하는
    반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1-A레벨의 백바이어스 전압은 상기 제1-B레벨의 백바이어스 전압보다 더 낮은 레벨의 전압이고,
    상기 제2-A레벨의 백바이어스 전압은 상기 제2-B레벨의 백바이어스 전압보다 더 높은 레벨의 전압인
    반도체 메모리 장치.
  15. 제 13항에 있어서,
    상기 백바이어스 전압 제공부는
    상기 제1-B레벨의 백바이어스 전압이 공급되는 제1백바이어스 전압 공급단;
    상기 제2-B레벨의 백바이어스 전압이 공급되는 제2백바이어스 전압 공급단;
    일단은 상기 제1백바이어스 전압 공급단과 연결되고 타단은 상기 증폭 활성화 신호의 초기 활성화 구간에 로우 레벨로 활성화되는 제1펄스신호를 입력받는 제1캐패시터; 및
    일단은 상기 제2백바이어스 전압 공급단과 연결되고 타단은 상기 증폭 활성화 신호의 초기 활성화 구간에 하이 레벨로 활성화되는 제2펄스신호를 입력받는 제2캐패시터
    를 포함하는 반도체 메모리 장치.
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