TW201320095A - 放大器電路及半導體記憶體裝置 - Google Patents

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Abstract

一種放大器電路包括一放大單元及一逆偏壓電壓提供單元。該放大單元放大輸入資料。該逆偏壓電壓提供單元在該放大單元之一初始操作時段及在該初始操作時段之後的一時段中選擇性地將具有不同位準之逆偏壓電壓提供至該放大單元。

Description

放大器電路及半導體記憶體裝置
本發明之例示性實施例係關於一種用於放大輸入資料之放大器電路。
本申請案主張在2011年11月15日申請之韓國專利申請案第10-2011-0118991號的優先權，該案之全部內容以引用的方式併入本文中。
用於放大輸入資料之放大器電路用於各種領域中，該等領域包括通信領域、半導體領域，及其類似者。舉例而言，諸如DRAM之半導體記憶體裝置使用位元線感測放大器放大記憶胞資料。特定言之，若字線經啟動，則連接至字線之複數個記憶胞的資料傳送至位元線，且位元線感測放大器感測且放大在含於位元線對中之兩條位元線之間的電壓差。
圖1為說明根據相關技術之位元線感測放大器10、感測放大器控制單元20及胞陣列30的電路圖。
圖1中所說明之位元線感測放大器10感測且放大在主位元線BL與次位元線BLB之間的電壓差。圖1中所說明之位元線感測放大器10可包括兩個PMOS電晶體P1及P2與兩個NMOS電晶體N1及N2。特定言之，若主位元線BL之電壓位準相對高於次位元線BLB之電壓位準，則PMOS電晶體P1及NMOS電晶體N2接通，PMOS電晶體P2及NMOS電晶體N1斷開。因此，主位元線BL之電壓位準藉由上拉電力 供應端子RTO放大至核心電壓VCORE之位準，且次位元線BLB之電壓位準藉由下拉電力供應端子SB放大至接地電壓VSS的位準。相反，若次位元線BLB之電壓位準相對高於主位元線BL之電壓位準，則次位元線BLB之電壓位準藉由上拉電力供應端子RTO放大至核心電壓VCORE的位準，且主位元線BL之電壓位準藉由下拉電力供應端子SB放大至接地電壓VSS的位準。
圖1中所說明之感測放大器控制單元20包括上拉控制單元21及下拉控制單元22。上拉控制單元21回應於上拉放大啟動信號SAP而將核心電壓VCORE供應至感測放大器10之上拉電力供應端子RTO。下拉控制單元22回應於下拉放大啟動信號SAN而將接地電壓VSS供應至感測放大器10之下拉電力供應端子SB。此處，上拉放大啟動信號SAP及下拉放大啟動信號SAN在預充電操作中未被啟動而至低邏輯位準，且在有效操作(active operation)中啟動至高邏輯位準。
將參看圖1描述位元線感測放大器10及感測放大器控制單元20之整體操作。連接至位元線感測放大器10之位元線對BL及BLB通常預充電至相同電位。若字線WL1經啟用，則連接至字線WL1之胞電晶體31接通，且電容器32之資料經由胞電晶體31的通道在主位元線BL中流動(電荷共用)。在此狀況下，次位元線BLB維持預充電電壓位準，且僅主位元線BL之電位經由電荷共用而改變。同時，在有效操作中，上拉放大啟動信號SAP及下拉放大啟動信號SAN自低 邏輯位準啟動至高邏輯位準。回應於經啟動之上拉放大啟動信號SAP而啟動上拉控制單元21，使得核心電壓VCORE供應至上拉電壓電力端子RTO。回應於經啟動之下拉放大啟動信號SAN而啟動下拉控制單元22，使得接地電壓VSS供應至下拉電力供應端子SB。位元線感測放大器10使用調整至核心電壓VCORE之位準的上拉電力供應端子RTO及調整至接地電壓VSS之位準的下拉電力供應端子SB放大在主位元線BL與次位元線BLB之間的電壓差。
理想地，若在位元線對BL與BLB之間存在電位差，則位元線感測放大器10應準確地感測且放大電位差。然而，實際上，位元線感測放大器10可能不感測且放大電位差。在位元線對BL與BLB之間的電位差在下文中稱為「dV」，且可實際感測之電位差稱為位元線感測放大器10的偏移(BLSA偏移)電壓。若可能不保證具有相同於或大於偏移電壓之電壓的電位差，則位元線感測放大器10可能不確保精確感測操作。位元線感測放大器10之失配可為引起偏移電壓之因素中的一者。用於在位元線感測放大器10中執行感測操作之PMOS電晶體對P1及P2與NMOS電晶體對N1及N2應相同地製造為具有相同的操作特性。然而，實際上，PMOS及NMOS電晶體對之結構佈局並未精確地對稱設計。儘管佈局經對稱設計，但PMOS及NMOS電晶體對之圖案並未相同地形成。另外，在PMOS電晶體對與NMOS電晶體對之間的接點並未相同地界定。出於此等原因，位元線感測放大器10之失配始終可能存在。
圖2為說明構成圖1中所說明之位元線感測放大器10的NMOS電晶體對N1及N2或PMOS電晶體對P1及P2之臨限電壓失配程度的曲線圖。如圖2中所說明，隨著NMOS電晶體N1及N2之臨限電壓VT變得更高，NMOS電晶體對N1及N2之臨限電壓程度變得更大。類似地，隨著PMOS電晶體P1及P2之臨限電壓VT變得更高，PMOS電晶體對P1及P2之臨限電壓變得更大。
若NMOS電晶體對N1及N2之臨限電壓或PMOS電晶體對P1及P2之臨限電壓為大的，則位元線感測放大器10可能不確保精確感測操作。
本發明之實施例係針對取決於放大單元之操作時段接收具有不同位準之逆偏壓電壓的放大器電路。
根據本發明之實施例，一種放大器電路包括：一放大單元，其經組態以放大輸入資料；及一逆偏壓電壓提供單元，其經組態以在該放大單元之一初始操作時段及在該初始操作時段之後的一時段中將具有不同位準之逆偏壓電壓提供至該放大單元。
根據本發明之另一實施例，一種半導體記憶體裝置包括：一位元線，其經組態以連接至一記憶胞；一感測放大器，其經組態以放大傳送至該位元線之資料；一感測放大器控制單元，其經組態以回應於一放大啟動信號而將一上拉電壓及一下拉電壓供應至該感測放大器；及一逆偏壓電壓提供單元，其經組態以在該放大啟動信號之一初始啟動 時段及在該初始啟動時段之後的一時段中將具有不同位準之逆偏壓電壓提供至該感測放大器。
下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式具體化且不應解釋為限於本文所闡述之實施例。實情為，提供此等實施例，使得本發明將為詳盡且完整的，且將向熟習此項技術者充分傳達本發明之範疇。遍及本發明，相似參考數字遍及本發明之各個圖式及實施例指代相似部分。
圖3為說明根據本發明之實施例之半導體記憶體裝置的電路圖。
半導體記憶體裝置可包括主/次位元線BL及BLB、感測放大器100、感測放大器控制單元400、第一逆偏壓電壓提供單元200及第二逆偏壓電壓提供單元300。
主/次位元線BL及BLB連接至記憶胞(未圖示)。自記憶胞(未圖示)所讀取之資料傳送至主/次位元線BL及BLB。
感測放大器100感測在主/次位元線BL與BLB之間的電壓差，且放大所感測之差。感測放大器100可包括複數個PMOS電晶體P3及P4與複數個NMOS電晶體N3及N4。感測放大器100之組態及原理類似於圖1中所說明之相關技術位元線感測放大器10的組態及原理，且因此，其詳細描述將為便利起見而省略。
感測放大器控制單元400回應於放大啟動信號SAP及SAN而將上拉電壓及下拉電壓供應至感測放大器100。特定言 之，感測放大器控制單元400可包括上拉控制單元401及下拉控制單元402。上拉控制單元401回應於上拉放大啟動信號SAP而將上拉電壓供應至感測放大器100。在圖3中，已為說明性目的描述上拉電壓為核心電壓VCORE且上拉控制單元401組態為NMOS電晶體之狀況作為實例。此處，上拉放大啟動信號SAP在預充電操作中未被啟動而為低邏輯位準，且在有效操作中啟動為高邏輯位準。同時，上拉控制單元401可設計為PMOS電晶體而替代於NMOS電晶體。在此狀況下，上拉放大啟動信號SAP可設計為在預充電操作中未被啟動而為高邏輯位準且在有效操作中啟動為低邏輯位準。
下拉控制單元402回應於下拉放大啟動信號SAN而將下拉電壓供應至感測放大器100。在圖3中，已為說明性目的描述下拉電壓為接地電壓VSS且下拉控制單元402組態為NMOS電晶體之狀況作為實例。此處，下拉放大啟動信號SAN在預充電操作中未被啟動而為低邏輯位準，且在有效操作中啟動為高邏輯位準。
第一逆偏壓電壓提供單元200將第一逆偏壓電壓VPP提供至構成感測放大器100之PMOS電晶體對P3及P4的主體(bulk)。特定言之，第一逆偏壓電壓提供單元200在上拉放大器啟動信號SAP之啟動時段期間(亦即，在感測放大器100之感測操作時段期間)將第一逆偏壓電壓VPP提供至感測放大器100之PMOS電晶體對P3及P4的主體。此處，第一逆偏壓電壓VPP為高電壓，且較佳為位準高於電源電壓 VDD之位準的電壓。在圖3中，已為說明性目的描述第一逆偏壓電壓提供單元200組態為用於接收逆偏壓電壓VPP之第一逆偏壓電壓供應端子SL_P的狀況作為實例。第一逆偏壓電壓供應端子SL_P接收第一逆偏壓電壓VPP，且將所接收之第一逆偏壓電壓VPP提供至感測放大器100之PMOS電晶體對P3及P4的主體。
第二逆偏壓電壓提供單元300根據感測放大器100之感測時段(例如，感測初始時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至構成感測放大器100的NMOS電晶體對N3及N4之主體。特定言之，第二逆偏壓電壓提供單元300根據初始感測時段及在初始感測時段之後的時段(例如，下拉放大啟動信號SAN之初始啟動時段(下文稱為「T1」)及在初始啟動時段之後的時段(下文稱為「T2」))選擇性地將具有不同位準之逆偏壓電壓提供至NMOS電晶體對N3及N4的主體。亦即，第二逆偏壓電壓提供單元300在時段T1中選擇性地將具有第三位準之逆偏壓電壓提供至NMOS電晶體對N3及N4的主體，且在時段T2中將具有第四位準之逆偏壓電壓提供至NMOS電晶體對N3及N4的主體。此處，具有第四位準之逆偏壓電壓VBB可設計為位準相同於或低於接地電壓VSS之位準的電壓，且具有第三位準之逆偏壓電壓為如下電壓：可設計為位準高於具有第四位準之逆偏壓電壓VBB之位準的電壓。在圖3中，已為說明性目的描述一逆偏壓電壓VBB放大為較高位準且提供至感測放大器100之NMOS電晶體對N3及N4之主體的 狀況作為實例。亦即，第二逆偏壓電壓提供單元300將逆偏壓電壓VBB提供至感測放大器100之NMOS電晶體對N3及N4的主體。接著，第二逆偏壓電壓提供單元300在時段T1中將逆偏壓電壓VBB放大為較高位準，且將放大為較高位準之逆偏壓電壓VBB提供至NMOS電晶體對N3及N4的主體。
特定言之，第二逆偏壓電壓提供單元300可包括逆偏壓電壓VBB所供應至的第二逆偏壓供應端子SL_N，及電容器CN。第二逆偏壓電壓供應端子SL_N接收逆偏壓電壓VBB，且將所接收之逆偏壓電壓VBB提供至NMOS電晶體對N3及N4。電容器CN之一末端連接至第二逆偏壓電壓供應端子SL_N，且電容器CN之另一末端接收N脈衝信號PCP_N。此處，N脈衝信號PCP_N為在時段T1中啟動為高邏輯位準且在時段T2中未被啟動而為低邏輯位準的信號。N脈衝信號PCP_N產生於N脈衝產生單元301中。在圖3中，N脈衝產生單元301使用下拉放大啟動信號SAN產生N脈衝信號PCP_N之狀況已描述為實例。若在時段T1中啟動為高邏輯位準之N脈衝信號PCP_N輸入至電容器CN的一末端，則在電容器CN之兩個末端之間的電壓可必要地維持為恆定的，且因此，在第二逆偏壓電壓供應端子SL_N處之電壓位準在時段T1中對應於N脈衝信號PCP_N之電壓位準的變化而升高。因此，第二逆偏壓電壓提供單元300在時段T2中將逆偏壓電壓VBB提供至感測放大器100之NMOS電晶體對N3及N4的主體。接著，第二逆偏壓電壓提 供單元300在時段T1中將逆偏壓電壓VBB放大為較高位準且將放大為較高位準之逆偏壓電壓VBB提供至NMOS電晶體對N3及N4的主體。
同時，在圖3中，已為說明之便利起見而描述如下狀況：第二逆偏壓電壓提供單元300在時段T1中將逆偏壓電壓VBB放大為較高位準且將放大為較高位準之逆偏壓電壓VBB提供至NMOS電晶體對N3及N4的主體。然而，第二逆偏壓電壓提供單元300可設計為在各別時段T1及T2中將具有不同位準之兩個逆偏壓電壓提供至感測放大器100。
圖4為說明圖3中所說明之半導體記憶體裝置的時序圖。將參看圖4描述圖3中所說明之半導體記憶體裝置的整體操作。
在有效操作中，上拉放大啟動信號SAP及下拉放大啟動信號SAN啟動為高邏輯位準。上拉控制單元401回應於啟動為高邏輯位準之上拉放大啟動信號SAP而將核心電壓VCORE傳送至上拉電力供應端子RTO。下拉控制單元402回應於啟動為高邏輯位準之下拉放大啟動信號SAN而將接地電壓VSS傳送至下拉電力供應端子SB。
在此狀況下，N脈衝產生單元301在時段T1期間使用下拉放大啟動信號SAN產生啟動為高邏輯位準的N-脈衝信號PCP_N。若逆偏壓電壓VBB供應至第二逆偏壓電壓供應端子SL_N且N脈衝信號PCP_N輸入至連接至第二逆偏壓電壓供應端子SL_N之電容器CN，則在第二逆偏壓電壓供應端子SL_N處的電壓位準在時段T1中放大為高邏輯位準。亦 即，放大為高邏輯位準之逆偏壓電壓VBB在時段T1期間提供至感測放大器100之NMOS電晶體對N3及N4的主體。因此，NMOS電晶體N3及N4中之每一者在時段T1中的臨限電壓低於在具有低邏輯位準之逆偏壓電壓VBB提供至NMOS電晶體對N3及N4之主體時的臨限電壓。因此，NMOS電晶體N3及N4中之每一者在感測放大器100之初始感測時段(亦即，時段T1)中的臨限電壓之位準低於在時段T2中之位準，且NMOS電晶體對N3及N4之臨限電壓失配程度如表1中所說明而減小。
在表1中，假設若提供至NMOS電晶體對N3及N4之主體的逆偏壓電壓VBB之位準增大0.1V，則NMOS電晶體N3及N4中之每一者的臨限電壓之位準降低至先前臨限電壓之位準的80%。在NMOS電晶體對N3及N4之臨限電壓之間的差在時段T2中為0.2V，但在NMOS電晶體對N3及N4之臨限電壓之間的差在時段T1中為0.16V。亦即，可見，NMOS電晶體對N3及N4中之每一者的臨限電壓在提供至NMOS電晶體對N3及N4之主體的逆偏壓電壓VBB之位準增大的時段T1中降低。
若NMOS電晶體N3及N4中之每一者的臨限電壓減小，則偏移電壓VOFFSET減小。若偏移電壓VOFFSET減小，則在位元線對BL與BLB之間的電壓差(dV)經更穩定地保全以具有偏移電壓VOFFSET或更大的值，使得有可能確保感測放大器100之精確感測操作。
感測放大器100藉由感測在位元線對BL與BLB之間的電位差(dV)而執行放大操作。舉例而言，若假設主位元線BL之電壓位準相對高於次位元線BLB之電壓位準，則感測放大器100中的NMOS電晶體N4及PMOS電晶體P3接通，且感測放大器100中之NMOS電晶體N3及PMOS電晶體P4斷開。因此，主位元線BL之電壓位準增大至經由上拉電力供應端子RTO所供應之核心電壓VCORE的位準，且次位元線BLB之電壓位準減小至經由下拉電力供應端子SB所供應之接地電壓VSS的位準。
此處，具有較高位準之逆偏壓電壓VBB僅在感測放大器100之初始感測時段(例如，時段T1)中提供至感測放大器100的NMOS電晶體對N3及N4之主體的原因在於，若感測容限(sensing margin)在初始感測時段中得以保全，則放大操作可穩定地執行。若具有高邏輯位準之逆偏壓電壓VBB甚至在初始感測時段之後提供至NMOS電晶體對N3及N4之主體，則NMOS電晶體N3及N4中之每一者的臨限電壓連續地維持為低位準狀態，且因此，漏電流在感測放大器100之操作時段期間連續地產生。為了防止漏電流，具有較高位準之逆偏壓電壓VBB僅在初始感測時段中提供至感測放 大器100。
同時，甚至在感測放大器100設計為如圖5中所說明之過驅動結構時，仍可應用根據本發明的半導體記憶體裝置。
當諸如DRAM之半導體記憶體裝置經驅動時，幾千個感測放大器同時操作。在此狀況下，根據足夠量之電流是否可被供應以便驅動感測放大器來判定感測放大器的驅動時間。然而，歸因於由在半導體記憶體裝置中使用低電力之趨勢所引起的操作電壓之降級，可能不可能立刻供應足夠量的電流。為了解決此問題，使用感測放大器之過驅動結構。在感測放大器之過驅動結構中，高於供應至上拉電力供應端子RTO之正常電力(一般而言，核心電壓VCORE)的電壓(例如，電源電壓VDD)在感測放大器之初始操作時段中(恰好在記憶胞與位元線之間的電荷共用之後)瞬時供應至感測放大器。
如圖5中所說明，半導體記憶體裝置可包括感測放大器100、感測放大器控制單元400、第一逆偏壓電壓提供單元200及第二逆偏壓電壓提供單元300。
感測放大器100之組態及原理類似於圖3中所說明之感測放大器100的組態及原理。
第一逆偏壓電壓提供單元200及第二逆偏壓電壓提供單元300之組態及原理分別類似於圖3中所說明之第一逆偏壓電壓提供單元200及第二逆偏壓電壓提供單元300的組態及原理。
感測放大器控制單元400回應於放大啟動信號SAP1、 SAP2及SAN而將上拉電壓及下拉電壓供應至感測放大器100。特定言之，感測放大器控制單元400可包括第一上拉控制單元403、第二上拉控制單元404及下拉控制單元402。第一上拉控制單元403回應於第一上拉放大啟動信號SAP1而將第一上拉電壓供應至感測放大器100之上拉電力供應端子RTO。在圖5中，已為說明之便利起見而描述第一上拉電壓為電源電壓VDD之狀況。特定言之，第一上拉控制單元403可組態為回應於第一上拉放大啟動信號SAP1而接通/斷開之NMOS電晶體。此處，第一上拉放大啟動信號SAP1在感測放大器100之初始感測時段(例如，時段T1)中啟動為高邏輯位準，且在初始感測時段之後未被啟動而為低邏輯位準。亦即，若第一上拉放大啟動信號SAP1在時段T1中啟動為高邏輯位準，則第一上拉控制單元403將電源電壓VDD供應至感測放大器100的上拉電力供應端子RTO。同時，第一上拉控制單元403可設計為PMOS電晶體而替代於NMOS電晶體。在此狀況下，第一上拉放大啟動信號SAP1可設計為在感測放大器100之初始感測時段中啟動為低邏輯位準，且在初始感測時段之後未被啟動而為高邏輯位準。
第二上拉控制單元404回應於第二上拉放大啟動信號SAP2而將第二上拉電壓供應至感測放大器100之上拉電力供應端子RTO。在圖5中，已為說明之便利起見而描述第二上拉電壓為核心電壓VCORE之狀況。特定言之，第二上拉控制單元404可組態為回應於第二上拉放大啟動信號 SAP2而接通/斷開之NMOS電晶體。此處，第二上拉放大啟動信號SAP2在感測放大器100之初始感測時段(例如，時段T1)中未被啟動而為低邏輯位準，且在初始感測時段之後啟動為高邏輯位準。亦即，第二上拉控制單元404在初始感測時段(例如，時段T1)中並不回應於未被啟動而為低邏輯位準之第二上拉放大啟動信號SAP2而將核心電壓VCORE供應至感測放大器100，但在初始感測時段之後回應於啟動為高邏輯位準之第二上拉放大啟動信號SAP2而將核心電壓VCORE供應至感測放大器100的上拉電力供應端子RTO。同時，第二上拉控制單元404可設計為PMOS電晶體而替代於NMOS電晶體。在此狀況下，第二上拉放大啟動信號SAP2可設計為在初始感測時段中未被啟動而為高邏輯位準且在初始感測時段之後啟動為低邏輯位準。
圖6為說明根據本發明之再一實施例之半導體記憶體裝置的電路圖。半導體記憶體裝置可包括感測放大器100、第一逆偏壓電壓提供單元200、第二逆偏壓電壓提供單元300及感測放大器控制單元400。
圖6中所說明之半導體記憶體裝置根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至感測放大器100的PMOS電晶體對P3及P4。然而，圖3中所說明之半導體記憶體裝置根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至感測放大器100的NMOS電晶體對N3及N4 之主體。
感測放大器100之組態及原理類似於圖3中所說明之感測放大器100的組態及原理。
感測放大器控制單元400之組態及原理類似於圖3中所說明之感測放大器控制單元400的組態及原理。
第一逆偏壓電壓提供單元200根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至感測放大器100的PMOS電晶體對P3及P4之主體。特定言之，第一逆偏壓電壓提供單元200在感測放大器100之初始感測時段及在初始感測時段之後的時段中(亦即，在上拉放大啟動信號SAP之初始啟動時段(例如，時段T1)及在初始啟動時段之後的時段(例如，時段T2)中)將具有不同位準的逆偏壓電壓提供至感測放大器100。亦即，第一逆偏壓電壓提供單元200在時段T1中將具有第一位準之逆偏壓電壓提供至感測放大器100之PMOS電晶體對P3及P4的主體，且在時段T2中將具有第二位準之逆偏壓電壓提供至PMOS電晶體對P3及P4的主體。此處，具有第二位準之逆偏壓電壓可設計為位準相同於或高於電源電壓VDD之位準的電壓，且具有第一位準之逆偏壓電壓可設計為位準低於具有第二位準之逆偏壓電壓之位準的電壓。在圖6中，已為說明之便利起見而描述一逆偏壓電壓VPP在時段T1中放大為較低位準且提供至感測放大器100之PMOS電晶體對P3及P4之主體的狀況。亦即，第一逆偏壓電壓提供單元200在時段T2中將逆偏壓電 壓VPP提供至感測放大器100之PMOS電晶體對P3及P4的主體。接著，第一逆偏壓電壓提供單元200在時段T1中將逆偏壓電壓VPP放大為較低位準，且將放大為較低位準之逆偏壓電壓VPP提供至PMOS電晶體對P3及P4的主體。
特定言之，第一逆偏壓電壓提供單元200可包括逆偏壓電壓VPP所供應至的第一逆偏壓電壓供應端子SL_P，及電容器CP。第一逆偏壓電壓供應端子SL_P接收逆偏壓電壓VPP，且將所接收之逆偏壓電壓VPP提供至感測放大器100之PMOS電晶體對P3及P4的主體。電容器CP之一末端連接至第一逆偏壓電壓供應端子SL_N，且電容器CP之另一末端接收P脈衝信號PCP_P。此處，P脈衝信號PCP_P為在時段T1中啟動為低邏輯位準且在時段T2中未被啟動而為高邏輯位準的信號。P脈衝信號PCP_P產生於P脈衝產生單元201中。在圖6中，P脈衝產生單元201使用上拉放大啟動信號SAP產生P脈衝信號PCP_P之狀況已得以描述。若在時段T1中啟動為低邏輯位準之P脈衝信號輸入至電容器CP的一末端，則在電容器CP之兩個末端之間的電壓必要地維持為恆定的，且因此，在第一逆偏壓電壓供應端子SL_P處之電壓位準在時段T1中對應於P脈衝信號PCP_P之電壓位準的變化而降低。因此，位準低於在時段T2中提供至感測放大器100之逆偏壓電壓VPP之位準的逆偏壓電壓VPP在時段T1中提供至感測放大器100之PMOS電晶體對P3及P4的主體。
若提供至感測放大器100之PMOS電晶體對P3及P4之主體的逆偏壓電壓VPP之位準在時段T1中降低，則PMOS電晶 體P3及P4中之每一者的臨限電壓在時段T1中降低。若PMOS電晶體P3及P4中之每一者的臨限電壓降低，則PMOS電晶體對P3及P4之臨限電壓失配程度減小。若PMOS電晶體對P3及P4之臨限電壓失配程度減小，則偏移電壓VOFFSET減小。若偏移電壓VOFFSET減小，則在位元線對BL與BLB之間的電位差(dV)經更穩定地保全以具有偏移電壓VOFFSET或更大的值，使得有可能確保感測放大器100之精確感測操作。
同時，已為說明之便利起見而描述第一逆偏壓電壓提供單元200在時段T1中將一逆偏壓電壓VPP放大為較低位準且將經放大之逆偏壓電壓VPP提供至感測放大器100的PMOS電晶體對P3及P4之主體的狀況。然而，第一逆偏壓電壓提供單元200可設計為在各別時段T1及T2中將具有不同位準之逆偏壓電壓提供至感測放大器100。
第二逆偏壓提供單元300將逆偏壓電壓VBB提供至感測放大器100之NMOS電晶體對N3及N4的主體。特定言之，第二逆偏壓提供單元300在下拉放大啟動信號SAN之啟動時段(亦即，感測放大器100之感測操作時段)期間將逆偏壓電壓VBB提供至NMOS電晶體對N3及N4的主體。此處，逆偏壓電壓VBB為低電壓，且較佳為位準相同於或低於接地電壓VSS之電壓。在圖6中，已為說明之便利起見而描述第二逆偏壓電壓提供單元300組態為用於接收逆偏壓電壓VBB之第二逆偏壓電壓供應端子SL_N的狀況。第二逆偏壓電壓供應端子SL_N接收逆偏壓電壓VBB，且將所接收 之逆偏壓電壓VBB提供至感測放大器100之NMOS電晶體對N3及N4的主體。
同時，甚至在感測放大器100設計為如圖7中所說明之過驅動結構時，仍可應用根據本發明的半導體記憶體裝置。已參看圖5描述感測放大器100之過驅動結構。
圖7中所說明之半導體記憶體裝置可包括感測放大器100、感測放大器控制單元400、第一逆偏壓電壓提供單元200及第二逆偏壓電壓提供單元300。
感測放大器100之組態及原理類似於圖6中所說明之感測放大器100的組態及原理。
第二逆偏壓電壓提供單元300之組態及原理類似於圖6中所說明之第二逆偏壓電壓提供單元300的組態及原理。
感測放大器控制單元400回應於放大啟動信號SAP1、SAP2及SAN而將上拉電壓及下拉電壓供應至感測放大器100。特定言之，感測放大器控制單元400可包括第一上拉控制單元403、第二上拉控制單元404及下拉控制單元402。感測放大器控制單元400之組態及原理類似於圖5中所說明之感測放大器控制單元400的組態及原理。
第一逆偏壓電壓提供單元200根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至感測放大器100的PMOS電晶體對P3及P4之主體。亦即，第一逆偏壓電壓提供單元200在感測放大器100之初始感測時段(例如，時段T1)中將具有第一位準之逆偏壓電壓提供至感測放大器100 的PMOS電晶體對P3及P4之主體，且在初始感測時段之後的時段(例如，時段T2)中將具有第二位準之逆偏壓電壓提供至感測放大器100之PMOS電晶體對P3及P4的主體。第一逆偏壓電壓提供單元200之組態及原理類似於圖6中所說明之第一逆偏壓電壓提供單元200的組態及原理。在圖7中，已為說明之便利起見而描述第一逆偏壓電壓提供單元200在時段T1中將一逆偏壓電壓VPP放大為較低位準且將放大為較低位準之逆偏壓電壓VPP提供至感測放大器100的PMOS電晶體對P3及P4之主體的狀況。亦即，第一逆偏壓電壓提供單元200在時段T2中將逆偏壓電壓VPP提供至感測放大器100之PMOS電晶體對P3及P4的主體。接著，第一逆偏壓電壓提供單元200在時段T1中將逆偏壓電壓VPP放大為較低位準，且將放大為較低位準之逆偏壓電壓VPP提供至PMOS電晶體對P3及P4的主體。特定言之，第一逆偏壓電壓提供單元200可包括逆偏壓電壓VPP所供應至的第一逆偏壓電壓供應端子SL_P，及電容器CP。第一逆偏壓電壓供應端子SL_P接收逆偏壓電壓VPP，且將所接收之逆偏壓電壓VPP提供至感測放大器100之PMOS電晶體對P3及P4的主體。電容器CP之一末端連接至第一逆偏壓電壓供應端子SL_N，且電容器CP之另一末端接收P脈衝信號PCP_P。此處，P脈衝信號PCP_P為在時段T1中啟動為低邏輯位準且在時段T2中未被啟動而為高邏輯位準的信號。P脈衝信號PCP_P產生於P脈衝產生單元201中。在圖7中，P脈衝產生單元201使用第一上拉放大啟動信號SAP1產生P 脈衝信號PCP_P之狀況已得以描述。若在時段T1中啟動為低邏輯位準之P脈衝信號輸入至電容器CP的一末端，則在電容器CP之兩個末端之間的電壓必要地維持為恆定的，且因此，在第一逆偏壓電壓供應端子SL_P處之電壓位準在時段T1中對應於P脈衝信號PCP_P之電壓位準的變化而降低。因此，位準低於在時段T2中提供至感測放大器100之逆偏壓電壓VPP之位準的逆偏壓電壓VPP在時段T1中提供至感測放大器100之PMOS電晶體對P3及P4的主體。
圖8為說明根據本發明之再一實施例之半導體記憶體裝置的電路圖。圖8中所說明之半導體記憶體裝置可包括感測放大器100、第一逆偏壓電壓提供單元200、第二逆偏壓電壓提供單元300及感測放大單元400。
圖8中所說明之半導體記憶體裝置不同於圖3(或圖6)中所說明的半導體記憶體裝置之處在於：具有不同位準之逆偏壓電壓根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)提供至感測放大器100的NMOS電晶體對N3及N4之主體，且具有不同位準之逆偏壓電壓根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)提供至感測放大器100的PMOS電晶體對P3及P4之主體。
感測放大器100之組態及原理類似於圖3中所說明之感測放大器100的組態及原理。
感測放大器控制單元400之組態及原理類似於圖3中所說明之感測放大器控制單元400的組態及原理。
第一逆偏壓電壓提供單元200根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至感測放大器100的PMOS電晶體對P3及P4之主體。第一逆偏壓電壓提供單元200之組態及原理類似於圖6中所說明之第一逆偏壓電壓提供單元200的組態及原理。
第二逆偏壓電壓提供單元300根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至感測放大器100的NMOS電晶體對N3及N4之主體。第二逆偏壓電壓提供單元300之組態及原理類似於圖3中所說明之第二逆偏壓電壓提供單元300的組態及原理。
同時，甚至在感測放大器100設計為如圖9中所說明之過驅動結構時，仍可應用根據本發明的半導體記憶體裝置。已參看圖5描述感測放大器100之過驅動結構。
圖9中所說明之半導體記憶體裝置可包括感測放大器100、感測放大器控制單元400、第一逆偏壓電壓提供單元200及第二逆偏壓電壓提供單元300。
感測放大器100之組態及原理類似於圖3中所說明之感測放大器100的組態及原理。
第一逆偏壓電壓提供單元200根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至感測放大器100的PMOS電晶體對P3及P4之主體。第一逆偏壓電壓提供單元 200之組態及原理類似於圖7中所說明之第一逆偏壓電壓提供單元200的組態及原理。
第二逆偏壓電壓提供單元300根據感測放大器100之感測時段(例如，初始感測時段及在初始感測時段之後的時段)將具有不同位準之逆偏壓電壓提供至感測放大器100的NMOS電晶體對N3及N4之主體。第二逆偏壓電壓提供單元300之組態及原理類似於圖7中所說明之第二逆偏壓電壓提供單元300的組態及原理。
感測放大器控制單元400回應於放大啟動信號SAP1、SAP2及SAN而將上拉電壓及下拉電壓供應至感測放大器100。特定言之，感測放大器控制單元400可包括第一上拉控制單元403、第二上拉控制單元404及下拉控制單元402。感測放大器控制單元400之組態及原理類似於圖5中所說明之感測放大器控制單元400的組態及原理。
儘管本發明應用於記憶體裝置之狀況已描述為實例，但本發明可不僅用以放大本發明之半導體記憶體裝置的輸入資料，而且用以放大各種積體電路晶片之輸入資料。
根據本發明之實施例，放大器電路根據放大單元之初始放大時段及在初始放大時段之後的時段接收具有不同位準之逆偏壓電壓，使得有可能降低放大單元之失配，藉此確保穩定的放大操作。
儘管已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下，可進行各種改變及修改。
10‧‧‧位元線感測放大器
20‧‧‧感測放大器控制單元
21‧‧‧上拉控制單元
22‧‧‧下拉控制單元
30‧‧‧胞陣列
31‧‧‧胞電晶體
32‧‧‧電容器
100‧‧‧感測放大器
200‧‧‧第一逆偏壓電壓提供單元
201‧‧‧P脈衝產生單元
202‧‧‧P脈衝產生單元
300‧‧‧第二逆偏壓電壓提供單元/第二逆偏壓提供單元
301‧‧‧N脈衝產生單元
400‧‧‧感測放大器控制單元/感測放大單元
401‧‧‧上拉控制單元
402‧‧‧下拉控制單元
403‧‧‧第一上拉控制單元
404‧‧‧第二上拉控制單元
BL‧‧‧主位元線
BLB‧‧‧次位元線
CN‧‧‧電容器
CP‧‧‧電容器
N1‧‧‧NMOS電晶體
N2‧‧‧NMOS電晶體
N3‧‧‧NMOS電晶體
N4‧‧‧NMOS電晶體
P1‧‧‧PMOS電晶體
P2‧‧‧PMOS電晶體
P3‧‧‧PMOS電晶體
P4‧‧‧PMOS電晶體
PCP_N‧‧‧N脈衝信號
PCP_P‧‧‧P脈衝信號
RTO‧‧‧上拉電力供應端子/上拉電壓電力端子
SAN‧‧‧下拉放大啟動信號
SAP‧‧‧上拉放大啟動信號/上拉放大器啟動信號
SAP1‧‧‧第一上拉放大啟動信號
SAP2‧‧‧第二上拉放大啟動信號
SB‧‧‧下拉電力供應端子
SL_N‧‧‧第二逆偏壓供應端子/第二逆偏壓電壓供應端子
SL_P‧‧‧第一逆偏壓電壓供應端子
T1‧‧‧時段
T2‧‧‧時段
VBB‧‧‧逆偏壓電壓
VCORE‧‧‧核心電壓
VDD‧‧‧電源電壓
VPP‧‧‧第一逆偏壓電壓
VSS‧‧‧接地電壓
VOFFSET‧‧‧偏移電壓
VT‧‧‧臨限電壓
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
圖1為說明根據相關技術之位元線感測放大器、感測放大器控制單元及胞陣列單元的電路圖。
圖2為說明構成圖1中所說明之感測放大器的電晶體對之臨限電壓失配程度的曲線圖。
圖3為說明根據本發明之實施例之半導體記憶體裝置的電路圖。
圖4為說明圖3中所說明之半導體記憶體裝置的時序圖。
圖5為說明根據本發明之另一實施例之半導體記憶體裝置的電路圖。
圖6為說明根據本發明之再一實施例之半導體記憶體裝置的電路圖。
圖7為說明根據本發明之再一實施例之半導體記憶體裝置的電路圖。
圖8為說明根據本發明之再一實施例之半導體記憶體裝置的電路圖。
圖9為說明根據本發明之再一實施例之半導體記憶體裝置的電路圖。
100‧‧‧感測放大器
200‧‧‧第一逆偏壓電壓提供單元
300‧‧‧第二逆偏壓電壓提供單元/第二逆偏壓提供單元
301‧‧‧N脈衝產生單元
400‧‧‧感測放大器控制單元/感測放大單元
401‧‧‧上拉控制單元
402‧‧‧下拉控制單元
BL‧‧‧主位元線
BLB‧‧‧次位元線
CN‧‧‧電容器
N3‧‧‧NMOS電晶體
N4‧‧‧NMOS電晶體
P3‧‧‧PMOS電晶體
P4‧‧‧PMOS電晶體
PCP_N‧‧‧N脈衝信號
RTO‧‧‧上拉電力供應端子/上拉電壓電力端子
SAN‧‧‧下拉放大啟動信號
SAP‧‧‧上拉放大啟動信號/上拉放大器啟動信號
SB‧‧‧下拉電力供應端子
SL_N‧‧‧第二逆偏壓供應端子/第二逆偏壓電壓供 應端子
SL_P‧‧‧第一逆偏壓電壓供應端子
VBB‧‧‧逆偏壓電壓
VCORE‧‧‧核心電壓
VPP‧‧‧第一逆偏壓電壓
VSS‧‧‧接地電壓

Claims (15)

  1. 一種放大器電路，其包含：一放大單元，其經組態以放大輸入資料；及一逆偏壓電壓提供單元，其經組態以在該放大單元之一初始操作時段及在該初始操作時段之後的一時段中將具有不同位準之逆偏壓電壓提供至該放大單元。
  2. 如請求項1之放大器電路，其中：該放大單元包含至少一PMOS電晶體及至少一NMOS電晶體；該逆偏壓電壓提供單元在該放大單元之該初始操作時段中將一第一位準之一逆偏壓電壓提供至該放大單元的該PMOS電晶體，且在該初始操作時段之後的該時段中將一第二位準之一逆偏壓電壓提供至該放大單元的該PMOS電晶體；且該逆偏壓電壓提供單元在該放大單元之該初始操作時段中將一第三位準之一逆偏壓電壓提供至該放大單元的該NMOS電晶體，且在該初始操作時段之後的該時段中將一第四位準之一逆偏壓電壓提供至該放大單元的該NMOS電晶體。
  3. 如請求項2之放大器電路，其中該第一位準之該逆偏壓電壓低於該第二位準的該逆偏壓電壓，且該第三位準之該逆偏壓電壓高於該第四位準的該逆偏壓電壓。
  4. 一種放大器電路，其包含：一放大單元，其經組態以包含至少一PMOS電晶體及 至少一NMOS電晶體，且放大輸入資料；及一逆偏壓電壓提供單元，其經組態以在該放大單元之一初始操作時段及該初始操作時段的一時段中選擇性地將不同位準之逆偏壓電壓提供至該放大單元的該NMOS電晶體。
  5. 如請求項4之放大器電路，其中一逆偏壓電壓提供單元經組態以在該放大單元之一初始操作時段及該初始操作時段的一時段中選擇性地將不同位準之逆偏壓電壓提供至該放大單元的該PMOS電晶體。
  6. 一種半導體記憶體裝置，其包含：一位元線，其經組態以連接至一記憶胞；一感測放大器，其經組態以放大傳送至該位元線之資料；一感測放大器控制單元，其經組態以回應於一放大啟動信號而將一上拉電壓及一下拉電壓供應至該感測放大器；及一逆偏壓電壓提供單元，其經組態以在該放大啟動信號之一初始啟動時段及在該初始啟動時段之後的一時段中將不同位準之逆偏壓電壓提供至該感測放大器。
  7. 如請求項6之半導體記憶體裝置，其中：該感測放大器包括至少一PMOS電晶體及至少一NMOS電晶體；且該逆偏壓電壓提供單元在該放大啟動信號之一啟動時段期間將一第一位準之一逆偏壓電壓提供至該感測放大 器的該PMOS電晶體，在該放大啟動信號之該初始啟動時段期間將一第二位準之一逆偏壓電壓提供至該感測放大器的該NMOS電晶體，且在該初始啟動時段之時段期間將一第三位準之一逆偏壓電壓提供至該感測放大器的該NMOS電晶體。
  8. 如請求項7之半導體記憶體裝置，其中該第三位準之該逆偏壓電壓高於該第四位準之該逆偏壓電壓。
  9. 如請求項7之半導體記憶體裝置，其中該逆偏壓電壓提供單元包含：一第一逆偏壓電壓供應端子，該第一位準之該逆偏壓電壓供應至其；一第二逆偏壓電壓供應端子，該第三位準之該逆偏壓電壓供應至其；及一電容器，其具有連接至該第二逆偏壓電壓供應端子之一末端，及接收在該放大啟動信號之該初始啟動時段中啟動為一高邏輯位準之一脈衝信號的另一末端。
  10. 如請求項6之半導體記憶體裝置，其中：該感測放大器包括至少一PMOS電晶體及至少一NMOS電晶體；且該逆偏壓電壓提供單元在該放大啟動信號之該初始啟動時段期間將一第一位準之一逆偏壓電壓提供至該感測放大器的該PMOS電晶體，在該初始啟動時段之後的該時段期間將一第二位準之一逆偏壓電壓提供至該感測放大器的該PMOS電晶體，且在該放大啟動信號之該啟動 時段期間將一第三位準之一逆偏壓電壓提供至該感測放大器的該NMOS電晶體。
  11. 如請求項10之半導體記憶體裝置，其中該第一位準之該逆偏壓電壓低於該第二位準之該逆偏壓電壓。
  12. 如請求項10之半導體記憶體裝置，其中該逆偏壓電壓提供單元包含：一第一逆偏壓電壓供應端子，該第一位準之該逆偏壓電壓供應至其；一第二逆偏壓電壓供應端子，該第三位準之該逆偏壓電壓供應至其；及一電容器，其具有連接至該第一逆偏壓電壓供應端子之一末端，及接收在該放大啟動信號之該初始啟動時段中啟動為一低邏輯位準之一脈衝信號的另一末端。
  13. 如請求項6之半導體記憶體裝置，其中：該感測放大器包括至少一PMOS電晶體及至少一NMOS電晶體；且該逆偏壓電壓提供單元在該放大啟動信號之該初始啟動時段期間將一第一位準之該逆偏壓電壓提供至該感測放大器的該PMOS電晶體，在該初始啟動時段之後的該時段期間將一第二位準之該逆偏壓電壓提供至該感測放大器的該PMOS電晶體，在該放大啟動信號之該初始啟動時段期間將一第三位準之該逆偏壓電壓提供至該感測放大器的該NMOS電晶體，且在該初始啟動時段之後的該時段期間將一第四位準之該逆偏壓電壓提供至該感測 放大器的該NMOS電晶體。
  14. 如請求項13之半導體記憶體裝置，其中該第一位準之該逆偏壓電壓低於該第二位準的該逆偏壓電壓，且該第三位準之該逆偏壓電壓高於該第四位準的該逆偏壓電壓。
  15. 如請求項6之半導體記憶體裝置，其中該逆偏壓電壓提供單元包含：一第一逆偏壓電壓供應端子，一第一位準之該逆偏壓電壓供應至其；一第二逆偏壓電壓供應端子，一第三位準之該逆偏壓電壓供應至其；一第一電容器，其具有連接至該第一逆偏壓電壓供應端子之一末端，及接收在該放大啟動信號之該初始啟動時段中啟動為一低邏輯位準之一第一脈衝信號的另一末端；及一第二電容器，其具有連接至該第二逆偏壓電壓供應端子之一末端，及接收在該放大啟動信號之該初始啟動時段中啟動為一高邏輯位準之一第二脈衝信號的另一末端。
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