KR101069731B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 센스앰프 인에이블 신호를 입력받아 최저 전압 레벨을 센스 앰프 인에이블 신호보다 낮게 가지는 확장 인에이블 신호를 생성하는 인에이블 신호 생성부, 확장 인에이블 신호에 응답하여 비트라인 센스앰프부로 전력을 공급하는 센스앰프 전력 공급부 및 센스앰프 전력 공급부가 활성화되면 비트라인 쌍의 전압을 증폭하는 비트라인 센스앰프부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비트라인 센스앰프를 포함하는 반도체 메모리 장치에 관한 것이다.
DRAM과 같은 반도체 메모리에서, 비트라인 쌍-비트라인(Bit Line) 및 비트바라인(Bit Bar Line)-의 전압을 증폭하기 위해 비트라인 센스앰프가 사용된다. 비트라인 및 비트바라인은 프리차지 전압으로 프리차지되어 있다가, 프리차지 동작이 중단되고 워드라인(Word-Line)이 활성화되면 저장 커패시터(Storage Capacitor)와 차지 쉐어링(Charge Sharing)을 통해 비트라인의 전압이 미세하게 변경된다. 비트라인 센스앰프는 비트라인 및 비트바라인의 미세한 전압차이를 감지하고 증폭하는(이하 감지 증폭) 동작을 수행한다.
비트라인 센스앰프의 감지 증폭 속도는 반도체 메모리 장치의 고속 동작에 매우 중요한 요소이다. 감지 증폭 동작은 반도체 메모리 장치에서 데이터에 대한 리드 동작 시, 라이트 동작 시 및 리프레쉬 동작 시 모두 수행되는 동작이며, 반도체 메모리 장치가 집적화 될수록 필요로 하는 감지 증폭 동작의 수 또한 많아지기 때문에 반도체 메모리 장치가 명령을 수행하는 시간을 결정하는 데에 큰 영향을 끼친다.
센스앰프 전력 공급부는 비트라인 센스앰프에 전력을 공급하여 비트라인 센스앰프를 활성화하는 구성부인데, 비트라인 센스앰프의 감지 증폭 속도를 높이기 위해, 가능한 큰 크기를 가지는 트랜지스터를 포함하여 구성된다. 하지만 트랜지스터의 크기가 크다는 것은 누설 전류의 크기 또한 크다는 것을 의미하고, 이에 따라 센스앰프 전력 공급부의 누설 전류 크기는 다른 구성부의 누설 전류에 비해 크다. 반도체 메모리 장치 전체를 보았을 때, 비트라인 센스앰프는 반도체 메모리 장치의 메모리 셀 영역에 전반적으로 존재하고 센스앰프 전력 공급부는 각 비트라인 센스앰프 마다 존재하므로, 반도체 메모리 장치의 메모리 셀 영역에 흐르는 전체 누설 전류에서 센스앰프 전력 공급부의 누설 전류는 매우 큰 비중(일반적으로 60%정도)을 차지하고 있다.
반도체 메모리 장치가 집적화되면서 센스앰프 전력 공급부의 상대적인 면적이 커지기 때문에, 센스앰프 전력 공급부의 누설 전류는 반도체 메모리 장치의 집적화 및 저전력화에 큰 약점으로 적용된다.
본 발명은 비트라인 센스앰프를 포함하고, 비트라인 센스앰프가 비활성화되었을 때 누설 전류를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 센스앰프 인에이블 신호를 입력받아 최저 전압 레벨을 상기 센스 앰프 인에이블 신호보다 낮게 가지는 확장 인에이블 신호를 생성하는 인에이블 신호 생성부, 상기 확장 인에이블 신호에 응답하여 비트라인 센스앰프부로 전력을 공급하는 센스앰프 전력 공급부 및 상기 센스앰프 전력 공급부가 활성화되면 비트라인 쌍의 전압을 증폭하는 상기 비트라인 센스앰프부를 포함한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 센스앰프 인에이블 신호를 입력받아 최고 전압 레벨을 상기 센스 앰프 인에이블 신호보다 높게 가지는 확장 인에이블 신호를 생성하는 인에이블 신호 생성부, 상기 확장 인에이블 신호에 응답하여 비트라인 센스앰프부로 전력을 공급하는 센스앰프 전력 공급부 및 상기 센스앰프 전력 공급부가 활성화되면 비트라인 쌍의 전압을 증폭하는 비트라인 센스앰프부를 포함한다.
본 발명은 반도체 메모리 장치에서 비트라인 센스앰프가 비활성화되었을 때 발생하는 누설전류를 감소시키는 효과를 창출한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 회로도,
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
상기 반도체 메모리 장치는 인에이블 신호 생성부(100), 센스앰프 전력 공급부(200), 비트라인 센스앰프부(300) 및 프리차지부(400)를 포함하여 구성될 수 있다.
상기 인에이블 신호 생성부(100)는 센스앰프 인에이블 신호(SAN)를 입력받아 확장 인에이블 신호(SAN_e)를 생성한다. 상기 센스앰프 인에이블 신호(SAN)는 상기 비트라인 쌍(BL, BLB)에 대한 감지 증폭 동작을 관장하는 신호로서 외부 커맨드(예를 들어, RAS, CAS)에 따라 반도체 메모리 장치의 내부에서 생성되는 신호이다. 또한 상기 센스앰프 인에이블 신호(SAN)는 최고 전압 레벨(Vmax)을 전원 전압(VDD), 최저 전압 레벨(Vmin)을
접지 전압(VSS)으로 가지는 신호이다.
상기 센스앰프 전력 공급부(200)는 상기 확장 인에이블 신호(SAN_e)에 따라 활성화되어 상기 비트라인 센스앰프부(300)에 전력을 공급한다. 상기 센스앰프 전력 공급부(200)는 상기 확장 인에이블 신호(SAN_e)를 입력받는 싱크 엔모스 트랜지스터(Ns)를 포함하여 구성될 수 있다. 상기 싱크 엔모스 트랜지스터의 소스 단은 접지(Vss)와 연결되고, 드레인 단은 제 1 전원 단자(n1)와 연결된다. 상기 제 1 전원 단자(n1)의 전압은 제 1 전원(SB)로서 비트라인 센스앰프부(300)에 인가된다. 위에서 언급한 것처럼, 상기 싱크 엔모스 트랜지스터(Ns)는 비트라인 센스앰프의 감지 증폭 속도를 높이기 위해 가능한 큰 크기로 설계된다.
상기 비트라인 센스앰프부(300)는 비트라인 쌍(BL, BLB)에 연결되어 있고 상기 센스앰프 전력 공급부(200)가 활성화되면 상기 비트라인 쌍(BL, BLB)의 전압을 증폭한다. 상기 비트라인 센스앰프부(300)는 제 1 및 제 2 엔모스 트랜지스터(N1, N2)와 제 1 및 제 2 피모스 트랜지스터(P1, P2)를 포함하여 구성될 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 상기 제 1 피모스 트랜지스터(P1)와 직렬로 연결되고, 상기 제 2 엔모스 트랜지스터(N2)는 상기 제 2 피모스 트랜지스터(P2)와 직렬로 연결된다. 상기 제 1 엔모스 트랜지스터(N1) 및 상기 제 1 피모스 트랜지스터(P1)는 공통 드레인 단자를 갖도록 연결되어 있고, 상기 공통 드레인 단자는 상기 비트라인(BL)과 연결된다. 상기 제 2 엔모스 트랜지스터(N2) 및 상기 제 2 피모스 트랜지스터(P2)는 공통 드레인 단자를 갖도록 연결되어 있고, 상기 공통 드레인 단자는 상기 비트바라인(BLB)과 연결된다. 상기 제 1 엔모스 트랜지스터(N1) 및 상기 제 1 피모스 트랜지스터(P1)는 공통 게이트 단자를 가지고, 상기 공통 게이트 단자는 상기 비트바라인(BLB)과 연결된다. 상기 제 2 엔모스 트랜지스터(N2) 및 상기 제 2 피모스 트랜지스터(P2)는 공통 게이트 단자를 가지고, 상기 공통 게이트 단자는 상기 비트라인(BL)과 연결된다. 상기 제 1 및 제 2 피모스 트랜지스터(P1, P2)는 공통 소스 단자를 가지도록 연결되고, 상기 공통 소스 단자에는 서플라이 전력 신호(RTO)가 전력 공급원으로서 인가된다. 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)는 공통 소스 단자를 가지도록 연결되고, 상기 공통 소스 단에는 상기 제 1 전원(SB)이 전력 공급원으로서 인가된다. 상기 비트라인 센스앰프부(300)는 전력 공급원으로 인가되는 상기 제 2 전원(RTO) 및 상기 제 1 전원(SB)이 모두 활성화되면 활성화된다.
상기 프리차지부(400)는 프리차지 인에이블 신호(bleq)에 응답하여 상기 비트라인 쌍(BL, BLB)을 프리차지 전압 레벨(VBLP)로 프리차지한다. 상기 프리차지부(400)는 제 3 내지 제 5 엔모스 트랜지스터(N3~N5)를 포함하여 구성될 수 있다. 상기 제 3 및 제 4 엔모스 트랜지스터(N3, N4)는 상기 비트라인 쌍(BL, BLB)사이에 직렬로 연결되어 상기 프리차지 인에이블 신호(bleq)를 공통으로 입력받는다. 상기 제 3 및 제 4 엔모스 트랜지스터(N3, N4)는 공통 드레인 단자를 가지고, 상기 공통 드레인 단자에는 상기 프리차지 전압(VBLP)이 인가된다. 상기 제 5 엔모스 트랜지스터(N5)는 상기 비트라인 쌍(BL, BLB)사이에 연결되어 상기 프리차지 인에이블 신호(bleq)를 입력받는다.
상기 비트라인(BL)에는 워드라인(WL)에 따라 활성화되어 상기 비트라인(BL) 및 저장 셀(C)을 차지 쉐어링(Charge Sharing)하는 스위치 트랜지스터(Ts)가 연결되어 있다.
상기 반도체 메모리 장치가 프리차지 동작을 수행하면 상기 비트라인 센스앰프부(300)에 인가되는 상기 제 2 전원(RTO) 및 상기 제 1 전원(SB)이 비활성화되어 상기 비트라인 센스앰프부(300)는 비활성화된다. 이후 상기 프리차지 인에이블 신호(bleq)가 활성화됨에 따라 상기 프라차지부(400)에 의해 상기 비트라인 쌍(BL, BLB)은 상기 프리차지 전압(VBLP) 레벨로 프리차지된다. 상기 제 1 전원(SB)은 상기 센스앰프 전력 공급부(200)의 상기 싱크 엔모스 트랜지스터(Ns)가 턴오프됨에 따라 비활성화되는데, 위에서 언급한 것처럼 상기 싱크 엔모스 트랜지스터(Ns)는 상기 비트라인 센스앰프부(300)의 감지 증폭 속도를 높이기 위해 가능한 큰 크기로 구성된다. 이에 따라 상기 비트라인 센스앰프부(300)가 비활성화된 상태에서, 상기 비트라인 쌍(BL, BLB)으로부터 상기 프리차지 전압(VBLP)을 인가 받아 불완전하게 턴오프되어있는 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2) 및 상기 싱크 엔모스 트랜지스터(Ns)를 거쳐 상기 접지(VSS)로의 전류 경로를 가지는 누설 전류가 발생할 수 있다. 이러한 누설 전류를 결정하는 상기 싱크 엔모스 트랜지스터(Ns)의 누설 전류(Ioff)를 최소화하기 위해, 상기 싱크 엔모스 트랜지스터(Ns)에 입력되는 상기 확장 인에이블 신호(SAN_e)의 최저 전압 레벨(Vmin)이 가능한 낮을 수 있도록 상기 인에이블 신호 생성부(100)를 설계하는 것이 바람직하다. 상기 센스앰프 인에이블 신호(SAN)는 최저 전압 레벨을 접지 전압(VSS)으로 가지는 신호이므로 상기 인에이블 신호 생성부(100)는 상기 확장 인에이블 신호(SAN_e)의 최저 전압 레벨을 접지 전압(VSS)보다 낮게 출력할 수 있는 레벨 시프터를 포함하여 구성하는 것이 바람직하다. 일반적으로 반도체 메모리 장치의 접지 전압(VSS)는 0V로 설정되므로 상기 확장 인에이블 신호(SAN_e)의 최저 전압 레벨을 0V 미만의 전압, 즉 네거티브 전압(Vneg)으로 설정하는 것이 바람직하다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 회로도이다. 도 1을 참조하면, 상기 센스앰프 전력 공급부(200)는 비트라인 센스앰프부(300)가 비활성화 되었을 때의 제 1 전원(SB)의 레벨을 최소화함으로써 누설 전류를 최소화 하기 위해 상기 확장 인에이블 신호(SAN_e)를 입력받는 상기 싱크 엔모스 트랜지스터(Ns)를 포함하는 것으로 구성되었다. 하지만 이러한 누설 전류는 상기 비트라인 센스앰프부(300)가 비활성화 되었을 때의 상기 제 2 전원(RTO)의 레벨을 최소화 함으로써도 줄일 수 있다. 상기 제 2 전원(RTO)의 레벨을 최소화함으로써 누설 전류를 최소화하기 위해, 상기 센스앰프 전력 공급부(210)는 코어 전압(VCORE)에 연결되어 제 2 전원(RTO)를 출력하는 싱크 피모스 트랜지스터(Ps)를 포함하여 구성될 수 있다. 또한 상기 인에이블 신호 생성부(110)는 레벨 시프터를 포함하고, 상기 확장 인에이블 신호(SAN_e)의 최고 전압 레벨(Vmax)을 상기 코어 전압(VCORE)보다 높게 생성하여 상기 싱크 피모스 트랜지스터(Ps)의 누설 전류를 최소화할 수 있도록 구성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100/110: 인에이블 신호 생성부 200/210: 센스앰프 전력 공급부
300: 비트라인 센스앰프부 400: 프리차지부

Claims (10)

  1. 센스앰프 인에이블 신호를 입력받아 최저 전압 레벨을 상기 센스 앰프 인에이블 신호보다 낮게 가지는 확장 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 확장 인에이블 신호에 응답하여 비트라인 센스앰프부로 전력을 공급하는 센스앰프 전력 공급부; 및
    상기 센스앰프 전력 공급부가 활성화되면 비트라인 쌍의 전압을 증폭하는 상기 비트라인 센스앰프부를 포함하는 반도체 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 인에이블 신호 생성부는 상기 확장 인에이블 신호의 최저 전압 레벨을 네거티브 전압으로 생성할 수 있는 레벨 시프터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 확장 인에이블 신호는 0 또는 1 값을 갖는 디지털 신호이고,
    상기 센스앰프 전력 공급부는 상기 확장 인에이블 신호가 0 값을 가지면 전력 공급을 중단하는 것을 특징으로 하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 센스앰프 전력 공급부는 상기 확장 인에이블 신호를 입력받는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    프리차지 인에이블 신호에 응답하여 상기 비트라인 쌍을 프리차지 전압 레벨로 프리차지 하는 프리차지부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 센스앰프 인에이블 신호를 입력받아 최고 전압 레벨을 상기 센스 앰프 인에이블 신호보다 높게 가지는 확장 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 확장 인에이블 신호에 응답하여 비트라인 센스앰프부로 전력을 공급하는 센스앰프 전력 공급부; 및
    상기 센스앰프 전력 공급부가 활성화되면 비트라인 쌍의 전압을 증폭하는 비트라인 센스앰프부를 포함하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 인에이블 신호 생성부는 상기 확장 인에이블 신호의 최고 전압 레벨을 상기 센스앰프 인에이블 신호의 최고 전압 레벨보다 높게 생성할 수 있는 레벨 시프터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 확장 인에이블 신호는 0 또는 1 값을 갖는 디지털 신호이고,
    상기 센스앰프 전력 공급부는 상기 확장 인에이블 신호가 1 값을 가지면 전력 공급을 중단하는 것을 특징으로 하는 반도체 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 센스앰프 전력 공급부는 상기 확장 인에이블 신호를 입력받는 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    프리차지 인에이블 신호에 응답하여 상기 비트라인 쌍을 프리차지 전압 레벨로 프리차지 하는 프리차지부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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