KR100673136B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 비트라인 센스앰프의 구동전압을 안정적으로 공급하기 위해, 센스앰프 인에이블 신호에 의해 제어되어 제 1 기준전압 레벨과 풀업 라인의 전압 레벨을 비교한 결과에 따라 코아전압과 전원전압을 선택적으로 풀업 라인으로 전달하는 풀업 전압 선택부와, 센스앰프 인에이블 신호에 의해 제어되어 제 2 기준전압 레벨과 풀다운 라인의 전압 레벨을 비교한 결과에 따라 백 바이어스 전압과 접지전압을 선택적으로 풀다운 라인으로 전달하는 풀다운 전압 선택부 및 풀업 라인과 풀다운 라인을 통해 인가되는 풀업 전압 선택부의 출력 및 풀다운 전압 선택부의 출력에 의해 인에이블되어 비트라인과 비트 바 라인의 전압차를 센싱 및 증폭하는 비트라인 센스앰프를 포함하여 테스트 동작시 내부전압 변화에 의한 데이터 페일(fail)을 방지할 수 있는 기술이다.
비트라인 센스앰프, 코아전압, 백 바이어스 전압

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도.
도 2는 도 1의 풀업 전압 선택부에 관한 상세회로도.
도 3은 도 1의 풀다운 전압 선택부에 관한 상세회로도.
도 4는 본 발명에 따른 반도체 메모리 장치의 리드(Read) 동작을 도시한 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인 센스앰프의 구동전압을 안정적으로 공급하여 데이터 페일을 방지할 수 있도록 하는 기술이다.
반도체 메모리 장치에서는 셀 캐패시터와 비트라인 또는 비트 바 라인에 의해 공유된 미세한 전하를 '하이' 데이터로 인식할 수 있는 전원전압 레벨과 '로우' 데이터로 인식할 수 있는 접지전압 레벨로 증폭시키기 위해 래치형의 비트라인 센스앰프를 사용한다.
일반적인 비트라인 센스앰프의 동작을 설명하면 다음과 같다.
먼저, 프리차지 명령에 의해 이전에 인에이블된 워드라인이 디스에이블되고, 균등화신호에 의해 비트라인과 비트 바 라인이 비트라인 프리차지 전압(VBLP)으로 프리차지된다.
그 다음, 액티브 명령에 의해 새로운 워드라인이 인에이블되면, 선택된 워드라인에 실린 데이터가 비트라인에 실리고, 비트라인과 비트 바 라인 사이에 전압차가 발생된다.
이때, 비트라인 센스앰프에 전원을 공급하는 풀업 라인 RTO과 풀다운 라인 SB이 각각 코아전압 VCORE 레벨과 접지전압 VSS 레벨이 되어 비트라인 센스앰프가 동작하여 비트라인에 실린 데이터를 센싱 및 증폭한다.
그러나, 이러한 종래의 비트라인 센스앰프는 내부전압 중 낮은 레벨을 갖는 코아전압 VCORE 레벨과 접지전압 VSS 레벨로 구동되기 때문에, 로우 액티브 시간(tRAS) 동안 비트라인이 충분히 프리차지 전압 레벨로 디벨로프(develop) 되지 못해 리드/라이트시 데이터를 제대로 인식하지 못하는 페일(fail)이 유발되고 있다.
특히, 반도체 소자가 고집적, 초소형화 됨에 따라 바이어스(bais) 드라이버의 사이즈가 축소되면서 구동능력이 저하되어 테스트(예를 들어, 오토 리프레쉬 8K 등)에 의한 내부전압 레벨의 변화로 초기 센싱 동작에 의한 데이터 리드시 페일(fail)되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 창출된 것으로, 다음과 같은 목적을 갖는다.
첫째, 초기 센싱 동작시 코아전압 및 백 바이어스 전압으로 비트라인 센스앰프를 구동하여 프리차지 전압 레벨로 디벨로프(develop)되는 시간을 줄이는데 그 목적이 있다.
둘째, 테스트시 내부전압 변화에 대응하여 비트라인 센스앰프 구동전압을 안정적으로 공급하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 센스앰프 인에이블 신호에 의해 제어되어 제 1 기준전압 레벨과 풀업 라인의 전압 레벨을 비교한 결과에 따라 코아전압과 전원전압을 선택적으로 풀업 라인으로 전달하는 풀업 전압 선택부; 센스앰프 인에이블 신호에 의해 제어되어 제 2 기준전압 레벨과 풀다운 라인의 전압 레벨을 비교한 결과에 따라 백 바이어스 전압과 접지전압을 선택적으로 풀다운 라인으로 전달하는 풀다운 전압 선택부; 및 풀업 라인과 풀다운 라인을 통해 인가되는 풀업 전압 선택부의 출력 및 풀다운 전압 선택부의 출력에 의해 인에이블되어 비트라인과 비트 바 라인의 전압차를 센싱 및 증폭하는 비트라인 센스앰프를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도이다.
본 발명의 반도체 메모리 장치는 센스앰프 구동전압 선택부(10), 연결부(40, 80), 균등화부(50), 비트라인 센스앰프(60), 선택부(70) 및 셀 어레이(90)를 포함 한다.
여기서, 센스앰프 구동전압 선택부(10)는 풀업 전압 선택부(20) 및 풀다운 전압 선택부(30)를 포함한다.
그리고, 연결부(40)는 비트라인 분리 제어신호 BISH에 따라 비트라인 센스앰프(60)를 이웃한 셀 어레이(미도시)에 선택적으로 연결하고, 연결부(80)는 비트라인 분리 제어신호 BISL에 따라 비트라인 센스앰프(60)를 셀 어레이(90)에 선택적으로 연결한다.
그리고, 균등화부(50)는 균등화신호 BLEQ에 따라 비트라인 BL과 비트 바 라인 /BL을 프리차지 전압 VBLP 레벨로 프리차지 및 균등화한다.
비트라인 센스앰프(60)는 풀업 라인 RTO과 풀다운 라인 SB을 통해 인가된 센스앰프 구동전압 선택부(10)의 출력에 의해 인에이블되어 비트라인 BL 및 비트 바 라인 /BL의 전압차를 센싱 및 증폭한다.
선택부(70)는 칼럼 셀 선택신호 Yi에 따라 비트라인 센스앰프(60)를 통해 센싱 및 증폭된 데이터를 로컬 입출력 라인 쌍 LIO, LIOB으로 출력한다.
셀 어레이(90)는 셀 트랜지스터와 캐패시터로 이루어진 다수개의 셀(91)을 포함한다.
도 2는 도 1의 풀업 전압 선택부(20)에 관한 상세회로도이다.
풀업 전압 선택부(20)는 비교부(21), 선택부(23, 25) 및 인에이블부(27)를 포함하며, 센스앰프 인에이블 신호 SAEN에 의해 제어되어 기준전압 VREF1 레벨과 풀업 라인 RTO의 전압 레벨을 비교한 결과에 따라 코아전압 VCORE과 전원전압 VDD 을 선택적으로 풀업 라인 RTO으로 전달한다.
여기서, 비교부(21)는 풀업 래치부(29) 및 입력부(31)를 포함하여 기준전압 VREF1의 레벨과 풀업 라인 RTO의 전압레벨을 비교한다.
그리고, 풀업 래치부(29)는 PMOS 트랜지스터 P1 및 PMOS 트랜지스터 P2를 포함하여, 출력단(A, B)의 전위를 고전압 VPP 레벨로 풀업시킨다.
여기서, PMOS 트랜지스터 P1와 PMOS 트랜지스터 P2는 크로스 커플드(cross-coupled) 연결되며, PMOS 트랜지스터 P1은 고전압 VPP 인가단과 출력단(A) 사이에 연결되고, 게이트는 출력단(B)와 연결되어 있다. 그리고, PMOS 트랜지스터 P2는 고전압 VPP 인가단과 출력단(B) 사이에 연결되고, 게이트는 출력단(A)와 연결되어 있다.
이때, 상기 PMOS 트랜지스터 P1 및 PMOS 트랜지스터 P2의 채널 길이(channel length)는 고전압 VPP으로 인한 펀치(punch) 현상을 방지하기 위해 디자인 룰에 따라 마진을 두어 형성하는 것이 바람직하다.
그리고, 입력부(31)는 NMOS 트랜지스터 N3 및 NMOS 트랜지스터 N4를 포함하며, NMOS 트랜지스터 N3는 출력단(A)과 접지전압 VSS 인가단 사이에 연결되어 게이트로 기준전압 VREF1을 인가받는다. 그리고, NMOS 트랜지스터 N4는 출력단(B)과 접지전압 VSS 인가단 사이에 연결되고, 게이트는 노드(C)와 연결되어 있다.
이때, 기준전압 VREF1은 아래와 같은 <수학식1>에 의해 정의되며, 오버 슈트(over shoot)가 발생하지 않는 범위 내에서 조절되는 것이 바람직하다.
<수학식1>
Figure 112006004555324-pat00001
선택부(23)는 NMOS 트랜지스터 N1을 포함하며, 비교부(21)의 출력에 따라 선택적으로 턴 온되어 코아전압 VCORE을 풀업 라인 RTO에 전달한다.
여기서, NMOS 트랜지스터 N1은 코아전압 VCORE 인가단과 노드(C) 사이에 연결되고, 게이트가 출력단(A)와 연결되어 있다.
선택부(25)는 NMOS 트랜지스터 N2를 포함하며, 비교부(21)의 출력에 따라 선택적으로 턴 온되어 전원전압 VDD을 풀업 라인 RTO에 전달한다.
여기서, NMOS 트랜지스터 N2는 전원전압 VDD 인가단과 노드(C) 사이에 연결되고, 게이트가 출력단(B)와 연결되어 있다.
인에이블부(27)는 NMOS 트랜지스터 N5를 포함하며, 센스앰프 인에이블 신호 SAEN에 의해 인에이블되어 선택부(23, 25)의 출력을 풀업 라인 RTO에 전달한다.
여기서, NMOS 트랜지스터 N5는 노드(C)와 풀업 라인 RTO 사이에 연결되고, 게이트로 센스앰프 인에이블 신호 SAEN를 인가받는다.
도 3은 도 1의 풀다운 전압 선택부(30)에 관한 상세회로도이다.
풀다운 전압 선택부(30)는 비교부(33), 선택부(35, 37) 및 인에이블부(39)를 포함하며, 센스앰프 인에이블 신호 SAEN에 의해 제어되어 기준전압 VREF2 레벨과 풀다운 라인 SB의 전압 레벨을 비교한 결과에 따라 백 바이어스 전압 VBB과 접지전압 VSS을 선택적으로 풀다운 라인 SB으로 전달한다.
여기서, 비교부(33)는 풀다운 래치부(41) 및 입력부(43)를 포함하여 기준전압 VREF2의 레벨과 풀다운 라인 SB의 전압레벨을 비교한다.
그리고, 풀다운 래치부(41)는 NMOS 트랜지스터 N8 및 NMOS 트랜지스터 N9를 포함하여, 출력단(D, E)의 전위를 접지전압 VSS 레벨로 풀다운시킨다.
여기서, NMOS 트랜지스터 N8와 NMOS 트랜지스터 N9는 크로스 커플드(cross-coupled) 연결되며, NMOS 트랜지스터 N8은 출력단(D)과 접지전압 VSS 인가단 사이에 연결되고, 게이트는 출력단(E)와 연결되어 있다. 그리고, NMOS 트랜지스터 N9는 출력단(E)과 접지전압 VSS 인가단 사이에 연결되고, 게이트는 출력단(D)와 연결되어 있다.
그리고, 입력부(43)는 PMOS 트랜지스터 P3 및 PMOS 트랜지스터 P4를 포함하며, PMOS 트랜지스터 P3는 고전압 VPP 인가단과 출력단(D) 사이에 연결되어 게이트로 기준전압 VREF2을 인가받는다. 그리고, PMOS 트랜지스터 P4는 고전압 VPP 인가단과 출력단(E)사이에 연결되고, 게이트는 노드(C)와 연결되어 있다.
이때, 상기 PMOS 트랜지스터 P3 및 PMOS 트랜지스터 P4의 채널 길이(channel length)는 고전압 VPP으로 인한 펀치(punch) 현상을 방지하기 위해 디자인 룰에 따라 마진을 두어 형성하는 것이 바람직하다.
여기서, 기준전압 VREF2는 아래와 같은 <수학식2>에 의해 정의되며, 오버 슈트(over shoot)가 발생하지 않는 범위 내에서 조절되는 것이 바람직하다.
<수학식2>
Figure 112006004555324-pat00002
선택부(35)는 NMOS 트랜지스터 N6을 포함하며, 비교부(33)의 출력에 따라 선택적으로 턴 온되어 백 바이어스 전압 VBB을 풀다운 라인 SB에 전달한다.
여기서, NMOS 트랜지스터 N6은 백 바이어스 전압 VBB 인가단과 노드(F) 사이에 연결되고, 게이트가 출력단(D)과 연결되어 있다.
선택부(37)는 NMOS 트랜지스터 N7를 포함하며, 비교부(33)의 출력에 따라 선택적으로 턴 온되어 접지전압 VSS을 풀다운 라인 SB에 전달한다.
여기서, NMOS 트랜지스터 N7은 접지전압 VSS 인가단과 노드(F) 사이에 연결되고, 게이트가 출력단(E)과 연결되어 있다.
인에이블부(39)는 NMOS 트랜지스터 N10를 포함하며, 센스앰프 인에이블 신호 SAEN에 의해 인에이블되어 선택부(35, 37)의 출력을 풀다운 라인 SB에 전달한다.
여기서, NMOS 트랜지스터 N10는 노드(F)와 풀다운 라인 SB 사이에 연결되고, 게이트로 센스앰프 인에이블 신호 SAEN를 인가받는다.
이러한 본 발명의 동작 과정을 도 4의 타이밍도를 참조하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 메모리 장치의 리드(Read) 동작을 도시한 타이밍도이다.
먼저, 균등화신호 BLEQ가 디스에이블되어 프리차지 동작이 완료된 후, 액티 브 명령에 의해 서브 워드라인 SWL에 고전압 VPP이 인가된다. 그러면, 선택된 서브 워드라인 SWL에 연결된 셀(91)의 데이터가 비트라인 BL에 실려 전하분배(Charge Sharing)되고, 비트라인 BL이 비트 바 라인 /BL에 비하여 전압 레벨이 상승한다.
여기서, 셀(91)에 저장된 데이터가 하이 레벨인 경우를 예를 들어 설명한다.
그 다음, 센스앰프 인에이블 신호 SAEN가 인에이블된다. 이에 따라, NMOS 트랜지스터 N5 및 NMOS 트랜지스터 N10가 턴 온되어 노드(C)와 노드(F)가 각각 풀업 라인 RTO과 풀다운 라인 SB에 연결된다.
이때, 기준전압 VREF1 레벨이 풀업 라인 RTO의 전압 레벨보다 낮은 구간(T1) 동안에는 NMOS 트랜지스터 N3가 턴 온되고, PMOS 트랜지스터 P2가 턴 온되어 선택부(25)를 통해 전원전압 VDD이 풀업 라인 RTO으로 전달된다.
그리고, 기준전압 VREF2 레벨이 풀다운 라인 SB의 전압 레벨보다 높아 PMOS 트랜지스터 P3가 턴 온되고, NMOS 트랜지스터 N6가 턴 온되어 선택부(35)를 통해 백 바이어스 전압 VBB이 풀다운 라인 SB으로 전달된다. 이에 따라, 비트라인 BL은 전원전압 VDD 레벨로 증폭되고, 비트 바 라인 /BL은 백 바이어스 전압 VBB 레벨로 증폭된다.
그 다음, 기준전압 VREF1 레벨이 풀업 라인 RTO의 전압 레벨보다 높은 구간(T2) 동안에는 NMOS 트랜지스터 N4가 턴 온되고, PMOS 트랜지스터 P1가 턴 온되어 선택부(27)를 통해 코아전압 VCORE이 풀업 라인 RTO으로 전달된다. 그리고, 기준전압 VREF2 레벨이 풀다운 라인 SB의 전압 레벨보다 낮아 PMOS 트랜지스터 P4가 턴 온되고, NMOS 트랜지스터 N7가 턴 온되어 선택부(37)를 통해 접지전압 VSS이 풀다 운 라인 SB으로 전달된다. 이에 따라, 비트라인 BL은 코아전압 VCORE 레벨로 증폭되고, 비트 바 라인 /BL은 접지전압 VSS 레벨로 증폭된다.
그 다음, 서브 워드라인 SWL이 접지전압 VSS 레벨이 되고, 균등화신호 BLEQ가 인에이블되어 비트라인 BL과 비트 바 라인 /BL이 프리차지 전압 VBLP 레벨로 프리차지 된다.
이상에서 살펴본 바와 같이, 본 발명의 반도체 메모리 장치는 다음과 같은 효과를 제공한다.
첫째, 초기 센싱 동작시 코아전압 및 백 바이어스 전압으로 비트라인 센스앰프를 구동하여 프리차지 전압 레벨로 디벨로프(develop)되는 시간을 줄일 수 있는 효과를 제공한다.
둘째, 테스트시 내부전압 변화에 대응하여 비트라인 센스앰프 구동전압을 안정적으로 공급함으로써 데이터 페일(fail)을 방지할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 센스앰프 인에이블 신호에 의해 제어되어 제 1 기준전압 레벨과 풀업 라인의 전압 레벨을 비교한 결과에 따라 코아전압과 전원전압을 선택적으로 상기 풀업 라인으로 전달하는 풀업 전압 선택부;
    상기 센스앰프 인에이블 신호에 의해 제어되어 제 2 기준전압 레벨과 풀다운 라인의 전압 레벨을 비교한 결과에 따라 백 바이어스 전압과 접지전압을 선택적으로 상기 풀다운 라인으로 전달하는 풀다운 전압 선택부; 및
    상기 풀업 라인과 상기 풀다운 라인을 통해 인가되는 상기 풀업 전압 선택부의 출력 및 상기 풀다운 전압 선택부의 출력에 의해 인에이블되어 비트라인과 비트 바 라인의 전압차를 센싱 및 증폭하는 비트라인 센스앰프
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 풀업 전압 선택부는
    상기 제 1 기준전압 레벨과 상기 풀업 라인의 전압 레벨을 비교하는 제 1 비교부;
    상기 제 1 비교부의 출력에 따라 선택적으로 턴 온되어 상기 코아전압을 상기 풀업 라인에 전달하는 제 1 선택부;
    상기 제 1 비교부의 출력에 따라 선택적으로 턴 온되어 상기 전원전압을 상기 풀업 라인에 전달하는 제 2 선택부; 및
    상기 센스앰프 인에이블 신호에 의해 인에이블되어 상기 제 1 선택부 및 상기 제 2 선택부의 출력을 상기 풀업 라인에 전달하는 제 1 인에이블부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제 1 비교부는
    출력단의 전위를 고전압 레벨로 풀업시키는 풀업 래치부; 및
    상기 제 1 기준전압 및 상기 풀업 라인의 전압을 입력받는 제 1 입력부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 풀다운 전압 선택부는
    상기 제 2 기준전압 레벨과 상기 풀다운 라인의 전압 레벨을 비교하는 제 2 비교부;
    상기 제 2 비교부의 출력에 따라 선택적으로 턴 온되어 상기 백 바이어스 전압을 상기 풀다운 라인에 전달하는 제 3 선택부;
    상기 제 2 비교부의 출력에 따라 선택적으로 턴 온되어 상기 접지전압을 상기 풀다운 라인에 전달하는 제 4 선택부; 및
    상기 센스앰프 인에이블 신호에 의해 인에이블되어 상기 제 3 선택부 및 상기 제 4 선택부의 출력을 상기 풀다운 라인에 전달하는 제 2 인에이블부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 2 비교부는
    출력단의 전위를 접지전압 레벨로 풀다운시키는 풀다운 래치부; 및
    상기 제 2 기준전압 및 상기 풀다운 라인의 전압을 입력받는 제 2 입력부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 제 1 기준전압(VREF1) 레벨은
    Figure 112006004555324-pat00003
    (여기서, VBLP는 프리차지 전압, VCORE는 코아전압)
    으로 설정됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 제 2 기준전압(VREF2) 레벨은
    Figure 112006004555324-pat00004
    (여기서, VBLP는 프리차지 전압, VSS는 접지전압)
    으로 설정됨을 특징으로 하는 반도체 메모리 장치.
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