KR102413984B1 - 반도체 메모리 장치 - Google Patents
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Abstract
제 1 전압 공급 라인, 제 2 전압 공급 라인 및 제 3 전압 공급 라인으로부터 구동 전압들을 인가 받아 활성화되면 데이터 라인과 데이터바 라인의 전압 레벨을 감지 및 증폭하는 센스 앰프; 제 1 전압 공급 신호, 제 2 전압 공급 신호, 제3 전압 공급 신호 및 바이어스 제어 신호에 응답하여 상기 제 1 내지 제 3 전압 공급 라인에 구동전압들을 인가시키는 전압 공급 회로; 및 액티브 신호에 응답하여 상기 제 1 내지 제 3 전압 공급 신호 및 상기 바이어스 제어 신호를 생성하는 전압 공급 제어 회로를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다.
저전력화 및 고속화 추세에 따라 반도체 메모리 장치는 저장된 데이터를 감지 및 증폭하여 출력하는데 소모되는 전력량을 줄이면서도 고속으로 동작할 수 있도록 개발되고 있다.
본 발명은 데이터를 감지 및 증폭하는데 신뢰성을 확보하면서도 고속으로 동작할 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 전압 공급 라인, 제 2 전압 공급 라인 및 제 3 전압 공급 라인으로부터 구동 전압들을 인가 받아 활성화되면 데이터 라인과 데이터바 라인의 전압 레벨을 감지 및 증폭하는 센스 앰프; 제 1 전압 공급 신호, 제 2 전압 공급 신호, 제3 전압 공급 신호 및 바이어스 제어 신호에 응답하여 상기 제 1 내지 제 3 전압 공급 라인에 구동전압들을 인가시키는 전압 공급 회로; 및 액티브 신호에 응답하여 상기 제 1 내지 제 3 전압 공급 신호 및 상기 바이어스 제어 신호를 생성하는 전압 공급 제어 회로를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 트랜지스터로 구성된 센스 앰프; 액티브 신호에 응답하여 바이어스 제어 신호를 생성하는 전압 공급 제어 회로; 및 상기 바이어스 제어 신호에 응답하여 제 1 음 전압 및 제 2 음 전압 중 하나를 상기 복수개의 트랜지스터 중 일부 트랜지스터에 백 바이어스 전압으로서 제공하는 전압 공급 회로를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터 라인과 데이터바 라인의 전압 레벨이 가변될 때 센스 앰프를 구성하는 트랜지스터들 중 일부 트랜지스터의 백 바이어스 전압을 가변시키는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는 고속으로 동작하면서도 데이터 신뢰성을 확보할 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 센스 앰프의 구성도,
도 3은 도 1의 센스 앰프 전압 공급 회로의 구성도,
도 4는 도 1의 전압 공급 제어 회로의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 2는 도 1의 센스 앰프의 구성도,
도 3은 도 1의 센스 앰프 전압 공급 회로의 구성도,
도 4는 도 1의 전압 공급 제어 회로의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 센스 앰프(100), 센스 앰프 전압 공급 회로(200) 및 전압 공급 제어 회로(300)를 포함할 수 있다.
상기 센스 앰프(100)는 제 1 전압 공급 라인(RTO), 제 2 전압 공급 라인(SB), 및 제 3 전압 공급 라인(SA_VBB)으로부터 구동 전압들을 인가 받아, 데이터 라인(Data_L) 및 데이터바 라인(Datab_L)의 전압 차를 감지 및 증폭할 수 있다. 예를 들어, 상기 센스 앰프(100)는 상기 제 1 내지 제 3 전압 공급 라인(RTO, SB, SA_VBB) 각각으로부터 구동 전압을 인가 받아 활성화되며, 활성화된 상기 센스 앰프(100)는 상기 데이터 라인(Data_L) 및 상기 데이터바 라인(Datab_L)의 전압 차를 감지 및 증폭할 수 있다. 이때, 상기 데이터 라인(Data_L) 및 상기 데이터 라인 바(Datab_L)는 메모리 셀과 연결된 비트라인일 수 있다.
상기 센스 앰프 전압 공급 회로(200)는 제 1 전압 공급 신호(SAP1) 및 제 2 전압 공급 신호(SAP2)에 응답하여 상기 제 1 전압 공급 라인(RTO)에 구동 전압을 제공할 수 있다. 상기 센스 앰프 전압 공급 회로(200)는 제 3 전압 공급 회로(SAN)에 응답하여 상기 제 2 전압 공급 라인(SB)에 구동 전압을 제공할 수 있다. 상기 센스 앰프 전압 공급 회로(200)는 바이어스 제어 신호(B_ctrl)에 응답하여 상기 제 3 전압 공급 라인(SA_VBB)에 구동 전압을 제공할 수 있다.
상기 센스 앰프 전압 공급 회로(200)는 제 1 전압 공급 회로(210), 제 2 전압 공급 회로(220), 및 제 3 전압 공급 회로(230)를 포함할 수 있다.
상기 제 1 전압 공급 회로(210)는 상기 제 1 및 제 2 전압 공급 신호(SAP1, SAP2)에 응답하여 상기 제 1 전압 공급 라인(RTO)에 고전압(VPP, 도 3에 도시) 및 외부 전압(VDD, 도3에 도시)을 구동 전압으로서 선택적으로 제공할 수 있다.
상기 제 2 전압 공급 회로(220)는 상기 제 3 전압 공급 신호(SAN)에 응답하여 상기 제 2 전압 공급 라인(SB)에 접지 전압(VSS, 도 3에 도시)을 구동 전압으로서 제공할 수 있다.
상기 제 3 전압 공급 회로(230)는 상기 바이어스 제어 신호(B_ctrl)에 응답하여 제 1 음 전압(VBB1, 도 3에 도시) 및 제 2 음 전압(VBB2, 도 3에 도시)을 구동 전압으로서 선택적으로 상기 제 3 전압 공급 라인(SA_VBB)에 제공할 수 있다. 이때, 상기 제 2 음 전압(VBB2)은 상기 제 1 음 전압(VBB1)의 전압 레벨보다 높은 전압 레벨일 수 있다.
상기 전압 공급 제어 회로(300)는 액티브 신호(ACT)에 응답하여 상기 제 1 내지 제 3 전압 공급 신호(SAP1, SAP2, SAN) 및 상기 바이어스 제어 신호(B_ctrl)를 생성할 수 있다. 예를 들어, 상기 전압 공급 제어 회로(300)는 상기 액티브 신호(ACT)가 인에이블되면 상기 제 1 전압 공급 신호(SAP1)를 설정된 시간동안 인에이블시킨다. 상기 전압 공급 제어 회로(300)는 상기 제 1 전압 공급 신호(SAP1)가 디스에이블되면 상기 제 2 전압 공급 신호(SAP2)를 인에이블시킨다. 상기 전압 공급 제어 회로(300)는 상기 제 1 및 제 2 전압 공급 신호(SAP1, SAP2)의 인에이블 구간과 동일한 인에이블 구간을 갖는 상기 제 3 전압 공급 신호(SAN)를 생성한다. 상기 전압 공급 제어 회로(300)는 상기 액티브 신호(ACT)가 인에이블될 때 설정된 시간동안 인에이블되고, 상기 액티브 신호(ACT)가 디스에이블될 때 설정된 시간동안 인에이블되는 상기 바이어스 제어 신호(B_ctrl)를 생성한다.
상기 센스 앰프(100)는 도 2에 도시된 바와 같이, 제 1 내지 제 4 트랜지스터(P1, P2, N1, N2)를 포함할 수 있다. 공지된 바와 같이, 제 1 및 제 2 트랜지스터(P1, P2)는 p채널 모스 트랜지스터(PMOS 트랜지스터)를 나타내고, 제 3 및 제 4 트랜지스터(N4)는 n채널 모스 트랜지스터(NMOS 트랜지스터)를 나타낸다. 이하에서 "Pn"는 PMOS 트랜지스터를 지시하고, "Nn"은 NMOS 트랜지스터를 지시할 것이다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 데이터바 라인(Datab_L)이 연결되고, 소오스에 상기 제 1 전압 공급 라인(RTO)이 연결된다. 상기 제 2 트랜지스터(P2)는 게이트에 상기 데이터 라인(Data_L) 및 상기 제 1 트랜지스터(P1)의 드레인이 공통 연결되고, 소오스에 상기 제 1 전압 공급 라인(RTO)가 연결된다. 상기 제 3 트랜지스터(N1)는 게이트에 상기 데이터바 라인(Datab_L) 및 상기 제 2 트랜지스터의 드레인이 공통 연결되고, 드레인에 상기 제 1 트랜지스터(P1)의 드레인이 연결되며, 소오스에 상기 제 2 전압 공급 라인(SB)이 연결되고, 백 바이어스 전압단에 상기 제 3 전압 공급 라인(SA_VBB)이 연결된다. 상기 제 4 트랜지스터(N2)는 게이트에 상기 데이터 라인(Data_L) 및 상기 제 1 트랜지스터(P1)의 드레인이 공통 연결되고, 드레인에 상기 제 2 트랜지스터(P2)의 드레인이 연결되며, 소오스에 상기 제 2 전압 공급 라인(SB)이 연결되고, 백 바이어스 전압단에 상기 제 3 전압 공급 라인(SA_VBB)이 연결된다.
이와 같이 구성된 상기 센스 앰프(100)는 상기 데이터 라인(Data_L) 및 상기 데이터바 라인(Datab_L)의 전압 차로 인해 발생하는 각 트랜지스터(P1, P2, N1, N2)의 게이트-소오스 전압 차가 각 트랜지스터(P1, P2, N1, N2)의 문턱 전압보다 높아지면 트랜지스터들은 선택적으로 턴온되어, 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)을 상기 제 1 및 제 2 전압 공급 라인(RTO, SB)의 전압 레벨로 증폭시킬 수 있다. 이때, 상기 제 3 및 제 4 트랜지스터(N1, N2)는 백 바이어스 전압으로 상기 제 3 전압 공급 라인(SA_VBB)이 공급하는 전압을 인가 받기 때문에, 상기 제 3 및 제 4 트랜지스터(N1, N2)는 상기 제 3 전압 공급 라인(SA_VBB)의 전압 레벨이 가변되면 문턱 전압이 가변될 수 있다. 예를 들어, 상기 제 3 및 제 4 트랜지스터(N1, N2)는 상기 제 3 전압 공급 라인(SA_VBB)의 전압 레벨이 높아지면 문턱 전압 레벨이 낮아질 수 있다. 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압 변화는 상기 제 3 전압 공급 라인(SA_VBB)의 전압 레벨 변화에 대응될 수 있다. 상기 제 3 전압 공급 라인(SA_VBB)의 전압 레벨이 20% 높아지면 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압은 20% 낮아질 수 있다. 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압의 레벨을 동일해야 하지만 P.V.T(process, voltage, temperature) 변화에 따라 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압 레벨 차가 발생한다. 이때, 백 바이어스 전압 레벨 변화 즉, 상기 제 3 전압 공급 라인(SA_VBB)의 전압 레벨 변화로 인해 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압이 각각 20% 낮아졌을 경우 공정상 발생한 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압 레벨 차 또한 20% 낮아진다. 그러므로, 상기 센스 앰프(100)를 구성하는 트랜지스터간의 문턱 레벨 차가 발생 즉, 트랜지스터간의 미스 매치가 발생하여도, 백 바이어스 전압을 제공하는 상기 제 3 전압 공급 라인(SA_VBB)의 전압 레벨을 가변시켜 미스 매치에 대한 보상이 이루어질 수 있다.
상기 센스 앰프 전압 공급 회로(200)는 도 3에 도시된 바와 같이, 상기 제 1 전압 공급 회로(210), 상기 제 2 전압 공급 회로(220), 및 상기 제 3 전압 공급 회로(230)를 포함할 수 있다.
상기 제 1 전압 공급 회로(210)는 제 5 및 제 6 트랜지스터(N3, N4)를 포함할 수 있다. 상기 제 5 트랜지스터(N3)는 상기 제 1 전압 공급 신호(SAP1)에 응답하여 상기 고전압(VPP)을 상기 제 1 전압 공급 라인(RTO)에 공급한다. 예를 들어, 상기 제 5 트랜지스터(N3)는 상기 제 1 전압 공급 신호(SAP1)가 인에이블되면 상기 고전압(VPP)을 상기 제 1 전압 공급 라인(RTO)에 공급한다. 상기 제 5 트랜지스터(N3)는 게이트에 상기 제 1 전압 공급 신호(SAP1)를 입력 받고, 드레인에 상기 고전압(VPP)을 인가 받으며, 소오스에 상기 제 1 전압 공급 라인(RTO)이 연결된다. 상기 제 6 트랜지스터(N4)는 상기 제 2 전압 공급 신호(SAP2)에 응답하여 상기 외부 전압(VDD)을 상기 제 1 전압 공급 라인(RTO)에 공급한다. 예를 들어, 상기 제 6 트랜지스터(N4)는 상기 제 2 전압 공급 신호(SAP2)가 인에이블되면 상기 외부 전압(VDD)을 상기 제 1 전압 공급 라인(RTO)에 공급한다. 상기 제 6 트랜지스터(N4)는 게이트에 상기 제 2 전압 공급 신호(SAP2)를 입력 받고, 드레인에 상기 외부 전압(VDD)을 인가 받으며, 소오스에 상기 제 1 전압 공급 라인(RTO)이 연결된다.
상기 제 2 전압 공급 회로(220)는 제 7 트랜지스터(N5)를 포함할 수 있다. 상기 제 7 트랜지스터(N5)는 상기 제 3 전압 공급 신호(SAN)에 응답하여 상기 제 2 전압 공급 라인(SB)에 접지전압(VSS)을 제공할 수 있다. 예를 들어, 상기 제 7 트랜지스터(N5)는 상기 제 3 전압 공급 신호(SAN)가 인에이블되면 상기 제 2 전압 공급 라인(SB)에 접지전압(VSS)을 제공한다. 상기 제 7 트랜지스터(N5)는 게이트에 상기 제 3 전압 공급 신호(SAN)를 입력 받고, 드레인에 상기 제 2 전압 공급 라인(SB)이 연결되며, 소오스에 상기 접지 전압(VSS)을 인가 받는다.
상기 제 3 전압 공급 회로(230)는 상기 바이어스 제어 신호(B_ctrl)에 응답하여 제 1 음전압(VBB1) 및 제 2 음 전압(VBB2) 중 하나를 상기 제 3 전압 공급 라인(SA_VBB)에 선택적으로 제공할 수 있다. 예를 들어, 상기 제 3 전압 공급 회로(230)는 상기 바이어스 제어 신호(B_ctrl)가 디스에이블되면 상기 제 1음전압(VBB1)을 상기 제 3 전압 공급 라인(SA_VBB)에 제공하고, 상기 바이어스 제어 신호(B_ctrl)가 인에이블되면 상기 제 2 음 전압(VBB2)을 상기 제 3 전압 공급 라인(SA_VBB)에 제공한다. 이때, 상기 제 2 음 전압(VBB2)은 상기 제 1 음 전압(VBB1)의 전압 레벨보다 높은 전압 레벨일 수 있다.
상기 제 3 전압 공급 회로(230)는 제 1 음 전압 생성 회로(231), 제 2 음 전압 생성 회로(232) 및 스위칭 회로(233)를 포함할 수 있다.
상기 제 1 음 전압 생성 회로(231)는 상기 제 1 음 전압(VBB1)을 생성할 수 있다.
상기 제 2 음 전압 생성 회로(232)는 상기 제 2 음 전압(VBB2)을 생성할 수 있다.
상기 스위칭 회로(233)는 상기 바이어스 제어 신호(B_ctrl)에 응답하여 상기 제 1 및 제 2 음 전압(VBB1, VBB2) 중 하나를 상기 제 3 전압 공급 라인(SA_VBB)에 제공할 수 있다. 예를 들어, 상기 스위칭 회로(233)는 상기 바이어스 제어 신호(B_ctrl)가 인에이블되면 상기 제 2 음 전압(VBB2)을 상기 제 3 전압 공급 라인(SA_VBB)에 제공하고, 상기 바이어스 제어 신호(B_ctrl)가 디스에이블되면 상기 제 1 음 전압(VBB1)을 상기 제 3 전압 공급 라인(SA_VBB)에 제공한다.
상기 전압 공급 제어 회로(300)는 도 4에 도시된 바와 같이, 제 1 전압 공급 제어 회로(310) 및 제 2 전압 공급 제어 회로(320)를 포함할 수 있다.
상기 제 1 전압 공급 제어 회로(310)는 상기 액티브 신호(ACT)에 응답하여 상기 제 1 내지 제 3 전압 공급 신호(SAP1, SAP2, SAN)를 생성할 수 있다. 예를 들어, 상기 제 1전압 공급 제어 회로(310)는 상기 액티브 신호(ACT)가 인에이블되면 상기 제 1 전압 공급 신호(SAP1)를 설정된 시간동안 인에이블시킨다. 상기 제 1전압 공급 제어 회로(310)는 상기 제 1 전압 공급 신호(SAP1)가 디스에이블되면 상기 제 2 전압 공급 신호(SAP2)를 인에이블시킨다. 상기 제 1전압 공급 제어 회로(310)는 상기 제 1 및 제 2 전압 공급 신호(SAP1, SAP2)의 인에이블 구간과 동일한 인에이블 구간을 갖는 상기 제 3 전압 공급 신호(SAN)를 생성한다.
상기 제 2전압 공급 제어 회로(320)는 상기 액티브 신호(ACT)가 인에이블될 때 설정된 시간동안 인에이블되고, 상기 액티브 신호(ACT)가 디스에이블될 때 설정된 시간동안 인에이블되는 상기 바이어스 제어 신호(B_ctrl)를 생성할 수 있다.
상기 제 2 전압 공급 제어 회로(320)는 제 1 펄스 생성 회로(321) 및 제 2 펄스 생성 회로(322)를 포함할 수 있다.
상기 제 1 펄스 생성 회로(321)는 상기 액티브 신호(ACT)가 인에이블될 때 제 1 펄스(P_1)를 생성하고, 생성된 상기 제 1 펄스(P_1)를 상기 바이어스 제어 신호(B_ctrl)로서 출력할 수 있다. 예를 들어, 상기 제 1 펄스 생성 회로(321)는 상기 액티브 신호(ACT)가 로우 레벨로 인에이블할 때 즉, 상기 액티브 신호(ACT)의 폴링 엣지에 응답하여 상기 제 1 펄스(P_1)를 생성하여 상기 바이어스 제어 신호(B_ctrl)로서 출력한다.
상기 제 2 펄스 생성 회로(322)는 상기 액티브 신호(ACT)가 디스에이블될 때 제 2 펄스(P_2)를 생성하고, 생성된 상기 제 2 펄스(P_2)를 상기 바이어스 제어 신호(B_ctrl)로서 출력할 수 있다. 예를 들어, 상기 제 2 펄스 생성 회로(322)는 상기 액티브 신호(ACT)가 하이 레벨로 디스에이블될 때 즉, 상기 액티브 신호(ACT)의 라이징 엣지에 응답하여 상기 제 2 펄스(P_2)를 생성하여 상기 바이어스 제어 신호(B_ctrl)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 5를 참조하여 설명하면 다음과 같다.
도 1의 전압 공급 제어 회로(300)는 액티브 신호(ACT)에 응답하여 제 1 내지 제 3 전압 공급 신호(SAP1, SAP2, SAN) 및 바이어스 제어 신호(B_ctrl)를 생성한다. 상기 전압 공급 제어 회로(300)는 상기 액티브 신호(ACT)가 로우 레벨로 인에이블되면 상기 바이어스 제어 신호(B_ctrl)를 하이 레벨로 설정된 시간동안 인에이블시키고 디스에이블시킨다. 상기 전압 공급 제어 회로(300)는 상기 액티브 신호(ACT)가 로우 레벨로 인에이블되면 설정된 시간동안 인에이블되는 상기 제 1 전압 공급 신호(SAP1)를 생성한다. 이때, 상기 바이어스 제어 신호(B_ctrl)와 상기 제 1 전압 공급 신호(SAP1)의 인에이블 구간이 일부 또는 전체가 겹칠 수 있다. 상기 전압 공급 제어 회로(300)는 상기 제 1 전압 공급 신호(SAP1)가 디스에이블되면 상기 제 2 전압 공급 신호(SAP2)를 인에이블시킨다. 상기 전압 공급 제어 회로(300)는 상기 제 1 전압 공급 신호(SAP1)가 인에이블 때 상기 제 3 전압 공급 신호(SAN)를 인에이블시킨다. 상기 전압 공급 제어 회로(300)는 상기 액티브 신호(ACT)가 하이 레벨로 디스에이블되면 상기 바이어스 제어 신호(B_ctrl)를 하이 레벨로 설정된 시간동안 인에이블시키고 디스에이블시킨다. 상기 전압 공급 제어 회로(300)는 상기 액티브 신호(ACT)가 하이 레벨로 디스에이블되면 상기 제 2 및 제 3 전압 공급 신호(SAP2, SAN)를 디스에이블시킨다. 따라서, 상기 제 1 및 제 2 전압 공급 신호(SAP1, SAP2)의 인에이블 구간의 합은 상기 제 3 전압 공급 신호(SAN)의 인에이블 구간과 동일하다.
이와 같이 상기 액티브 신호(ACT)에 응답하여 생성된 상기 제 1 내지 제 3 전압 공급 신호(SAP1, SAP2, SAN) 및 상기 바이어스 제어 신호(B_ctrl)는 상기 제 1 내지 제 3 전압 공급 회로(210, 220, 230)에 입력된다.
상기 제 1 전압 공급 회로(210)는 상기 제 1 및 제 2 전압 공급 신호(SAP1, SAP2)에 응답하여 제 1 전압 공급 라인(RTO)에 고전압(VPP) 및 외부 전압(VDD)을 선택적으로 제공한다. 상기 제 1 전압 공급 회로(210)는 상기 제 1 전압 공급 신호(SAP1)가 인에이블된 구간동안 상기 제 1 전압 공급 라인(RTO)에 상기 고전압(VPP)을 제공하고, 상기 제 2 전압 공급 신호(SAP2)가 인에이블된 구간동안 상기 제 1 전압 공급 라인(RTO)에 상기 외부 전압(VDD)을 제공한다.
상기 제 2 전압 공급 회로(220)는 상기 제 3 전압 공급 신호(SAN)에 응답하여 상기 제 2 전압 공급 라인(SB)에 접지 전압(VSS)을 제공한다. 상기 제2전압 공급 회로(220)는 상기 제 3 전압 공급 신호(SAN)의 인에이블 구간동안 상기 제 2 전압 공급 라인(SB)에 접지 전압(VSS)을 제공한다.
상기 제 3 전압 공급 회로(230)는 상기 바이어스 제어 신호(B_ctrl)에 응답하여 제 3 전압 공급 라인(SA_VBB)에 제 1 음 전압(VBB1) 및 제 2 음 전압(VBB2) 중 하나를 선택적으로 제공한다. 상기 제 3 전압 공급 회로(230)는 상기 바이어스 제어 신호(B_ctrl)가 인에이블되면 상기 제 2 음 전압(VBB2)을 상기 제 3 전압 공급 라인(SA_VBB)에 제공하고, 상기 바이어스 제어 신호(B_ctrl)가 디스에이블되면 상기 제 1 음 전압(VBB1)을 상기 제 3 전압 공급 라인(SA_VBB)에 제공한다.
센스 앰프(100)는 상기 제 1 내지 제 3 전압 공급 라인(RTO, SB, SA_VBB)을 통해 구동 전압들(VPP, VDD, VSS)을 인가 받는 동안 활성화된다. 활성화된 상기 센스 앰프(100)는 데이터 라인(Data_L)과 데이터바 라인(Datab_L)의 전압 레벨을 감지 및 증폭한다.
상기 센스 앰프(100)가 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)의 전압 레벨을 감지 및 증폭하는 동작을 도 5를 참조하여 더욱 상세히 설명하면 다음과 같다.
상기 액티브 신호(ACT)가 로우 레벨로 인에이블되면 상기 바이어스 제어 신호(B_ctrl), 제 1 전압 공급 신호(SAP1) 및 제 3 전압 공급 신호(SAN)가 인에이블된다.
상기 바이어스 제어 신호(B_ctrl)가 인에이블된 구간에서 상기 제 3 전압 공급 라인(SA_VBB)을 통해 상기 제 2 음 전압(VBB2)이 상기 센스 앰프(100)에 제공된다.
상기 제 1 전압 공급 신호(SAP1)가 인에이블된 구간에서 상기 제 1 전압 공급 라인(RTO)을 통해 상기 고전압(VPP)이 상기 센스 앰프(100)에 제공된다.
상기 제 1 전압 공급 신호(SAP1)가 디스에이블된 이후 상기 제 2 전압 공급 신호(SAP2)의 인에이블 구간동안 상기 제 1 전압 공급 라인(RTO)을 통해 상기 외부 전압(VDD)이 상기 센스 앰프(100)에 제공된다.
상기 제 2 전압 공급 신호(SAN)가 인에이블된 구간에서 상기 제 2 전압 공급 라인(SB)을 통해 상기 접지 전압(VSS)이 상기 센스 앰프(100)에 제공된다.
상기 센스 앰프(100)는 상기 제 1 및 제2 전압 공급 라인(RTO, SB)을 통해 전달 받는 전압들(VPP, VDD, VSS)로 인해 활성화되며, 활성화된 상기 센스 앰프(100)는 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)의 전압 차를 감지하고 증폭시킨다.
상기 센스 앰프(100)가 활성화되어 상기 데이터 라인(Data_L)과 상기 데이터바 라인(DataB_L)의 전압 차를 감지 및 증폭시키는 동작을 도 2를 참조하여 설명하면 다음과 같다.
상기 센스 앰프(100)는 상기 데이터 라인(Data_L) 및 상기 데이터바 라인(Datab_L)의 전압 차로 인해 발생하는 각 트랜지스터(P1, P2, N1, N2)의 게이트-소오스 전압 차가 각 트랜지스터(P1, P2, N1, N2)의 문턱 전압보다 높아지면 트랜지스터들은 선택적으로 턴온되어, 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)을 상기 제 1 및 제 2 전압 공급 라인(RTO, SB)의 전압 레벨로 증폭시킬 수 있다.
상기 센스 앰프(100)가 상기 데이터 라인(Data_L) 및 상기 데이터바 라인(Datab_L)의 전압 차를 감지할 때 즉, 상기 데이터 라인(Data_L) 및 상기 데이터바 라인(Datab_L)의 전압 차로 인해 발생하는 각 트랜지스터(P1, P2, N1, N2)의 게이트-소오스 전압 차가 각 트랜지스터(P1, P2, N1, N2)의 문턱 전압보다 높아지면 트랜지스터들은 선택적으로 턴온될 때, 상기 제 3 및 제 4 트랜지스터(N1, N2)는 백 바이어스 전압으로서 제 1 음 전압(VBB1)보다 전압 레벨이 높은 제 2 음 전압(VBB)을 인가 받아 문턱 전압이 낮아지게 된다.
상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압이 낮아지면 공정상 발생한 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압 레벨 차 또한 낮아진 문턱 전압만큼 낮아지게 된다.
추가적으로, 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압이 낮아지면 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)의 전압 차가 낮아진 문턱전압보다 커져도 상기 센스 앰프(100)는 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)의 전압 차를 감지함으로, 상기 센스 앰프(100)는 데이터라인들의 전압 차를 감지하는 데 더 빠르게 동작할 수 있다.
상기 센스 앰프(100)가 상기 데이터 라인(Data_L) 및 상기 데이터바 라인(Datab_L)의 전압 차를 감지한 이후 즉, 상기 바이어스 제어 신호(B_ctrl)가 디스에이블되면 상기 제 3 전압 공급 라인(SA_VBB)을 통해 상기 제 2 음 전압(VBB2)보다 더 전압 레벨이 낮은 상기 제 1 음 전압(VBB1)이 제공된다. 상기 센스 앰프(100)의 제 3 및 제 4 트랜지스터(N1, N2)는 백 바이어스 전압으로 상기 제 1 음 전압(VBB1)을 인가 받고, 상기 제 3 및 제 4 트랜지스터(N1, N2)는 문턱전압이 높아져 누설 전류를 줄일 수 있다.
상기 센스 앰프(100)는 상기 액티브 신호(ACT)가 디스에이블되면 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)의 전압 레벨을 프리차지 전압 레벨로 프리차지시킨다. 이때, 상기 센스 앰프(100)가 디스에이블된 상기 액티브 신호(ACT)에 응답하여 프리차지 동작을 할 때 상기 제 3 전압 공급 라인(SA_VBB)을 통해 상기 제 1 음 전압(VBB1)보다 높은 전압 레벨의 상기 제 2 음 전압(VBB2)을 인가 받는다. 상기 센스 앰프(100)를 구성하는 제 3 및 제 4 트랜지스터(N1, N2, 도 2에 도시)의 문턱 전압이 낮아지면 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압이 낮아진 만큼 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압 레벨차 또한 낮아진다. 더불어, 상기 제 3 및 제 4 트랜지스터(N1, N2)의 문턱 전압이 낮아지면 상기 센스 앰프(100)는 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)의 전압 차에 더 민감하게 반응하므로, 상기 데이터 라인(Data_L)과 상기 데이터바 라인(Datab_L)이 프리차지 전압 레벨로 더 빨리 도달할 수 있다.
결국, 본 발명의 실시예에 다른 반도체 메모리 장치는 센스 앰프가 데이터 라인과 데이터바 라인의 전압 차를 감지 및 증폭하거나 데이터 라인과 데이터바 라인의 전압 레벨이 프리차지 전압 레벨에 도달할 때 다시 설명하면, 센스 앰프에 연결된 데이터 라인과 데이터바 라인의 전압 레벨이 가변될 때 센스 앰프를 구성하는 트랜지스터들의 백 바이어스 전압의 전압 레벨을 높임으로써, 문턱 전압을 낮추어 트랜지스터들 사이의 공정상 발생한 문턱 전압 차를 낮출 수 있다. 예를 들어, 센스 앰프를 구성하는 트랜지스터들을 설계할 때 각 트랜지스터의 문턱 전압을 5라고 설계하였지만 공정 변화, 온도 변화 및 전압 변화(Process, Voltage, Temperature variation)로 인해 문턱전압이 4와 6으로 변할 수 있다. 이러한 미스매치를 백 바이어스 전압의 전압 레벨을 높여 문턱전압을 20% 낮춘다고 가정한다., 4였던 문턱전압은 3.2가 되고 6이였던 문턱전압은 4.8이 된다. 문턱전압을 높이기 전에는 4와 6의 차이가 2였지만 문턱 전압을 높인 이후에는 3.2와 4.8이 되어 차이가 1.6이 된다. 따라서, 본 발명은 센스 앰프에 연결된 데이터 라인들의 전압 레벨이 가변될 때 백 바이어스 전압 레벨을 높임으로써 공정상 발생한 트랜지스터들 간의 미스매치를 보상할 수 있다. 더불어, 본 발명은 센스 앰프에 연결된 데이터 라인들의 전압 레벨이 가변될 때 백 바이어스 전압 레벨을 높임으로써 트랜지스터의 문턱 전압 레벨을 낮추어 트랜지스터를 더 빨리 턴온시킬 수 있다. 그러므로 본 발명은 센스 앰프의 데이터 응답 속도를 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (18)
- 제 1 전압 공급 라인, 제 2 전압 공급 라인 및 제 3 전압 공급 라인으로부터 구동 전압들을 인가 받아 활성화되면 데이터 라인과 데이터바 라인의 전압 레벨을 감지 및 증폭하는 센스 앰프;
제 1 전압 공급 신호, 제 2 전압 공급 신호, 제3 전압 공급 신호 및 바이어스 제어 신호에 응답하여 상기 제 1 내지 제 3 전압 공급 라인에 구동전압들을 인가시키는 전압 공급 회로; 및
액티브 신호에 응답하여 상기 제 1 내지 제 3 전압 공급 신호 및 상기 바이어스 제어 신호를 생성하는 전압 공급 제어 회로를 포함하고,
상기 전압 공급 회로는
상기 제 1 전압 공급 신호 및 상기 제 2 전압 공급 신호에 응답하여 고전압 및 외부 전압을 중 하나를 선택적으로 상기 제 1 전압 공급 라인에 인가시키고,
상기 제 3 전압 공급 신호에 응답하여 접지 전압을 상기 제 2 전압 공급 라인에 인가시키며,
상기 바이어스 제어 신호에 응답하여 제 1 음 전압 및 제 2 음 전압 중 하나를 선택적으로 상기 제 3 전압 공급 라인에 인가시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 센스 앰프는
NMOS 트랜지스터들과 PMOS 트랜지스터들을 포함하는 복수개의 트랜지스터를 포함하며,
상기 제 1 및 제 2 전압 공급 라인은 상기 복수개의 트랜지스터들의 드레인 또는 소오스에 연결되고,
상기 제 3 전압 공급 라인은 상기 복수개의 트랜지스터들 중 일부 트랜지스터의 백 바이어스 전압단에 연결되는 것을 특징으로 하는 반도체 메모리 장치. - 삭제
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 2 음 전압은 상기 제 1 음 전압의 전압 레벨보다 높은 음 전압인 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 전압 공급 회로는
상기 바이어스 제어 신호가 인에이블되면 상기 제 2 음 전압을 상기 제 3 전압 공급 라인에 인가시키고, 상기 바이어스 제어 신호가 디스에이블되면 상기 제 1 음 전압을 상기 제 3 전압 공급 라인에 인가시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 전압 공급 제어 회로는
상기 액티브 신호가 인에이블되면 상기 제 3 전압 공급 신호를 인에이블시키고, 상기 바이어스 제어 신호 및 상기 제 1 전압 공급 신호 각각을 설정된 시간동안 인에이블시키며, 상기 제 1 전압 공급 신호가 디스에이블되면 상기 제 2 전압 공급 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 전압 공급 제어 회로는
상기 액티브 신호가 디스에이블되면 상기 바이어스 제어 신호를 설정된 시간동안 인에이블시키고, 상기 제 2 및 제 3 전압 공급 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 전압 공급 제어 회로는
상기 액티브 신호가 인에이블되면 제 1 펄스를 생성하는 제 1 펄스 생성 회로 및
상기 액티브 신호가 디스에이블되면 제 2 펄스를 생성하는 제 2 펄스 생성 회로를 포함하며,
상기 제 1 및 제 2 펄스는 상기 바이어스 제어 신호로서 출력되는 것을 특징으로 하는 반도체 메모리 장치. - NMOS 트랜지스터들 및 PMOS 트랜지스터들을 포함하는 복수개의 트랜지스터로 구성된 센스 앰프;
액티브 신호에 응답하여 바이어스 제어 신호를 생성하는 전압 공급 제어 회로; 및
상기 바이어스 제어 신호에 응답하여 제 1 음 전압 및 제 2 음 전압 중 하나를 상기 복수개의 트랜지스터 중 상기 NMOS 트랜지스터들에 백 바이어스 전압으로서 제공하는 전압 공급 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제 2 음 전압은 상기 제 1 음 전압의 전압 레벨보다 높은 음 전압인 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 전압 공급 제어 회로는
상기 액티브 신호가 인에이블 때 및 디스에이블될 때 설정된 시간동안 인에이블되는 상기 바이어스 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 전압 공급 제어 회로는
상기 액티브 신호가 인에이블될 때 제 1 펄스를 생성하는 제 1 펄스 생성 회로 및
상기 액티브 신호가 디스에이블될 때 제 2 펄스를 생성하는 제 2 펄스 생성 회로를 포함하며,
상기 제 1 및 제 2 펄스가 상기 바이어스 제어 신호로서 출력되는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 전압 공급 회로는
상기 바이어스 제어 신호가 인에이블되면 상기 제 2 음 전압을 상기 백 바이어스 전압으로 제공하고,
상기 바이어스 제어 신호가 디스에이블되면 상기 제 1 음 전압을 상기 백 바이어스 전압으로 제공하는 것을 특징으로 하는 반도체 메모리 장치. - 적어도 하나의 NMOS 트랜지스터 및 적어도 하나의 PMOS 트랜지스터를 포함하는 복수의 트랜지스터로 구성되는 센스 앰프로서,
데이터 라인과 데이터바 라인의 전압 레벨이 가변될 때, 상기 적어도 하나의 NMOS 트랜지스터의 백 바이어스 전압이 제 1 음 전압에서 제 2 음 전압으로 가변되는 것을 특징으로 하는 반도체 메모리 장치. - 삭제
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
액티브 신호가 인에이블되거나 디스에이블될 때 바이어스 제어 신호를 설정된 시간동안 인에이블시키는 전압 공급 제어 회로, 및
상기 바이어스 제어 신호에 응답하여 상기 제 1 음 전압 및 상기 제 2 음 전압 중 하나를 상기 백 바이어스 전압으로서 제공하는 전압 공급 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 제 2 음 전압은 상기 제 1 음 전압의 전압 레벨보다 더 높은 전압 레벨의 음 전압인 것을 특징으로 하는 반도체 메모리 장치. - 데이터 라인 및 데이터 라인 바 사이의 전압차를 증폭하기 위한 센스 앰프; 및
상기 전압차가 변화될 때, 상기 센스 앰프를 구성하는 적어도 하나의 NMOS 트랜지스터의 백바이어스 전압을 증가시키는 전압 공급 회로를 포함하는 반도체 메모리 디바이스.
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