KR100851919B1 - 반도체 소자의 내부 전압 발생기 - Google Patents

반도체 소자의 내부 전압 발생기 Download PDF

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Abstract

본 발명은 기준전압을 입력받아 그에 대응하는 전압레벨로 내부전압단을 구동하기 위한 제1 코어전압 발생수단과, 상기 기준전압을 입력받아 상기 내부전압단을 구동하며, 상기 제1 코어전압 발생수단보다 빠른 응답시간을 가지는 제2 코어전압 발생수단을 구비하는 반도체 소자의 내부전압 발생기를 제공한다.
내부전압 발생기, 응답속도, 코어전압

Description

반도체 소자의 내부 전압 발생기{INTERNAL VOLTAGE GENERATOR OF SEMICONDUCTOR DEVICE}
도 1은 일반적인 반도체 소자의 일부 구성을 설명하기 위한 블록도.
도 2는 도 1의 풀 업/다운 전원구동부를 설명하기 위한 회로도.
도 3은 도 1의 코어전압 발생부를 설명하기 위한 회로도.
도 4는 본 발명에 따른 반도체 소자의 내부전압 발생기를 설명하기 위한 블록도.
도 5는 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기를 설명하기 위한 회로도.
도 6은 도 5의 제1 및 제2 비교부의 출력신호의 파형을 설명하기 위한 시뮬레이션.
도 7은 본 발명에 따른 코어전압단의 전압레벨을 설명하기 위한 시뮬레이션.
* 도면의 주요 부분에 대한 부호의 설명
40 : 제1 코어전압 발생부 42 : 제2 코어전압 발생부
44 : 기준전압 발생부
본 발명은 반도체 설계 기술에 관한 것으로, 반도체 소자의 내부전압 발생기에 관한 것이다. 더욱 자세하게는 코어전압 발생기에 관한 것이다.
일반적으로, 반도체 소자가 고 집적화되면서 칩 내의 셀 사이즈는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작 전압(operating voltage) 역시 더욱 낮아지고 있다. 또한, 대부분의 반도체 소자는 칩 내에 내부전압 발생기를 탑재하여 칩 내부회로 동작에 필요한 전압을 자체적으로 공급하도록 설계하고 있다. 이러한 내부전압 발생기에서 만들어지는 내부전압으로는 워드라인(word line)에 인가되는 펌핑전압과, 셀 및 비트라인 감지증폭기(Bit Line Sense Amplifier)에 인가되는 코어전압, 및 주변회로에 인가되는 페리전압등이 있다.
도 1은 일반적인 반도체 소자의 일부 구성을 설명하기 위한 블록도이다.
도 1에는 풀 업/다운 전원구동부(10)와, 비트라인 감지증폭부(12)와, 코어전압 발생부(14), 및 기준전압 발생부(16)가 도시되어 있다.
풀 업/다운 전원구동부(10)는 제어신호(SAP, SAN, BLEQ)에 응답하여 코어전압단(VCORE)을 통해 인가된 코어전압으로 풀 업 전원라인(RTO)을 구동하고 접지전압으로 풀 다운 전원라인(SB)을 구동한다. 비트라인 감지증폭부(12)는 비트라인쌍(BL, /BL)에 인가된 데이터를 감지하고 그 데이터에 따라 비트라인쌍(BL, /BL)을 풀 업/다운 라인(RTO, SB)의 전압레벨로 증폭한다. 코어전압 발생부(14)는 코어전 압이 타겟으로 하는 전압레벨(이하, 타겟 전압레벨)과 코어전압단(VCORE)의 전압레벨을 비교하여, 코어전압단(VCORE)의 전압레벨이 타겟 전압레벨보다 낮은 구간에서 코어전압단(VCORE)에 전원을 공급한다. 기준전압 발생부(16)는 타겟 전압레벨에 대응하는 기준전압(VREF)을 생성한다.
도 2는 도 1의 풀 업/다운 전원구동부(10)를 설명하기 위한 회로도이다.
도 2를 참조하면, 풀 업/다운 전원구동부(10)는 풀 업 제어신호(SAP)에 응답하여 풀 업 전원라인(RTO)을 코어전압단(VCORE)에 인가된 전압레벨로 풀 업 동작을 수행하는 풀 업 구동부(20)와, 비트라인 균등화신호(BLEQ)에 응답하여 풀 업 전원라인(RTO)과 풀 다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 구동하는 비트라인 균등화부(22), 및 풀 다운 제어신호(SAN)에 응답하여 풀 다운 전원라인(SB)에 풀 다운 동작을 수행하는 풀 다운 구동부(24)를 구비한다.
프리차지 동작시 풀 업 전원라인(RTO)과 풀 다운 전원라인(SB)을 살펴보면, 풀 업 제어신호(SAP)와 풀 다운 제어신호(SAN)는 논리'로우'가 되고, 비트라인 균등화신호(BLEQ)는 논리'하이'가 되어 풀 업 전원라인(RTO)과 풀 다운 전원라인(SB)은 비트라인 프리차지 전압(VBLP)으로 프리차징된다. 그리고, 읽기/쓰기 동작을 살펴보면, 비트라인 균등화신호(BLEQ)는 논리'로우'가 되고 풀 업 제어신호(SAP)와 풀 다운 제어신호(SAN)는 논리'하이'가 되어, 풀 업 전원라인(RTO)은 코어전압단(VCORE)을 통해 전원을 공급받고 풀 다운 라인(RB)은 접지전압단(VSS)을 통해 전원을 공급받는다.
도 3은 도 1의 코어전압 발생부(14)를 설명하기 위한 회로도이다.
도 3을 참조하면, 코어전압 발생부(14)는 타겟 전압레벨에 대응하는 기준전압(VREF)과 코어전압단(VCORE)의 전압레벨에 대응하는 피드백전압(VFDB)을 비교하는 전압비교부(30)와, 전압비교부(30)의 출력신호(ONB0)에 응답하여 코어전압단(VCORE)을 풀 업 구동하는 풀업구동부(32)를 구비한다. 여기서, 피드백전압(VFDB)은 코어전압단(VCORE)의 전압레벨을 전압분배부(34)에서 분배하여 생성된 전압이고, 일반적으로 코어전압단(VCORE)의 ½전압레벨을 가진다.
그래서, 코어전압단(VCORE)의 전압레벨이 타겟 전압레벨보다 높은 경우 전압비교부(30)의 출력신호(ONB0)에 의해서 풀업구동부(32)의 PMOS 트랜지스터(PM1)는 턴 오프된다. 그리고, 코어전압단(VCORE)의 전압레벨이 타겟 전압레벨보다 낮은 경우 전압비교부(30)의 출력신호(ONB0)에 의해서 풀업구동부(32)의 PMOS 트랜지스터(PM1)는 턴 온되며, 코어전압단(VCORE)은 외부전압단(VDD)으로 부터 전원을 공급받는다.
여기서, 코어전압단(VCORE)이 전원을 공급받는 경우, 풀업구동부(32)의 PMOS 트랜지스터(PM1)는 코어전압단(VCORE)에 충분히 전원을 공급해 주어야 하며, 그러기 위해서는 PMOS 트랜지스터(PM1)의 사이즈가 충분히 커야 한다. 하지만, PMOS 트랜지스터(PM1)의 사이즈가 크면 로딩이 커지고 전압비교부(30)의 출력신호(ONB0)에 대한 응답 시간(response time)이 길어지게 된다. 결국, 비트라인 감지증폭부(12, 도 1 참조)에서 증폭 동작을 하는 경우, 낮아지는 코어전압단(VCORE)의 전압레벨을 타겟 전압레벨까지 올려주는데 많은 시간이 소요되게 된다. 또한, 코어전압단(VCORE)이 충분히 타겟 전압레벨로 회복되지 않은 상황에서 비트라인 감지증폭 부(12)가 다시 동작하게 되면 코어전압단(VCORE)의 전압레벨은 더욱 떨어지게 되어 반도체 소자의 불량을 유발시킬 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 내부전압단에 전원을 공급하는 코어전압 발생부의 응답 시간을 빠르게 하여 내부전압단의 전압레벨이 타겟 전압레벨보다 낮아지는 경우 빠르게 회복할 수 있는 반도체 소자의 내부전압 발생기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기준전압을 입력받아 그에 대응하는 전압레벨로 내부전압단을 구동하기 위한 제1 코어전압 발생수단과, 상기 기준전압을 입력받아 상기 내부전압단을 구동하며, 상기 제1 코어전압 발생수단보다 빠른 응답시간을 가지는 제2 코어전압 발생수단을 구비하는 반도체 소자의 내부전압 발생기가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 타겟내부전압 레벨에 대응하는 기준전압과 내부전압단의 전압 레벨에 대응하는 제1 피드백전압을 비교하기 위한 제1 비교수단; 상기 제1 비교수단의 출력신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제1 풀업구동수단; 상기 기준전압과 상기 내부전압단의 전압 레벨에 대응하는 제2 피드백전압을 비교하기 위한 제2 비교수단; 및 상기 제2 비교수단의 출력신호에 응답하여 상기 내부전압단을 풀업 구동하며, 상기 제1 풀업구동수단의 응답 시간보다 빠른 응답 시간을 가지는 제2 풀업구동수단을 구비하는 반도체 소자의 내부전압 발생기가 제공된다.
내부전압단에 전원을 공급하는 제1 및 제2 코어전압 발생부를 구비하고 그 중 어느 하나의 코어전압 발생부의 응답 시간을 빠르게 하여, 내부전압단의 전압레벨이 타겟 전압레벨보다 낮아지는 경우 내부전압단을 타겟 전압레벨로 빠르게 회복시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체 소자의 내부전압 발생기를 설명하기 위한 블록도이다.
도 4를 참조하면, 제1 코어전압 발생부(40)와 제2 코어전압 발생부(42)는 동일한 기준전압(VREF)을 입력받고 그 기준전압(VREF)에 대응하는 타겟 전압레벨로 코어전압단(VCORE)을 구동한다. 기준전압(VREF)은 기준전압 발생부(44)에서 생성되며, 예컨대, 타겟 전압레벨의 ½전압레벨을 가진다. 여기서 제2 코어전압 발생부(42)는 제1 코어전압 발생부(40)보다 빠른 응답 시간을 가지기 때문에, 코어전압단(VCORE)의 전압레벨이 타겟 전압레벨보다 낮아지는 구간에서 빠르게 코어전압 단(VCORE)의 전압레벨을 회복시켜 줄 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기를 설명하기 위한 회로도이다.
도 5를 참조하면, 제1 코어전압 발생부(40)는 코어전압단(VCORE)의 전압레벨에 대응하는 제1 피드백전압(VFDB1)과 기준전압(VREF)을 비교하기 위한 제1 비교부(50)와, 제1 비교부(50)의 출력신호(ONB1)에 응답하여 코어전압단(VCORE)을 풀 업 구동하는 제1 풀 업 구동부(51)를 구비할 수 있다. 그리고, 코어전압단(VCORE)의 전압레벨을 분배하여 제1 피드백전압(VFDB1)으로써 출력하는 제1 전압분배부(52)를 구비할 수 있다.
제2 코어전압 발생부(42)는 코어전압단(VCORE)의 전압레벨에 대응하는 제2 피드백전압(VFDB2)과 기준전압(VREF)을 비교하기 위한 제2 비교부(53)와, 제2 비교부(53)의 출력신호(ONB2)에 응답하여 코어전압단(VCORE)을 풀 업 구동하는 제2 풀 업 구동부(54)를 구비할 수 있다. 그리고, 코어전압단(VCORE)의 전압레벨을 분배하여 제2 피드백전압(VFDB2)으로써 출력하는 제2 전압분배부(55)를 구비할 수 있다. 여기서, 제2 풀 업 구동부(54)는 제1 풀 업 구동부(51)보다 빠른 응답 시간을 가지고 있다.
한편, 제1 풀 업 구동부(51)는 외부전압단(VDD)과 코어전압단(VCORE) 사이에 소스-드레인 연결되고 제1 비교부(50)의 출력신호(ONB1)를 게이트 입력받는 제1 PMOS 트랜지스터(PM2)를 구비할 수 있으며, 제2 풀 업 구동부(54)는 외부전압단(VDD)과 코어전압단(VCORE) 사이에 소스-드레인 연결되고 제2 비교부(53)의 출력 신호(ONB2)를 게이트 입력받는 제2 PMOS 트랜지스터(PM3)를 구비할 수 있다.
여기서, 제2 PMOS 트랜지스터(PM3)는 제1 PMOS 트랜지스터(PM2)보다 사이즈가 작다. 다시 말하면, 제2 비교부(53)의 출력신호(ONB2)가 바라보는 캐패시턴스 성분이 제1 비교부(50)의 출력신호(ONB1)가 바라보는 캐패시턴스 성분보다 작아지게 된다. 때문에, 동일한 코어전압단(VCORE)의 전압레벨에 대비하여 제2 비교부(53)의 출력신호(ONB2)가 제1 비교부(50)의 출력신호(ONB1)보다 빠르게 반응하게 된다.
도 6은 도 5의 제1 및 제2 비교부(50, 53)의 출력신호(ONB1, ONB2)의 파형을 설명하기 위한 시뮬레이션이다.
도 6에는 코어전압단(VCORE)의 전압레벨에 따른 제1 및 제2 비교부(50, 53)의 출력신호(ONB1, ONB2)가 나타나있으며, 도면에서 알 수 있듯이, 코어전압단(VCORE)의 전압레벨에 대해서 제2 비교부(53)의 출력신호(ONB2)가 제1 비교부(53)의 출력신호(ONB1)보다 빠르게 반응한다.
다시 도 4와 도5를 참조하면, 제2 비교부(53)의 출력신호(ONB2)에 응답하여 제2 PMOS 트랜지스터(PM3)는 제1 PMOS 트랜지스터(PM2)보다 빠르게 턴 온 된다. 즉, 제1 코어전압 발생부(40)보다 제2 코어전압 발생부(42)가 먼저 구동하여 코어전압단(VCORE)에 전원을 공급해 줄 수 있다.
도 7은 본 발명에 따른 코어전압단(VCORE)의 전압레벨을 설명하기 위한 시뮬레이션이다.
도 7에는 종래의 코어전압단의 전압레벨(VCORE_OLD)을 살펴보면, 비트라인 감지증폭부에서 코어전압을 사용하는 경우 코어전압단이 타겟 전압레벨 - 여기서, 타겟 전압레벨은 1.5V로 설정해 놓음 - 까지 회복되는데 많은 시간이 걸렸다. 또한, 코어전압단이 타겟 전압레벨까지 회복되기 전에 비트라인 감지증폭부가 동작하는 경우 코어전압단의 전압레벨(VCORE_OLD)은 1.453V까지 내려가는 것을 볼 수 있다.
하지만, 본 발명에 따른 코어전압단의 전압레벨(VCORE_NEW)은 종래의 코어전압단의 전압레벨(VCORE_OLD)보다 타겟 전압레벨로 회복되는 시간을 단축하였고, 비트라인 감지증폭부가 계속 동작하는 경우에도 많은 코어전압을 생성할 수 있기 때문에 코어전압단의 전압레벨(VCORE_NEW)이 빠르게 안정화되는 것을 볼 수 있다. 또한, 코어전압단의 전압레벨(VCORE_NEW)이 1.463V까지만 내려감으로서, 종래보다 안정적이고 개선된 파형을 볼 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 내부전압 발생기는 코어전압단(VCORE)에 전원을 공급하는 제1 및 제2 코어전압 발생부(40, 42)를 구비한다. 여기서, 제2 코어전압 발생부(42)는 제1 코어전압 발생부(40) 보다 응답 시간이 빠르기 때문에 코어전압단(VCORE)의 전압레벨이 타겟 전압레벨보다 낮아지는 구간에서 제1 코어전압 발생부(40)보다 먼저 제2 코어전압 발생부(42)가 코어전압단(VCORE)에 전원을 공급해 줄 수 있다. 이로 인하여 코어전압단(VCORE)은 타겟 전압레벨로 빠르게 회복될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들면, 전술한 실시예에서는 코어전압을 생성하는 반도체 소자의 내부전압 발생기를 일예로 들어 설명하였으나, 본 발명은 반도체 소자에서 사용되는 내부전압을 생성하는 내부전압 발생기에서도 적용할 수 있다.
상술한 본 발명은 안정적으로 내부전압을 생성 및 공급할 수 있으며, 이 내부전압을 이용하는 반도체 소자 역시 안정적인 회로동작을 확보할 수 있는 효과를 얻을 수 있다.

Claims (9)

  1. 기준전압을 입력받아 그에 대응하는 전압레벨로 내부전압단을 구동하기 위한 제1 코어전압 발생수단과,
    상기 기준전압을 입력받아 상기 내부전압단을 구동하며, 상기 제1 코어전압 발생수단보다 빠른 응답시간을 가지는 제2 코어전압 발생수단
    을 구비하는 반도체 소자의 내부전압 발생기.
  2. 제1항에 있어서,
    상기 기준전압을 발생하기 위한 기준전압 발생수단을 더 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  3. 타겟내부전압 레벨에 대응하는 기준전압과 내부전압단의 전압레벨에 대응하는 제1 피드백전압을 비교하기 위한 제1 비교수단;
    상기 제1 비교수단의 출력신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제1 풀업구동수단;
    상기 기준전압과 상기 내부전압단의 전압레벨에 대응하는 제2 피드백전압을 비교하기 위한 제2 비교수단; 및
    상기 제2 비교수단의 출력신호에 응답하여 상기 내부전압단을 풀업 구동하며, 상기 제1 풀업구동수단의 응답 시간보다 빠른 응답 시간을 가지는 제2 풀업구동수단
    을 구비하는 반도체 소자의 내부전압 발생기.
  4. 제3항에 있어서,
    상기 기준전압을 발생하는 기준전압 발생부;
    상기 내부전압단의 전압을 분배하여 상기 제1 피드백전압으로써 생성하는 제1 전압분배부; 및
    상기 내부전압단의 전압을 분배하여 상기 제2 피드백전압으로써 생성하는 제2 전압분배부를 더 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  5. 제3항 또는 제4항에 있어서,
    상기 제2 풀업구동수단은,
    외부전압단과 상기 내부전압단 사이에 소스-드레인 연결되고 상기 제2 비교수단의 출력신호를 게이트 입력받는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  6. 제5항에 있어서,
    상기 제1 풀업구동수단은,
    상기 외부전압단과 상기 내부전압단 사이에 소스-드레인 연결되고 상기 제1 전압비교부의 출력신호를 게이트 입력받는 제1 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  7. 제6항에 있어서,
    상기 제2 MOS 트랜지스터는 상기 제1 MOS 트랜지스터보다 사이즈가 작은 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  8. 제3항 또는 제4항에 있어서,
    상기 내부전압단에 생성되는 내부전압은 코어전압인 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  9. 제3항 또는 제4항에 있어서,
    상기 기준전압은 상기 타겟 내부전압 레벨의 ½전압레벨을 가지는 것을 특징 으로 하는 반도체 소자의 내부전압 발생기.
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