JPH04106791A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミックＲＡＭ（ランタム・アクセス・
メモリ）やスタテ／りＲＡＭ等の半導体記憶装置、特に
メモリセルアレイ部の電源電圧供給制御方式に関するも
のである。

（従来の技術〉 従来、このような分野の技術としては、例えば信学技報
、８９　［６７］　（１９８９−６−２＞電子情報通信
学会、小池等「セルフテスト機能を搭載した５５ｎｓ　
　１６Ｍｂ　　ＤＲ’ＡＭＪ　Ｐ、７に記載されるもの
があった。

この文献に記載されているように、半導体記憶装置とし
て、例えば大容量のダイナミックＲＡＭでは、メモリセ
ルサイズが極めて小さいため、セルアレイを構成するト
ランジスタの耐圧が低下する。従って、その信頼性を保
証するため電源電圧ＶＣＣ＜例えば、５Ｖ）を下げる必
要が生じる。

そこで、例えば電源電圧供給制御部により、電源電圧■
ＣＣから内部電源電圧ＶＤ＜例えば、３゜３Ｖ）へ電圧
を下げ、その内部電源電圧ＶＤによってメモリセルアレ
イ部を駆動するようにしている。このようなダイナミッ
クＲＡＭの一構成例を第２図に示す。

第２図は、従来の半導体記憶装置を示す要部の回路図で
ある。

この半導体記憶装置は、ダイナミックＲＡＭを示すもの
で、メモリセルアレイ部１０と、そのメモリセルアレイ
部１０に駆動電圧を供給する電源電圧供給制御部６０と
を、備えている。

６メモリセルアレイ部１０は、データ格納用のメモリセ
ル部２０と、該メモリセル部２０のデータを転送するト
ランスファゲート部３０と、メモリセル部２０からの読
出し微小電圧を検知、増幅するセンスアンプ部４０と、
該センスアンプ部４０の出力を選択するコラムデコード
部５０とて゛、構成されている。

メモリセル部２０では、複数対のビット線対ＢＬ−百丁
、・・・と複数のワード線ＷＬ、　　ＷＬ、＋１１′ ・・・どの交差箇所に、複数のメモリセル２１．．２１
・　　、・・・がそれぞれマトリクス状に配置されて１
＋１ いる。メモリセル２１．　２１・　、・・・は、例えｌ
・　　　１＋１ ばゲート長の短いＭＯＳ）−ランジスタ等で構成されて
いるため、電源電圧ＶＣＣ（例えば、５Ｖ）よりも低レ
ベルの内部電源電圧ＶＤ（例えば、３゜３Ｖ）で動作す
るようになっている。

トランスファゲート部３０は、制御信号ＴＧに基づき、
ビット線対ＢＬ−π、・・・とセンスアンプノード対５
Ａ−８Ａ、・・・との間の導通状態を制御する複数のＮ
チャネル型ＭＯ３）−ランジスタ（以下、ＮＭＯ３とい
う）対３１・３０．・・・で構成されている。例えば、
ＮＭＯ８３１，３２の各トレインは、ビット線ＢＬ、…
に、各ソースがセンスアンプノードＳＡ、百λにそれぞ
れ接続され、その各ゲートが、制御信号ＴＧに共通接続
されている。

センスアンプ部４０は、各ビット線対ＢＬ−３丁、・・
・に接続された複数のＰチャネル型センスアンプ４１．
・・・及びＮチャネル型センスアンプ４２゜・・・より
構成されている。

例えば、Ｐチャネル型センスアンプ４１は、２つのＰチ
ャネル型ＭＯＳトランジスタ（以下、ＰＭ、Ｏ３という
）４１ａ及び４１ｂで構成されている。ＰＭＯ３４−１
ａは、そのトレイン（またはソース）がセンスアン１ノ
ードＳＡに、ソース（またはドレイン〉がセンスアンプ
駆動用の共通ノードＰＳに、ゲートがセンスアンプノー
ドＳＡに、それぞれ接続されている。ＰＭＯ８４，１ｂ
は、そのトレイン（またはソース）がセンスアンプノー
ドＳＡに、ソース（またはドレイン）が共通ノードＰＳ
に、ゲートがセンスアンプノードＳＡに、それぞれ接続
されている。

Ｎチャネル型センスアンプ４２は、２つのＮＭＯ３４２
ａ、４２ｂで構成されている。ＮＭＯ３４２ａは、その
トレイン（またはソース）がセンスアンプノードＳＡに
、ソース（またはトレイン）がセンスアンプ駆動用の共
通ノードＮＳに、ゲートがセンスアンプノードＳλに、
それぞれ接続されている。ＮＭＯ８４２ｂは、そのドレ
イン（またはソース）がセンスアンプノードＳＡに、ソ
ース（またはトレイン〉が共通ノードＮＳに、ゲートが
センスアンプノードＳＡに、それぞれ接続されている。

コラムデコード部５−０は、センスアンプノード対ＳＡ
・ＳＡ、・・・とデータ線対ＤＢ　−［）１３との開閉
を行う複数対のＮＭＯ３５１・５２．・・・を有し、そ
れらのゲートがコラムデコーダ出力信号ＣＬで制御され
る構成になっている。

また、電源電圧供給制御部６０は、比較増幅手段である
カレントミラー型増幅器７０と、電源供給手段であるＰ
ＭＯ３８０及びＮＭＯ３８１とで構成されている。

カレントミラー型増幅器７０は、制御信号ＰＡＳにより
活性化され、内部電源電圧ＶＤと同一レベルの基準電圧
ＶＲと、Ｐチャネル型センスアンプ駆動用の共通ノード
ＰＳ上の電圧とを、比較、増幅するもので、２つのＰＭ
Ｏ３７１，７２、及び３つのＮＭＯ３７３，７４，７５
より構成されている。電源供給手段であるＰＭＯ３８０
は、そのトレイン、ソースが電源電圧■ＣＣと共通ノー
ドＰＳとにそれぞれ接続され、そのゲートが増幅器７０
の出力側に接続されている。ＮＭＯ８８１は、そのドレ
イン、ソースが接地電位ＶＳＳとＮチャネル型センスア
ンプ駆動用の共通ノードＮＳとにそれぞれ接続され、そ
のゲートが制御信号ＰＡＳに接続されている。

第３図は第２図の動作波形図であり、この図を参照しつ
つ第２図の動作を説明する。

例えば、第２図のメモリセル２１．が選択されま た場合の読出し動作を、以下説明する。

先ず、時刻１０でワード線ＷＬ、を゛′Ｈ″レベルに上
げ、メモリセル２１１からビット線ＢＬにデータを読比
す。その結果、ビット線ＢＬ及びセンスアンプノードＳ
Ａの電位は、プリチャージレベル（例えば、１／２・Ｖ
Ｄ）から読出し信号分だけ変化する。

時刻ｔ１において、制御信号ＰＡＳを”Ｈパレベル（−
ＶＣＣ）に上げると、ＮＭＯ３８１がオン状態となり、
Ｎチャネル型センスアンプ駆動用の共通ノードＮＳが”
　Ｌ　”レベル（＝ＶＳＳ）に下がる。同時に、ＮＭＯ
３７５がオンして増幅器７０が活性化（動作）し、その
増幅器７０の“Ｌ”レベル出力によってＰＭＯ３８０が
オンし、Ｐチャネル型センスアンプ駆動用の共通ノード
Ｐ、Ｓか”　Ｈ”レベル（＝ＶＤ）に引上げられる。こ
れにより、Ｐチャネル型センスアンプ４１及びＮチャネ
ル型センスアンプ４２の感知増幅動作により、センスア
ンプノード対ＳＡ・Ｗλとピッド線対ＢＬ−百Ｔ゛の充
放電か開始される。

時刻ｔ２において、共通ノードＰＳかＶＤレベルに達す
ると、増幅器７０の出力がＨ“レベルとなってＰＭＯ３
８０かオフし、Ｐチャネル型センスアンプ４１への電源
電圧■ＣＣからの電荷供給が停止する。

センスアン１ノード対ＳＡ・「アに比べてビット線対Ｂ
Ｌ−百丁の寄生容量（＝ＲＣ値）が大きい。そのため、
ビット線対ＢＬ−πの一方の“Ｈ゛′側のビット線（例
えば、百丁）のレベル上昇に伴い、センスアンプノード
対ＳＡ・ＳＡの一方の“Ｈ“°側のセンスアンプノード
（例えば、ｇＸ〉、及び共通ノードＰ、Ｓのレベルが低
下し、２ＭＯ８８０か再びオン状態となる。このように
２ＭＯ８８０は、オン、オフ動作を数回繰り遅し、“Ｈ
゛°側のビット線百丁がＶＤレベルに達する時刻ｔ４ま
で断続的にＰチャネル型センスアンプ４１への電荷供給
を行う。

センスアンプノード対５Ａ−８Ａ間が十分大きな電位差
となった後、時刻ｔ３において、コラムデコーダ出力信
号ＣＬを立上げ、ＮＭＯ５５１５２をオン状態にしてデ
ータ線対ＤＢ−［）百へと読出しデータを転送する。さ
らに、メモリセル２１、への再書込みに備え、制御信号
ＴＧのレベル■ をＶＤ＋Ｖｔ十α（但し、Ｖｔ　、ＮＭＯ３の閾値）ま
で上昇させる。すると、時刻ｔ４において、とット線Ｂ
Ｌ、百丁の電位がそれぞれセンスアンプノードＳＡ、Ｓ
Ａと等しくなる。その後、ワード線ＷＬ、をＬ“レベル
に下げて再書込みを完了工 する。

（発明が解決しようとする課題〉 しかしながら、上記構成の装置では、次のような課題か
あった。

ｍ　　従来の装置では、時刻ｔ１において制御信号ＰＡ
Ｓを゛Ｈ′°レベルにしてカレントミラー型増幅器７０
を活性化すると、この増幅器７０が時刻ｔ１以降活性化
し続ける。そのため、増幅器７０で、長時間にわたって
電源電流を消費するなめ、電力消費量か大きくなるとい
う問題かあった。

（ｉｉ＞　　２ＭＯ８８０は、時刻ｔ２〜ｔ４までオン
、オフ動作を繰り返し、断続的に電源電圧ＶＣＣからＰ
チャネル型センスアンプ４１へ電荷を供給するため、ビ
ット線ＢＬまたは百ｒの充電を完了するまでに、時間が
かかるという問題があった。

従って、技術的に十分満足のいくものが得られなかった
。

本発明は前記従来技術が持っていた課題として、カレン
トミラー型増幅器における電力消費量が多くなる点、及
びビット線の充電完了時間が長くなるという点について
解決した半導体記憶装置を提供するものである。

（課Ｚを解決するための手段） 前記課題を解決するために、第１の発明は、複数のビッ
ト線及びワード線の交差箇所にそれぞれ配置され電源電
圧よりも低レベルの内部電源電圧で動作する複数のメモ
リセルと、共通ノード上の電圧により活性化され前記ビ
ット線上の電圧を検知、増幅する複数のセンスアンプと
、制御信号により活性化され前記内部電源電圧と同一レ
ベルの基準電圧と前記共通ノード上の電圧とを比較、増
幅する比較増幅手段と、前記比較増幅手段の出力により
フィードバック制御され前記共通ノードに駆動電圧を供
給する電源供給手段とを、備えた半導体記憶装置におい
て、ラッチ手段を設けたものである。

ここで、ラッチ手段は、前記制御信号をラッチして前記
比較増幅手段及び電源供給手段を活性化させ、かつ前記
比較増幅手段の出力に基づきラッチ動作を解除して前記
比較増幅手段を非活性化する機能を有している。

第２の発明では、第１の発明において、前記制御信号に
基づき活性化され、前記共通ノードに駆動電圧を供給す
る電源供給補助手段を設けたものである。

第３の発明は、第１の発明において、前記共通ノード上
の電圧を入力し、前記ビット線の電圧レベルを検出して
その検出結果を前記比較増幅手段へ与えるモニタ手段を
設けたものである。

（作用） 第１の発明によれば、以上のように半導体記憶装置を構
成したので、制御信号が例えば“Ｈ”レベルになると、
その“′Ｈ”レベルをラッチ手段がラッチし、そのラッ
チ手段の出力によって比較増幅手段及び電源供給手段を
活性化（動作）させる。

すると、電源供給手段により、電源から共通ノードへ駆
動電圧が供給されてセンスアンプが活性化し、そのセン
スアンプによってビット線上の微小電位が検知、増幅さ
れる。共通ノード上の電位が例えば内部電源電圧まで上
昇すると、その電位が比較増幅手段によって基準電圧と
比較され、その比較結果に基づきラッチ手段のラッチ動
作が解除される。ラッチ動作が解除されると、ラッチ手
段の出力によって比較増幅手段が非活性化、つまり動作
が停止する。これにより、比較増幅手段の活性期間が短
縮され、低消費電力化が図れる。

第２の発明では、制御信号が例えば°′Ｈ′°レベルに
なると、電源供給補助手段が活性化され、共通ノードに
駆動電圧を供給する。これにより、共通ノードを介して
センスアンプへ連続的に駆動電圧が供給され、ビット線
の例えば充電を完了するまでの時間が短くなり、高速動
作が可能となる。

第３の発明では、電源供給手段によって共通ノードに駆
動電圧が供給されると、その共通ノード上の電位がモニ
タ手段に入力される。モニタ手段では、共通ノード上の
電圧に基づき、ビット線の電圧レベルをモニタし、その
モニタ結果を比較増幅手段へ与える。このモニタ結果は
、ビット線の電圧レベルに追従するため、共通ノードの
例えば電圧上昇よりも時間的に遅れる。その遅れたモニ
タ結果が、比較増幅手段によって基準電圧と比較される
ので、その比較増幅手段の出力によるラッチ解除動作が
時間的に遅れ、その結果、電源供給手段が共通ノードを
例えば内部電源電圧以上に上昇させる。そのため、セン
スアンプにより、ビット線の充放電が高速に行われる。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す半導体記憶装置の要部
の回路図であり、従来の第２図中の要素と共通の要素に
は共通の符号が付されている。

この半導体記憶装置は、ダイナミックＲＡＭを示すもの
で、従来と同一のメモリセルアレイ部１０と、従来と回
路構成の異なる電源電圧供給制御部１００とを、備えて
いる。

電源電圧供給制御部１００は、メモリセルアレイ部１０
に駆動電圧を供給するものであり、比較増幅手段である
カレントミラー型増幅器１１０と、ラッチ手段であるラ
ッチ回路１２０と、信号反転用のインバータ１３０．１
３１と、電源供給手段であるＰＭＯ８１３２及びＮＭＯ
３１３４と、電源供給補助手段であるＰＭＯ３１３３と
で、構成されている。

カレントミラー型増幅器１１０は、基準電圧■Ｒ（＝内
部電源電圧ＶＤ＜ＶＣＣ）とＰチャネル型センスアンプ
駆動用の共通ノードＰＳの電圧とを比較、増幅する回路
であり、ＰＭＯ８ＩＩＩ。

１１２、及びＮＭＯ５１１３，１１４，１１５で構成さ
れている。

ＰＭＯ３ＩＩＩ、１１２の各ドレインは電源電圧■ＣＣ
に接続され、その各ゲートが共通接続されてＰＭＯ８１
１２のソース側ノードＮ１に接続されている。ＰＭＯ３
１１２のソース側ノードＮ１は、ＮＭＯ３１１３を介し
てノードＮ３に接続され、そのＮＭＯ８１１３のゲート
が共通ノードＰＳに接続されている。ＰＭＯ３１１３の
ソース側ノードＮ２は、ＮＭＯ８１１４を介してノード
Ｎ３に接続され、そのＮＭＯ８１１４のゲートが、基準
電圧ＶＲに接続されている。ノードＮ３は、８ＭＯ３１
１５を介して接地電位■ＳＳに接続されている。ノード
Ｎ２は、ラッチ回Ｉ＠１２０に接続されている。

ラッチ回路１２０は、制御信号ＰＡＳの例えば“Ｈ”レ
ベルをラッチしてカレントミラー型増幅器１１０及びＰ
ＭＯ８１Ｂ２を活性化させると共に、増幅器１１０の出
力に基づきラッチ動作を解除してその増幅器１１０及び
ＰＭＯ５１３２を非活性化する回路である。

このラッチ回路１２０は、フンショットパルス発生回路
１２１．１２２と、ナントゲート（以下、ＮＡＮＤゲー
トという＞１２４，１２５とで構成されている。制御信
号ＰＡＳはフンショットパルス発生回路１２１を介して
ノードＮ４に接続されると共に、増幅器１１０のノード
Ｎ２がワンショットパルス発生回路１２２を介してノー
ドＮ８に接続され、そのノードＮ８がインバータ１２３
の入力側に接続されている。ノードＮ４と、制御信号Ｒ
ＡＳ及びインバータ１２３の出力側とには、ＮＡＮＤゲ
ート１２４，１２５がノードＮ５．Ｎ６を介してたすき
接続されている。

ノードＮ６はインバータ１３０及びノードＮ７を介して
ＰＭＯ８１３２のゲートに接続され、そのＰＭＯ３１３
２のトレインが電源電圧■ＣＣに、そのソースがＰチャ
ネル型センスアンプ駆動用の共通ノードＰＳにそれぞれ
接続されている。制御信号ＲＡＳは、インバータ１３１
を介してＰＭＯ８１３３のゲートに接続され、そのＰＭ
Ｏ８１３３のドレインが内部電源電圧ＶＤに、そのソー
スが共通ノードＰＳにそれぞれ接続されている。また、
制御信号ＰＡＳはＮＭＯ３１３４のゲートに接続され、
そのＮＭＯ３１３４のドレインが接地電位■ＳＳに、そ
のソースがＮチャネル型センスアンプ駆動用の共通ノー
ドＮＳにそれぞれ接続されている。

第４図は、第１図中のワンショットパルス発生回路１２
１，１２２の構成例を示す回路図である。

このワンショットパルス発生図＆８１２１．１２２は、
入力信号の立上がりエツジ時に、反転した１パルスを発
生する回路であり、縦続接続されたインバーター４０〜
１４２と、そのインバーター４０〜１４２の各出力側と
接地電位■ＳＳとの間に接続されたキャパシタ１４３〜
１４５と、入力信号とインバーター４２の出力信号との
否定論理積をとるＮＡＮＤゲート１４６とで、構成され
ている。

第５図は第１図の動作波形図であり、この図を参照しつ
つ第１図の動作を説明する。

例えば、第１図のメモリセル２１、が選択されま た場合の読み出し動作を、以下説明する。

時刻１０において、ワード線ＷＬ・を°“Ｈ”しベルに
上げ、メモリセル２１・からビット線ＢＬにデータを読
出す。その結果、ビット線ＢＬ及びセンスアンプノード
ＳＡの電位は、プリチャージレベル（例えば、１／２・
ＶＤ）から読出し信号分だけ変化する。

時刻ｔ１において、制御信号ＲＡＳをＩＩＨ”レベル（
−ＶＣＣ）にすると、ＮＭＯ８１３４がオン状態になる
と共に、インバータ１３１を介してＰＭＯ３１３３がオ
ン状態となる。さらに、制御信号ＲＡＳの立上がりによ
り、フンショットパルス発生口８１２１から、反転した
１シヨツトがノードＮ４へ出力される。このノードＮ４
の立下がつにより、ＮＡＮＤゲート１２４，１２５を介
してそのＮＡＮＤゲート１２５の出力側ノードＮ５か立
下かり、それｔこよってＮＡＮＤゲート１２４の出力側
ノードＮ６が立上かる。ノードＮ６の立上がりにより、
インバータ１３０及びノードＮ７を介してＰＭＯ３１３
２がオンすると共に、ＮＭＯ３１１５がオンして増幅器
１１０が活性化する。

ＮＭＯ３１３４がオンすることにより、Ｎチャネル型セ
ンスアンプ駆動用の共通ノードＮＳか接地電位■ＳＳレ
ベルへ引下げられる。さらに、１ＭＯ８１Ｂ２がオンす
ることにより、Ｐチャネル型センスアンプ駆動用の共通
ノードＰＳが、内部電源電圧ＶＤレベルに向かって引上
げられる。すると、Ｐチャネル型センスアンプ４１及び
Ｎチャネル型センスアンプ４２が活性化し、そのセンス
アンプ４１．４２の恩知増幅動作により、センスアンプ
ノードＳＡ、ＳＡとビット線ＢＬ、３丁は、それぞれＨ
′°側のセンスアンプノード（例えば、ＳＡ）及びビッ
ト線（例えば、Ｈ丁）が充電され、′“Ｌ”側のセンス
アンプノード（例えば、ＳＡ）及びビット線（例えば、
ＢＬ）が放電する。

時刻ｔ２において、Ｐチャネル型センスアンプ駆動用の
共通ノードＰＳがＶＤレベルに達すると、増幅器１１０
の出力側ノードＮ２か電源電圧ＶＣＣレベルとなる。即
ち、増幅器１１０では、共通ノードＰＳがＶＤレベルに
達すると、ノードＮ１が■ＣＣレベルから■ＳＳレベル
に下がり、その結果出力側ノードＮ２が■ＣＣレベルに
復帰する。

すると、ラッチ回路１２０内のワンショットパルス発生
回路１２２の出力側ノードＮ８が、反転した１シヨツト
パルスを発生し、その１シヨツトパルスかインバーター
２３を介してＮＡＮＤゲート１２５に入力し、その結果
Ｎ　Ａ　Ｎ　Ｄゲート１２４の出力１則ノードＮ６が゛
°Ｈ°°レベルから゛Ｌパレベルに立下がり、ラッチ動
作が解除される。

ノードＮ６が立下がると、インバーター３０を介してＰ
Ｎ１０８１３２かオフして電源電圧■ＣＣからのＰチャ
ネル型センスアンプ４１への電荷供給が停止すると共に
、ＮＭＯＳ　１１５がオフして増幅器］１０が非活性化
する。これ以後、Ｐチャネル型センスアンプ４１への電
荷供給は、内部電源電圧ＶＤからＰＭＯ３１，３３を介
して行われるもののみとなる。

センスアンプノード対５Ａ−３Ａ間に十分な電位差か生
じた後、時刻上３において、コラムデコータ出力信号Ｃ
Ｌを”　Ｈ”レベルに上げ、ＮＭＯ３５１，５２をオン
してデータ線対ＤＢ−［）百へデータを転送する。さら
に、メモリセル２１．へ■ の再書込みに備え、制御信号ＴＧをＶＤレベルからＶＤ
÷Ｖｔ＋αレベル（但し、Ｖｔ　：　ＮＭＯ３の閾値〉
へと上昇させ、ビット線ＢＬ、πの電位をそれぞれセン
スアンプノードＳＡ、ＳＡの電位と等しくする。その後
、フード線ＷＬｉを°゛ＬＬパレベルげて、再書込みを
完了する。

この第１の実施例では、次のような利点を有している。

（ａ＞　　ラッチ回路１２０を設けたので、制御信号Ｒ
ＡＳの立上がりによってラッチ回路１２０の出力１則ノ
ードＮ６が”　Ｈ”レベルとなり、ＰＭ○５１３２がオ
ンしてＰチャネル型センスアンプ４１へ電荷供給が行わ
れると共に、増幅器１１０が活性化する。共通ノードＰ
ＳがＶＤレベルまで上昇すると、増幅器１１０の出力側
ノードＮ２が■ＣＣレベルとなり、ラッチ回路１２０の
出力側ノードＮ６が“Ｌ“レベルとなって、増幅器１１
０が非活性化する。そのため、増幅器１１０の活性期間
が必要最少限に短くなり、その増幅器１１０による消費
電流の減少により、低消費電力化が可能となる。

（ｂ）　　電源供給補助手段としてＰＭＯ８１３３を設
けたので、制御信号ＲＡＳの“Ｈ”レベル期間中、ＰＭ
Ｏ８１３３がオンし、内部電源電圧ＶＤからＰチャネル
型センスアンプ４１へ電荷供給が行われる。そのため、
２ＭＯ８１３２のオフ状態後も、ＰＭＯ３１３３が連続
的にＰチャネル型センスアンプ４１へ電荷を供給し続け
るので、ビット線ＢＬまたは■丁の充電時間が短縮され
、動作速度の高速化が図れる。

第６図は、本発明の第２の実施例を示す半導体記憶装置
の要部の回路図であり、第１図中の要素と共通の要素に
は共通の符号が付されている。

この半導体記憶装置の電源電圧供給制御部１００Ａでは
、第１図における電源供給補助手段であるＰＭＯ８１３
３に代えて、モニタ手段であるモニタ回路１５０が設け
られている。その他の構成は、第１図と同一である。

このモニタ回Ｈ！ｘ　１５０は、Ｐチャネル型センスア
ンプ駆動用の共通ノードＰＳと、カレントミラー型増幅
器１１０の入力側ノードＮ９との間に設けられており、
ビット線ＢＬ、πの”　Ｈ”側の電圧レベルをモニタし
てそのモニタ結果を入力側ノードＮ９に与える機能を有
している。

モニタ回路１５０は、トランスファゲート部３０（７）
ＮＭＯ３３１，３２と同一特性（７）ＮＭＯ８Ｉ５１と
、ＭＯＳキャパシタ等で構成されたビット線容量１５２
とを、備えている。ＮＭＯ８１５１のドレイン、ソース
が共通ノードＰＳと増幅器１１０の入力側ノードＮ９に
接続され、そのＮＭＯ８１５１のゲートが制御信号ＴＧ
に接続されている。入力側ノードＮ９は、ビット線容量
１５２を介して接地電位■ＳＳに接続されている。

第７図は第６図の動作波形図であり、この図を参照しつ
つ第６図の動作を説明する。

例えば、第１図の動作と同様に、メモリセル２１、が選
択された場合の読出し動作を説明する。

時刻ｔｏにおいて、ワード線ＷＬｉを“Ｈ“レベルにす
ると、第５図の動作波形と同様に、ビット線ＢＬ及びセ
ンスアンプノードＳＡの電位が、プリチャージレベル（
例えば、１／２・ＶＤ）から読出し信号分だけ変化する
。

時刻ｔ１において、制御信号ＲＡＳを°“Ｈパレベル（
−ＶＣＣ）へ上げると、ＮＭＯ３１３４がオンしてＮチ
ャネル型センスアンプ駆動用の共通ノードＮＳが■ＳＳ
レベルへ下がる。同時に、第５図と同様にラッチ回路１
２０の出力側ノードＮ６の”Ｈ”レベルへの立上がりに
よって２ＭＯ８１３２がオンすると共に、ＮＭＯ８１１
５がオンして増幅器１１０が活性化する。２ＭＯ８１３
２がオンすると、電源電圧■ＣＣによってＰチャネル型
センスアンプ駆動用の共通ノードＰＳがＶＤレベルへ引
き上げられる。

そして、センスアンプ４１．４２の悉知増幅作用により
、センスアンプノードＳＡ、ＳＡとビット線ＢＬ、百丁
のそれぞれ“Ｈ”側のセンスアンプノード（例えば、Ｓ
Ａ）及びビット線（例えば、π）が充電し、“Ｌ”側の
センスアンプノード（例えば、ＳＡ）及びビット線（例
えば、ＢＬ）が放電する。

ここで、Ｐ、ＭＯ８１３２がオフ状態とならなければ、
共通ノードＰＳはＶＤレベルを越えて■ＣＣレベルに向
かって上昇する。共通ノードＰＳがＶＤレベルを越えて
も、モニタ回ｉ＠　１５０の働きにより、増漬器１１０
の入力側ノードＮ９のレベルか“Ｈ”側のビット線（例
えば、π〉と同レベルになるため、増幅器１１０の出力
側ノードＮ２が■ＣＣレベルよりも低くなる。そのため
、ラッチ凹１＠１２０はラッチ動作を続け、その出力側
ノードＮ６が°Ｈ”レベルに保持されるので、１ＭＯ３
１Ｂ２がオフ状態のままとなり、Ｐチャネル型センスア
ンプ４１への電荷の供給力弓１き続き連続して行なわれ
る。これによりセンスアンプノードＳＡ、ＳＡ及びビッ
ト線ＢＬ、πの充放電が高速に行なわれることになる。

センスアンプノード対５Ａ−８Ａ間に十分な電位差が生
じた後、時刻ｔ２において、デコーダ出力信号ＣＬを立
ち上げ、データ線対ＤＢ−［）百へデータを転送する。

さらに、第１図と同様に、メモリセル２１．への再書込
みに備え、制御信号ＴＧをＶＤ十Ｖｔ＋αレベルへ上昇
させる。

その結果、Ｉｆ　ＨＨ側のビット線（例えば、百丁）の
レベルが再び上昇するが、共通ノードＰ、Ｓ及び１１Ｈ
”側のセンスアンプノード（例えば、ＳＡ）は、ＶＤレ
ベルを越えて充電されていたため、“Ｈ１ｌ側のビット
線πが急速に上昇し、時刻ｔ３においてＶＤレベルに達
する。同様に、増幅器１１０の入力側ノードＮ９もＶＤ
レベルに達し、この時点で、増幅器１１０の出力側ノー
ドＮ２が■ＣＣレベルに戻り、ラッチ回路１２０のラッ
チ動作が解除されてその出力側ノードＮ６がパＬ“レベ
ルに下がる。すると、インバータ１３０及びノードＮ７
を介してＰＭＯ３１３２がオフしてＰチャネル型センス
アンプ４１への電荷供給が停止されると共に、ＮＭＯ８
１１５がオフして増幅器１１０が非活性化状態となる。

この第２の実施例では、次のような利点を有している。

（ａ＞　　モニタ回路１５０を設けたので、継続してオ
ン状態となるＰＭＯ８１３２を介して、“Ｈ”側のビッ
ト線（例えば、百丁）がＶＤレベルに達するまで、第１
の実施例よりも高い電圧でＰチャネル型センスアンプ４
１に電荷を供給し続けるため、第１の実施例よりもさら
に高速にビット線（例えば、百丁）の充電を完了する。

（ｂ）　　ビット線（例えば、π）の充電が完了すると
同時に、増幅器１１０の出力によってう・ンチ回路１２
０のラッチ動作が解除され、そのう・ンチ回路１２０の
出力によって増幅器１１０を非活性化状態にするため、
その増幅器１１０で消費される電流が減少し、低消費電
力化が可能となる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可諺である。その変形例としては、例えば次のような
ものがある。

（ｉ）　カレントミラー型増幅器１１０は、他のトラン
ジスタ等を用いて、図示以外の回路構成の比較増幅手段
で構成しても良い。

（ｉｉ）　　ラッチ回路１２０は、ＮＯＲゲート等の他
のゲート回路を用いたラッチ手段で構成しても良い。

（ｉｉｉ＞　　電源供給手段であるＰＭＯ３１３２及び
ＮＭＯ８１３４、さらに電源供給補助手段であるＰＭＯ
３１３３は、他のトランジスタ等で構成することも可能
である。さらに、電源供給補助手段であるモニタ回路］
５０は、他のトランジスタ等を用いた回路構成に変形す
ることも可能である。

（ｉｖ）　　メモリセルアレイ部１０を図示以外の回路
で構成したり、あるいは本発明をダイナミックＲＡＭ以
外のスタテックＲＡＭ等の他の半導体記憶装置に適用す
ることも可能である。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、ラッ
チ手段を設けたので、そのラッチ手段により、ビット線
の充電が完了すると同時に比較増幅手段を非活性化する
ため、その比較増幅手段で消費される電流を減少させ、
それにより低消費電力化か可能となる。

第２の発明では、電源供給補助手段を設けたので、電源
供給手段がオフ状態となった時も、電源供給補助手段に
より、ビット線の電位が所定レベルに達するまで、電源
よりセンスアンプに電荷を供給し続けるため、高速にビ
ット線の充電が完了し、それによって高速動作が可能と
なる。

第３の発明では、モニタ手段を設けなので、比較増幅手
段の出力によるラッチ動作の解除を遅らせ、ラッチ手段
の出力によって電源供給手段をオフ状態に保持する。そ
のため、ビット線の電位が所定レベルに達するまで、電
源よりセンスアンプへ電荷を供給し続け、高速にビット
線の充電を完了させる。従って、高速動作が可能となる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体記憶装置の
要部の回路図、第２図は従来の半導体記憶装置の要部の
回路図、第３図は第２図の動作波形図、第４図は第１図
中のワンショットパルス発生回路の回路図、第５図は第
１図の動作波形図、第６図は本発明の第２の実施例を示
す半導体記憶装置の要部の回路図、第７図は第６図の動
作波形図である。 １０・・・・・・メモリセルアレイ部、２０・・・・・
・メモリセル部、３０・・・・・・トランスファゲート
部、４０・・・・・センスアンプ部、４１・・・・・・
Ｐチャネル型センスアンプ、４２・・・・・・Ｎチャネ
ル型センスアンプ、５０・・・・・・コラムデコード部
、１００．１００Ａ・・・・・・電源電圧供給制御部、
１１０・・・・・・カレントミラー型増幅器（比較増幅
手段）、１２０・・・・・・ラッチ回路（ラッチ手段＞
、１３２・・・・・・ＰＭＯ３（電源供給手段）、１３
３・・・・・・ＰＭＯ３（電源供給補助手段）、１３４
・・・・・・ＮＭＯ８（電源供給手段）、１５０・・・
・・・モニタ回路（モニタ手段＞、１５２・・・・・・
ビット線容量、ＢＬ−百Ｔ°・・・・・・ビット線対、
ＮＳ。 ＰＳ・・・・・・センスアンプ駆動用の共通ノード、Ｒ
ＡＳ・・・・・・制御信号、５Ａ−８Ａ・・・・・・セ
ンスアンプノード対、■ＣＣ・・・・・・電源電圧、Ｖ
Ｄ・・・・・・内部電源電圧、ＶＲ・・・・・・基準電
圧、ＶＳＳ・・・・・・接地電位。

Claims (1)

1. 【特許請求の範囲】 １、複数のビット線及びワード線の交差箇所にそれぞれ
   配置され電源電圧よりも低レベルの内部電源電圧で動作
   する複数のメモリセルと、共通ノード上の電圧により活
   性化され前記ビット線上の電圧を検知、増幅する複数の
   センスアンプと、制御信号により活性化され前記内部電
   源電圧と同一レベルの基準電圧と前記共通ノード上の電
   圧とを比較、増幅する比較増幅手段と、前記比較増幅手
   段の出力によりフィードバック制御され前記共通ノード
   に駆動電圧を供給する電源供給手段とを、備えた半導体
   記憶装置において、 前記制御信号をラッチして前記比較増幅手段及び電源供
   給手段を活性化させ、かつ前記比較増幅手段の出力に基
   づきラッチ動作を解除して前記比較増幅手段を非活性化
   するラッチ手段を、 設けたことを特徴とする半導体記憶装置。 ２、請求項１記載の半導体記憶装置において、前記制御
   信号に基づき活性化され前記共通ノードに駆動電圧を供
   給する電源供給補助手段を、設けたことを特徴とする半
   導体記憶装置。 ３、請求項１記載の半導体記憶装置において、前記共通
   ノード上の電圧を入力し、前記ビット線の電圧レベルを
   検出してその検出結果を前記比較増幅手段へ与えるモニ
   タ手段を、 設けたことを特徴とする半導体記憶装置。