JP6670341B2 - メモリデバイス及び多数検出器 - Google Patents

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Description

本発明はメモリデバイス及び多数検出器に関し、特に、データバス反転機能（Ｄａｔａ Ｂｕｓ Ｉｎｖｅｒｓｉｏｎ， ＤＢＩ）を有するメモリデバイス及び多数検出器に関する。
ＤＲＡＭの技術分野において、データ信号を伝送するインターフェースは、基準接地電圧に終端され（ｔｅｒｍｉｎａｔｅｄ）、したがって、伝送されるデータ信号の論理ハイレベルのビット数は多いほど、生じる消費電力は大きくなる。消費電力を低減するために、周知のダイナミックメモリは、データバス反転（Ｄａｔａ Ｂｕｓ Ｉｎｖｅｒｓｉｏｎ， ＤＢＩ）技術を用いて、論理ハイレベルのビット数が多数を占める時（例えば、一つのバイト（Ｂｙｔｅ）の８つの値の半分以上が１である時）、データ信号の各ビットの論理レベルを反転させて伝送する。
論理ハイレベルのビット数が多数を占めるか否かについての検出動作において、周知技術が提供するのは、多数検出器に多くのトランジスタによって、大きな配置面積を占める必要があり、メモリデバイスの消費電力を多くし、動作効率は低減し、且つ、生産コストは増加する。したがって、如何にして多数検出器の消費電力、必要なトランジスタ数及び配置面積を低減するかは、本分野の設計者の重要課題である。
本発明は、データ信号の多数を占める値を指摘するためのメモリデバイス及び検出器を提供する。メモリデバイスのデータバス反転回路は、多数検出器によって生じる検出結果に基づき、反転データ信号を出力する。
本発明の多数検出器は、引き上げ回路と、第一スイッチと、第二スイッチと、複数の第一トランジスタと、複数の第二トランジスタと、検出増幅回路と、を含む。引き上げ回路は、検出期間の前に、制御信号に基づき、第一ノード及び第二ノードに第一電圧を提供するように配置される。第一スイッチは、第二電圧及び第一ノードの間に結合され、検出期間において、制御信号に基づき、第一電圧より大きい第二電圧を前記第一ノードに提供するように配置される。第一トランジスタは、第一ノード及び第三ノードの間に結合され、その制御端がそれぞれデータ信号の複数の値のうちの一つを受信し、第三ノードは、検出期間において、第一電圧より小さい第三電圧に結合される。第二トランジスタは、第二ノード及び第三ノードの間に結合され、その制御端がそれぞれ前記複数のうちの一つの反転値を受信する。検出増幅回路は、第一ノード及び第二ノードに結合され、検出期間において、第一ノード及び第二ノードの間の電圧差に基づき、前記複数の値において多数を占める値を指摘する検出結果を生成する。
本発明のメモリデバイスは、複数の前述の多数検出器と、前述の多数検出器が生成した該検出結果に基づき、前記複数の値の反転値によって構成される反転データ信号を出力するデータバス反転回路を含む。
上述に基づき、本発明が提供する多数検出器は、第一ノード及び第三ノードの間に結合される複数の第一トランジスタと、第二ノード及び第三ノードの間に結合される複数の第二トランジスタと、を備え、引き上げ回路によって、第一ノード及び第二ノードの検出期間の前において、第二電圧より小さい第一検出電圧に引き上げられ、検出期間において、第一ノードと第二ノードは、第二電圧に結合され、第三ノードは第一電圧より小さい第三電圧に結合され、検出増幅回路によって、第一ノード及び第二ノードの間の電圧差に基づき検出結果を生成する。このように、大量のトランジスタを使用する必要が無い前提の下、多数検出器が必要とする消費電力を効果的に低減でき、多数検出器の検出速度を速くし、メモリデバイスの動作効率を向上させる。
本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。
本発明の実施例の多数検出器の模式図を図示する。 本発明の実施例の検出増幅回路を図示する実施方式の模式図。 本発明の実施例の検出器の読取り操作期間の各信号のタイミング図を図示する。 本発明の別の実施例の多数検出器の模式図を図示する。 本発明の図４の実施例の検出増幅回路を図示する実施方式の回路図。 本発明の異なる実施例のメモリデバイスの模式図をそれぞれ図示する。 本発明の異なる実施例のメモリデバイスの模式図をそれぞれ図示する。
図１を参照すると、図１は本発明の実施例の検出器の模式図を図示する。多数検出器１００はデータバス反転回路を有するメモリデバイスに設けられてもよく、検出結果をデータバス反転回路に提供することに適する。メモリデバイスは、ＤＲＡＭであってもよく、例えば、低消費電力ＤＤＲ４ ＳＤＲＡＭ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ Ｆｏｕｒｔｈ Ｇｅｎｅｒａｔｉｏｎ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ， ＬＰＤＤＲ４）である。多数検出器１００は、第一トランジスタＱＮ１〜ＱＮ８と、インバータＩＮＶ１〜ＩＮＶ８と、第二トランジスタＱＮ９〜ＱＮ１６と、引き上げ回路１３０と、検出増幅回路１４０と、第一スイッチＱＰ１と、第二スイッチＱＰ２と、第三スイッチＱＮ１８と、第三トランジスタＱＮ１７と、を含む。第一トランジスタＱＮ１〜ＱＮ８の第一端は第一ノードＳＢに共通結合され、第二端は第三ノードＳＮに共通結合され、制御端はそれぞれデータ信号ＩＤＱｉの複数の値ＩＤＱ０ｉ〜ＩＤＱ７ｉのうちの一つを受信する。また、第二トランジスタＱＮ９〜ＱＮ１６の第一端は第二ノードＳＴに共通結合され、第二端は第三ノードＳＮに共通結合され、制御端はそれぞれインバータＩＮＶ１〜ＩＮＶ８の出力端に結合される。インバータＩＮＶ１〜ＩＮＶ８の入力端は、データ信号ＩＤＱｉの複数の値ＩＤＱ０ｉ〜ＩＤＱ７ｉを受信し、出力端は、これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉの反転値を生成する。
これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉが、論理ハイレベル（１）である数に基づき、第一トランジスタＱＮ１〜ＱＮ８が導通される数を決定して、第三ノードＳＮ及び第一ノードＳＢの間の等価インピーダンスを決定することができる。同様に、これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉが、論理ローレベル（０）である数に基づき、第二トランジスタＱＮ９〜ＱＮ１６が導通される数を決定して、第三ノードＳＮ及び第二ノードＳＴの間の等価インピーダンスを決定することができる。
引き上げ回路１３０は、検出期間の前に、制御信号ＤＥ０Ｂに基づき、第一ノードＳＢ及び第二ノードＳＴの電圧を第一電圧に引き上げるように配置される。第一スイッチＱＰ１は第二電圧及び第一ノードＳＢの間に結合され、第二スイッチＱＰ２は第二電圧及び第二ノードＳＴの間に結合される。第一スイッチＱＰ１と第二スイッチＱＰ２は検出期間に配置され、制御信号ＤＥ０Ｂに基づき同時に導通されて、第一ノードＳＢ及び第二ノードＳＴの電圧を第一電圧から第二電圧に引き上げさせる。 第一電圧は第二電圧より小さい。本発明の実施例において、第一電圧は、第二電圧の半分であってもよい。第二電圧は操作電圧ＶＤＤであってもよく、第一電圧は、操作電圧の半分ＨＦＶＤＤであってもよい。本発明は、引き上げ回路１３０によって、検出期間の第二電圧に引き上げるのに必要な時間を低減して、検出速度を向上させる。さらに、第一ノードＳＢ及び第二ノードＳＴは、非検出期間において、第一電圧に維持するだけであることから、メモリデバイスの消費電力を低減できる。
引き上げ回路１３０はトランジスタＱＮ１９〜ＱＮ２１を含み、その制御端は、いずれも制御信号ＤＥ０Ｂを受信する。トランジスタＱＮ１９は第一ノードＳＢ及び第一電圧の間に結合される。トランジスタＱＮ２０は第二ノードＳＴ及び第一電圧の間に直列接続される。トランジスタＱＮ２１は第一ノードＳＢ及び第二ノードＳＴの間に直列接続される。
トランジスタＱＮ１９〜ＱＮ２１はいずれもＮ型トランジスタであり、第一スイッチＱＰ１及び第二スイッチＱＰ２はいずれもＰ型トランジスタである。トランジスタＱＮ１９〜ＱＮ２１、第一スイッチＱＰ１及び第二スイッチＱＰ２は同じ制御信号ＤＥ０Ｂによって制御され、トランジスタＱＮ１９〜ＱＮ２１は導通する時、第一スイッチＱＰ１及び第二スイッチＱＰ２は切断される。反対に、トランジスタＱＮ１９〜ＱＮ２１は切断される時、第一スイッチＱＰ１及び第二スイッチＱＰ２は導通される。これによって、第一スイッチＱＰ１及び第二スイッチＱＰ２の電圧の引き上げ動作、及び引き上げ回路１３０の電圧引き上げ動作は、同時に起こらない。
検出増幅回路１４０は第一ノードＳＢ及び第二ノードＳＴに結合され、検出期間において、第一ノードＳＢ及び第二ノードＳＴの間の電圧差に基づき、検出結果Ａ０ｉを生成し、検出結果Ａ０ｉはこれらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉの多数を占める値を指摘する。データバス反転回路は、検出結果Ａ０ｉを受信して、検出結果Ａ０ｉに基づき、これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉの反転値によって構成される反転データ信号を出力するか否か決定できる。検出増幅回路１４０の動作時間はイネーブル信号ＤＥ１及びＤＥ２に基づき決定される。
第三スイッチＱＮ１８は第三ノードＳＮ及び第三電圧の間に結合され、検出期間において、導通されるように配置される。実施例において、第三スイッチＱＮ１８は、制御信号ＤＥ０Ｂの反転信号によって制御される。本実施例において、インバータＩＮＶ９は制御信号ＤＥ０Ｂを受信し、制御信号ＤＥ０Ｂの反転信号を第三スイッチＱＮ１８の制御端に提供する。第三電圧は第一電圧より小さく、本実施例の第三電圧は、基準接地電圧ＶＳＳであってもよい。
第三スイッチＱＮ１７が第二トランジスタＱＮ１６の一つと並列に設けられる。第一トランジスタＱＮ１〜ＱＮ８、第二トランジスタＱＮ９〜ＱＮ１６、第三トランジスタＱＮ１７は、いずれも同じＮ型トランジスタであってもよい。第三トランジスタＱＮ１７の制御端は操作電圧ＶＤＤを受信し、常に導通しており、検出期間において、第二トランジスタＱＮ９〜ＱＮ１６が、第三電圧に結合されるバイパス（Ｂｙｐａｓｓ）経路を提供するように配置される。これによって、これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉが、論理ハイレベル（１）である数が半分を占める時、第二ノードＳＴの電圧降下は、第一ノードＳＢの電圧降下より大きく、即ち、第一ノードＳＢの電圧は、第二ノードＳＴの電圧より高く、検出増幅回路１４０に論理ローレベルに等しい検出結果Ａ０ｉを生成させる。
本実施例において、トランジスタＱＮ１〜ＱＮ１７の電流駆動能力は同じであってもよく、第三スイッチＱＮ１８を構成するＮ型トランジスタは相対的に大きな電流駆動能力を有してもよい。
本実施例の不図示の変形実施例に基づくと、多数検出器に第三トランジスタＱＮ１７を設けておらず、第二トランジスタの電流駆動能力は、第一トランジスタの電流駆動能力より大きい。例えば、第二トランジスタの電流駆動能力は、第一トランジスタの電流駆動能力の１．２倍であってもよい。これによって、データ信号のこれらの値ＩＤＱ１ｉ〜ＩＤＱ７ｉの４つの値が論理ハイレベルである時、第一ノードＳＢの電圧は第二ノードＳＴの電圧より高く、検出増幅回路１４０に、論理ローレベルに等しい検出結果Ａ０ｉを生成させることもできる。
検出図２は、本発明の実施例の検出増幅回路を図示する模式図である。検出増幅回路１４０は、伝送回路２１０と、比較増幅回路２２０と、ラッチ回路２３０と、を含む。伝送回路２１０は、トランジスタＱＰ３、ＱＮ２２から構成される第一伝送ゲートと、トランジスタＱＰ４、ＱＮ２３から構成される第二伝送ゲートと、インバータＩＶＮ１０及びＩＶＮ１１と、を含む。インバータＩＶＮ１０及びＩＶＮ１１は相互に直列接続され、イネーブル信号ＤＥ１に基づき、トランジスタＱＰ３、ＱＮ２２、ＱＰ４、ＱＮ２３の制御信号を生成する。第一伝送ゲート及び第二伝送ゲートは同時に導通されてもよい、又は同時に切断されてもよい。第一伝送ゲート及び第二伝送ゲートは検出期間においていずれも導通されるように配置され、第一ノードＳＢ及び第二ノードＳＴの電圧は比較増幅回路２２０の２つの入力端に伝送される。
比較増幅回路２２０は二つの交差結合トランジスタ対を含む。トランジスタＱＰ６、ＱＰ７は交差結合（ｃｒｏｓｓ ｃｏｕｐｌｅｄ）接続によって第一交差結合トランジスタ対を形成し、トランジスタＱＮ２４、ＱＮ２５は交差結合接続によって第二交差結合トランジスタ対を形成する。トランジスタＱＰ６は操作電圧ＶＤＤ及び第一ノードＳＢの間に結合され、トランジスタＱＰ７は操作電圧ＶＤＤ及び第二ノードＳＴの間に結合され、導通された第四スイッチＱＰ５によって操作電圧ＶＤＤを受信する。トランジスタＱＮ２４は基準接地電圧ＶＳＳ及び第一ノードＳＢの間に結合され、トランジスタＱＮ２５は基準接地電圧ＶＳＳ及び第二ノードＳＴの間に結合され、導通された第五スイッチＱＮ２６によって基準接地電圧ＶＳＳに結合される。
本実施例において、第四スイッチＱＰ５の制御端は、インバータＩＮＶ１０の出力に結合され、イネーブル信号ＤＥ１の反転信号によって制御され、第五スイッチＱＮ２６はイネーブル信号ＤＥ１によって制御される。このように、イネーブル信号ＤＥ１は論理ハイレベルである時、第四スイッチＱＰ５及び第五スイッチＱＮ２６はいずれも導通され、第一ノードＳＢ及び第二ノードＳＴの間の電圧差は、比較増幅回路２２０を介して比較及び増幅されて、検出値を生成する。
比較増幅回路２２０はが生成する検出値はラッチ回路２３０に伝送される。本実施例において、ラッチ回路２３０は、論理ゲートＮＡＮＤ１及びＮＯＲ１から構成される論理回路と、トランジスタＱＰ８及びＱＮ２７から構成されるインバータ回路と、インバータＩＮＶ１３、ＩＮＶ１４から構成されるラッチと、を含む。論理ゲートＮＡＮＤ１はＮＡＮＤゲート（ＮＡＮＤ ｇａｔｅ）であり、検出値及びイネーブル信号ＤＥ２を受信し、演算結果を生成してトランジスタＱＰ８の制御信号とする。論理ゲートＮＯＲ１はＮＯＲゲート（ＮＯＲ ｇａｔｅ）であり、検出値及びイネーブル信号ＤＥ２の反転信号（インバータＩＮＶ１２によって生成される）を受信し、演算結果を生成してトランジスタＱＮ２７の制御信号をとする。論理回路によって、イネーブル信号ＤＥ２は論理ハイレベルである時、インバータ回路は検出値と同じ論理レベルの検出結果Ａ０ｉを生成することができる。
インバータＩＮＶ１４の入力端は検出結果Ａ０ｉを受信し、インバータＩＮＶ１４の出力端はインバータＩＮＶ１３の入力端に結合され、インバータＩＮＶ１３の出力端はインバータＩＮＶ１４の入力端に結合される。このように、検出結果Ａ０ｉはラッチに効果的にラッチされる。
以下、図１及び図３を参照すると、図３は本発明の実施例の多数検出器の読取り操作期間の各信号のタイミング図を図示する。図３において、クロック信号ＣＬＫは基本クロック信号である。タイミングＴ１の前において、多数検出器１００のプリチャージ期間を含み、この時、制御信号ＤＥ０Ｂは、論理ハイレベルであり、引き上げ回路１３０のトランジスタＱＮ１９〜ＱＮ２１を導通させ、第一スイッチＱＰ１と第二スイッチＱＰ２は切断して、第一ノードＳＢ及び第二ノードＳＴを第一電圧に引き上げる。タイミングＴ１において、多数検出器１００は検出期間に入り、この時、制御信号ＤＥ０Ｂは論理ローレベルであり、第一スイッチＱＰ１、第二スイッチＱＰ２及び第三スイッチＱＮ１８を導通させ、引き上げ回路１３０のトランジスタＱＮ１９〜ＱＮ２１を切断し、第一ノードＳＢ及び第二ノードＳＴを第一電圧から第二電圧に引き上げる。データ信号ＩＤＱｊｉの複数の値は、それぞれ複数の第一トランジスタの制御端に伝送され、これらの値の反転値はそれぞれ複数の第二トランジスタの制御端に伝送される。これらの値の反転値が論理ハイレベルである数に基づき、これらの第一トランジスタ及びこれらの第二トランジスタの導通される数を決定し、第一ノードＳＢ及び第二ノードＳＴの電圧が引き下げられる程度を決定する。本実施例において、これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉの論理ハイレベルである数が５以上である時、第一ノードＳＢの電圧は第二ノードＳＴの電圧より低い。反対に、これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉの論理ハイレベルである数が５未満である時、第一ノードＳＢの電圧は第二ノードＳＴの電圧より高い。タイミングＴ２において、イネーブル信号ＤＥ１は論理ハイレベルであり、検出増幅回路１４０は始動されて、第一ノードＳＢ及び第二ノードＳＴの間の電圧差を比較及び増幅し、検出値を生成する。タイミングＴ３の時、検出増幅回路１４０は検出結果Ａ０ｉを出力する。本実施例において、これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉの論理ハイレベルである数が５以上である時、検出結果Ａ０ｉは論理ハイレベルである。反対に、これらの値ＩＤＱ０ｉ〜ＩＤＱ７ｉの論理ハイレベルである数が５未満である時、検出結果Ａ０ｉは論理ローレベルである。
検出結果Ａ０ｉに基づき、メモリデバイスは、出力するためのデータ信号ＤＱｊを生成するために、データバス反転回路を始動するか否か決定できる。検出結果Ａ０ｉが論理ハイレベルに等しい時、データバス反転回路は始動して、データ信号のこれらの値ＩＤＱｊｉを反転して、出力するためのデータ信号ＤＱｊを生成することができる。また、論理ハイレベルのデータマスキング反転（Ｄａｔａ ｍａｓｋ ｉｎｖｅｒｓｉｏｎ）信号ＤＭＩを生成することもできる。反対に、検出結果Ａ０ｉが論理ローレベルに等しい時、データバス反転回路は始動せず、データ信号のこれらの値ＩＤＱｊｉに等しいデータ信号ＤＱｊを出力し、論理ローレベルのデータマスキング反転信号ＤＭＩを生成する。
注意すべきこととして、メモリデバイスのデータ伝送インターフェースの終点が基準接地電圧ＶＳＳに接続されることから、論理ハイレベルの値を出力する時にだけ、電流を消費する。本実施例において、８ビット（８つの値）のデータ信号を例にすると、入力されたデータ信号の５つ以上の値が論理ハイレベルである時、メモリデバイスのデータバス反転回路は、始動されて、入力されたデータ信号のこれらの値の反転値を出力するデータ信号とする。これによって、電流の消費を低減できる。この時、データマスキング反転信号ＤＭＩは、データ信号の論理レベルの反転の発生の有無についての情報を通知する。
図４を参照すると、図４は本発明の別の実施例の多数検出器の模式図を図示する。多数検出器４００と多数検出器１００の同じ又は相似する部分は同じ符号で表し、ここでは繰り返さない。検出本実施例の多数検出器４００と前述の実施例の検出器１００と異なる部分を以下に説明する。本実施例の多数検出器４００の検出増幅回路４４０はイネーブル信号ＤＳＡＰ、ＤＳＡＮ及びＤＥ２を受信し、イネーブル信号ＤＳＡＰ、ＤＳＡＮ及びＤＥ２に基づき始動されて、これによって第一ノードＳＢ及び第二ノードＳＴの間の電圧差を検出し、検出結果Ａ０ｉを生成することである。図６Ｂに示されるように、イネーブル信号ＤＳＡＰ、ＤＳＡＮは前述の実施例のイネーブル信号ＤＥ１に基づき生成される。イネーブル信号ＤＥ１が有効にされる時間区間に対応して、イネーブル信号ＤＳＡＰ、ＤＳＡＮはそれぞれ操作電圧及び基準接地電圧を検出増幅回路４４０に提供して、検出増幅回路４４０を正常に動作させる。このような設置方式によって、検出増幅回路４４０において必要なトランジスタ数を低減させ、回路のコストを下げることができる。
変形実施例において、トランジスタＱＮ１７は省略でき、且つ、第二トランジスタＱＮ９〜ＱＮ１６の電流駆動能力は、第一トランジスタＱＮ１〜ＱＮ８の電流駆動能力より大きい。このようにすることで、検出期間において、データ信号の８つの値ＩＤＱ０ｉ〜ＩＤＱ７ｉのうち、４つが論理ハイレベルである時、第二ノードＳＴの電圧を、第一ノードＳＢの電圧より僅かに低くして、検出増幅回路４４０に、論理ローレベルに等しい検出結果Ａ０ｉを生成させることができる。
図４の検出増幅回路４４０の実施詳細について、図５に図示する検出増幅回路の模式図を参照すると、図５において、検出増幅回路４４０は、インバータＩＮＶ５１と、インバータＩＮＶ５２と、比較増幅回路５１０と、ラッチ回路５２０と、を含む。図２の比較増幅回路２１０に対して、比較増幅回路５１０は、交差結合接続するトランジスタＱＰ５１、ＱＰ５２と、交差結合接続するトランジスタＱＮ５１、ＱＮ５２と、だけを含む。トランジスタＱＰ５１、ＱＰ５２はイネーブル信号ＤＳＡＰを直接受信し、トランジスタＱＮ５１、ＱＮ５２はイネーブル信号ＤＳＡＮを直接結合し、検出期間において、イネーブル信号ＤＳＡＰは操作電圧ＶＤＤに等しく、且つ、イネーブル信号ＤＳＡＮは基準接地電圧ＶＳＳに等しく、これによって、比較増幅回路５１０を始動する。ちなみに、比較増幅回路５１０は無効にされて動作を実行しない時、イネーブル信号ＤＳＡＰ及びＤＳＡＮの少なくとも一つは高インピーダンス（ｈｉｇｈ ｉｍｐｅｄａｎｃｅ）信号であってもよい。ラッチ回路５２０は前述の実施例のラッチ回路２３０と類似しており、ここでは繰り返さない。インバータＩＮＶ５１は、イネーブル信号ＤＥ２を受信し、インバータＩＮＶ５２は、インバータＩＮＶ５１の出力を受信し、論理ゲートＮＡＮＤ１は、検出値とインバータＩＮＶ５２の出力を受信し、演算結果を生成して、トランジスタＱＮ８の制御信号とする。
以下、図６Ａ及び図６Ｂを参照すると、図６Ａ及び図６Ｂは本発明の異なる実施例のメモリデバイスの模式図をそれぞれ図示する。図６において、メモリデバイス６０１は複数の多数検出器６１１〜６１Ｎを含む。多数検出器６１１〜６１Ｎはイネーブル信号ＤＥ１、ＤＥ２及び制御信号ＤＥ０Ｂを共通して受信し、それぞれデータ信号ＩＤＱｊ１〜ＩＤＱｊ１６を受信して、それぞれ検出結果Ａ０１〜Ａ０１６を生成する。本実施例において、メモリデバイス６０１は１６個の多数検出器６１１〜６１Ｎが配置されてもよく、メモリデバイス６０１の操作はバーストモード（ｂｕｒｓｔ ｍｏｄｅ）において、１６組の８ビットのデータ信号の０、１の状態を同時に判断することができる。
当然ながら、上述の説明からわかるように、メモリデバイス６０１に設けられた多数検出器の個数は、メモリデバイス６０１が提供するバーストモードの設定に基づき変更してもよく、固定された制限は無い。
一方、本発明の実施例の多数検出器６１１〜６１Ｎは、本発明の図１の実施例の多数検出器１００によって実施されてもよい。
図６Ｂにおいて、メモリデバイス６０２は、複数の多数検出器６２１〜６２Ｎと、トランジスタＱＰ６１、ＱＮ６１と、インバータＩＮＶ６１と、を含む。多数検出器６２１〜６２Ｎはイネーブル信号ＤＥ１、ＤＳＡＰ、ＤＳＡＮ、ＤＥ２及び制御信号ＤＥ０Ｂを共通して受信し、それぞれデータ信号ＩＤＱｊ１〜ＩＤＱｊ１６を受信して、それぞれ検出結果Ａ０１〜Ａ０１６を生成する。本実施例において、トランジスタＱＰ６１は操作電圧ＶＤＤ及びイネーブル信号ＤＥ１の反転信号を受信する。トランジスタＱＰ６１はイネーブル信号ＤＥ１の反転信号に基づき、導通又は切断され、トランジスタＱＰ６１が導通の状態下では、多数検出器６２１〜６２Ｎは、操作電圧ＶＤＤに等しいイネーブル信号ＤＳＡＰを受信する。インバータＩＮＶ６１はイネーブル信号ＤＥ１を受信して、イネーブル信号ＤＥ１の反転信号をトランジスタＱＰ６１の制御端に出力する。トランジスタＱＮ６１はイネーブル信号ＤＥ１に基づき、導通又は切断され、トランジスタＱＮ６１が導通の状態下では、多数検出器６２１〜６２Ｎは、基準接地電圧ＶＳＳに等しいイネーブル信号ＤＳＡＮに結合される。
本実施例において、トランジスタＱＮ６１はＮ型トランジスタであり、トランジスタＱＰ６１はＰ型トランジスタである。したがって、トランジスタＱＮ６１及びＱＰ６１は同時に導通されてもよい（又は切断されてもよい）。イネーブル信号ＤＳＡＰ、ＤＳＡＮがそれぞれ操作電圧ＶＤＤ及び基準接地電圧ＶＳＳに等しい時、多数検出器６２１〜６２Ｎは有効にされて第一ノードＳＢ及び第二ノードＳＴの間の電圧差を検出する、反対に、イネーブル信号ＤＳＡＰ、ＤＳＡＮがいずれも高インピーダンス状態である時、多数検出器６２１〜６２Ｎは無効にされる。
上述したように、本発明の多数検出器は、第一ノード及び第三ノードの間に結合される複数の第一トランジスタと、第二ノード及び第三ノードの間に結合される複数の第二トランジスタと、を備え、引き上げ回路によって、第一ノード及び第二ノードの検出期間の前において、第二電圧より小さい第一電圧に引き上げられる。これによって、検出期間において、第一ノード及び第二ノードを第二電圧に引き上げる時間を加速する。検出期間において、第三ノードは第一電圧より小さい第三電圧に結合され、第一ノードと第二ノードを、データ信号及び反転データ信号に基づき、対応する程度の電圧効果をそれぞれ発生させ、第一ノード及び第二ノードの電圧差を検出することで、データ信号の多数を占める値を指摘する。このように、大量のトランジスタを使用する必要が無い前提の下、多数検出器が必要とする消費電力を効果的に低減でき、検出速度を速くし、メモリデバイスの全体的な効率を向上させる。
本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。
本発明が提供する多数検出器は、配置面積が小さく、消費電力が低く、検出速度が速く、メモリデバイス全体の効率が、効果的に向上する。
１００、６１１〜６１Ｎ、６２１〜６２Ｎ：多数検出器
１３０：引き上げ回路
１４０：検出増幅回路
２１０：伝送回路
２２０：比較増幅回路
２３０：ラッチ回路
６０１、６０２：メモリデバイス
ＮＡＮＤ１、ＮＯＲ１：論理ゲート
ＱＰ１：第一スイッチ
ＱＰ２：第二スイッチ
ＱＮ１〜ＱＮ２７、ＱＰ３〜ＱＰ８、ＱＮ５１〜ＱＮ５２、ＱＰ５１〜ＱＰ５２：トランジスタ
ＩＤＱ０ｉ〜ＩＤＱ７ｉ、ＩＤＱｊ１〜ＩＤＱｊ１６、ＩＤＱｉｊ、ＤＱｊ：データ信号
ＳＮ：第三ノード
ＳＢ：第一ノード
ＳＴ：第二ノード
ＩＮＶ１〜ＩＮＶ１４、ＩＮＶ５１〜ＩＮＶ５２、ＩＮＶ６１：インバータ
Ａ０ｉ、Ａ０１〜Ａ０１６：検出結果
ＤＥ０Ｂ：制御信号
ＤＥ１、ＤＥ２、ＤＥＡＮ、ＤＥＡＰ：イネーブル信号
ＨＦＶＤＤ：操作電圧の半分
ＶＤＤ：操作電圧
ＶＳＳ：基準接地電圧
Ｔ１〜Ｔ４：タイミング
ＣＬＫ：クロック信号
ＤＭＩ：データマスキング逆方向信号

Claims (14)

  1. 検出期間の前に、制御信号に基づき、第一ノード及び第二ノードに第一電圧を提供するように配置される引き上げ回路と、
    第二電圧及び前記第一ノードの間に結合され、前記検出期間において、前記制御信号に基づき、前記第一電圧より大きい前記第二電圧を前記第一ノードに提供するように配置される第一スイッチと、
    前記第二電圧及び前記第二ノードの間に結合され、前記検出期間において、前記制御信号に基づき、前記第二電圧を前記第二ノードに提供するように配置される第二スイッチと、
    前記第一ノード及び第三ノードの間に結合され、その制御端がそれぞれデータ信号の複数の値のうちの一つを受信し、前記第三ノードは、前記検出期間において、前記第一電圧より小さい第三電圧に結合される複数の第一トランジスタと、
    前記第二ノード及び前記第三ノードの間に結合され、その制御端がそれぞれ前記複数の値のうちの一つの反転値を受信する複数の第二トランジスタと、
    前記第一ノード及び前記第二ノードに結合され、前記検出期間において、前記第一ノード及び前記第二ノードの間の電圧差に基づき、前記複数の値において多数を占める値を指摘する検出結果を生成する検出増幅回路と、を含む多数検出器。
  2. 前記第三ノード及び前記第三電圧の間に結合され、前記検出期間において、導通されるように配置される第三スイッチと、をさらに含み、
    前記複数の第一トランジスタ及び前記複数の第二トランジスタはいずれも同じＮ型トランジスタで構成され、前記第三スイッチの電流駆動能力は、前記複数の第一トランジスタ及び前記複数の第二トランジスタのいずれか一つの電流駆動能力より大きい請求項１に記載の多数検出器。
  3. 前記第二ノード及び前記第三ノードの間で、前記複数の第二トランジスタのうちの一つと並列結合され、その制御端が操作電圧を受信する第三トランジスタ、をさらに含む請求項１又は２に記載の多数検出器。
  4. 前記引き上げ回路は、
    前記第一電圧及び前記第一ノードの間に結合され、その制御端が前記制御信号を受信する第四トランジスタと、
    前記第一電圧及び前記第二ノードの間に結合され、その制御端が前記制御信号を受信する第五トランジスタと、
    前記第一ノード及び前記第二ノードの間に結合され、その制御端が前記制御信号を受信する第六トランジスタと、を含み、
    前記第四トランジスタ、前記第五トランジスタ及び前記第六トランジスタはいずれもＮ型トランジスタであり、前記第一スイッチ及び前記第二スイッチはＰ型トランジスタである請求項１〜３のいずれか一項に記載の多数検出器。
  5. 前記検出増幅回路は、
    前記第一ノード及び前記第二ノードの間の前記電圧差を比較及び増幅して、検出値を生成する比較増幅回路と、
    前記比較増幅回路に結合され、前記検出値を受信し、ラッチして前記検出結果を生成するラッチ回路と、を含む請求項２に記載の多数検出器。
  6. 前記検出増幅回路は、
    受信し、第一イネーブル信号に基づき、前記第一ノード及び前記第二ノードの電圧を前記比較増幅回路に伝送するか否かを決定する伝送回路をさらに含む請求項５に記載の多数検出器。
  7. 前記第一ノード及び前記比較増幅回路の第一入力端の間に結合され、前記第一イネーブル信号に基づき、導通又は切断される第一伝送ゲートと、
    前記第二ノード及び前記比較増幅回路の第二入力端の間に結合され、前記第一イネーブル信号に基づき、導通又は切断される第二伝送ゲートと、を含み、
    前記検出期間において、前記第一伝送ゲート及び前記第二伝送ゲートが同時に導通されて、前記第一ノード及び前記第二ノードの電圧を前記比較増幅回路に伝送する請求項６に記載の多数検出器。
  8. 前記比較増幅回路は、
    一方は操作電圧及び前記第一ノードの間に結合され、他方は前記操作電圧及び前記第二ノードの間に結合される第一交差結合トランジスタ対と、
    一方は基準接地電圧及び前記第一ノードの間に結合され、他方は前記基準接地電圧及び前記第二ノードの間に結合される第二交差結合トランジスタ対と、を含む請求項６に記載の多数検出器。
  9. 前記比較増幅回路は、
    前記第一交差結合トランジスタ対が前記操作電圧の経路に直列接続され、前記第一イネーブル信号に基づき、導通又は切断される第四スイッチと、
    前記第二交差結合トランジスタ対が前記基準接地電圧の経路に直列接続され、前記第一イネーブル信号に基づき、導通又は切断される第五スイッチと、をさらに含み、
    前記第四スイッチ及び前記第五スイッチの導通又は切断状態は同じである請求項８に記載の多数検出器。
  10. 前記ラッチ回路は、
    前記比較増幅回路に結合され、前記検出値及び第二イネーブル信号を受信して、演算結果を生成する論理回路と、
    その制御端が前記論理回路に結合され、前記演算結果を受信し、前記検出結果を生成するインバータ回路と、
    前記インバータ回路の出力端に結合され、前記検出結果をラッチするラッチと、を含む請求項５〜８のいずれか一項に記載の多数検出器。
  11. 前記第一電圧は前記第二電圧の半分である請求項１〜９のいずれか一項に記載の多数検出器。
  12. 前記第二電圧は操作電圧であり、前記第三電圧は、基準接地電圧である請求項１に記載の多数検出器。
  13. 各前記第二トランジスタの電流駆動能力は、各前記第一トランジスタの電流駆動能力より大きい請求項１に記載の多数検出器。
  14. 複数の請求項１に記載の多数検出器と、
    前記多数検出器によって生成された前記検出結果に基づき、前記複数の値の反転値によって構成される反転データ信号を出力するデータバス反転回路と、を含むメモリデバイス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3037377B2 (ja) 1990-08-27 2000-04-24 沖電気工業株式会社 半導体記憶装置
US5446686A (en) * 1994-08-02 1995-08-29 Sun Microsystems, Inc. Method and appartus for detecting multiple address matches in a content addressable memory
US5838166A (en) 1996-05-31 1998-11-17 Nec Corporation Compact and high-speed judging circuit using misfets
KR100272171B1 (ko) 1998-08-19 2000-12-01 윤종용 저전류 동작 출력 회로 및 입출력 시스템과이를 이용한 데이터입출력 방법
JP2003173674A (ja) 2001-12-03 2003-06-20 Matsushita Electric Ind Co Ltd 電圧検知レベル補正回路および半導体装置
JP2004015434A (ja) 2002-06-06 2004-01-15 Elpida Memory Inc 多数決回路
KR100643498B1 (ko) 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
KR100656448B1 (ko) 2005-11-29 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 ｄｂｉ 신호 생성장치 및 방법
TW200811874A (en) 2006-08-25 2008-03-01 Etron Technology Inc Sense amplifier-based latch
US7501963B1 (en) 2007-10-17 2009-03-10 Micron Technology, Inc. Balanced data bus inversion
US7616133B2 (en) 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
US8064269B2 (en) 2008-05-02 2011-11-22 Micron Technology, Inc. Apparatus and methods having majority bit detection
WO2014146027A2 (en) 2013-03-15 2014-09-18 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and/or operation.
US9665527B2 (en) 2014-12-09 2017-05-30 Intel Corporation Dynamic bus inversion with programmable termination level to maintain programmable target ratio of ones and zeros in signal lines
KR20180028020A (ko) * 2016-09-07 2018-03-15 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치

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