KR20180028020A - 반도체 장치 - Google Patents

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KR20180028020A
KR20180028020A KR1020170111097A KR20170111097A KR20180028020A KR 20180028020 A KR20180028020 A KR 20180028020A KR 1020170111097 A KR1020170111097 A KR 1020170111097A KR 20170111097 A KR20170111097 A KR 20170111097A KR 20180028020 A KR20180028020 A KR 20180028020A
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고지 니이
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치는, 제1 셀과, 제2 셀과, 제1 및 제2 매치선과, 제1 데이터를 전달하는 제1 서치선 쌍과, 제2 데이터를 전달하는 제2 서치선 쌍과, 제1 서치선 쌍과 제1 매치선에 접속되고, 제1 및 제2 셀이 유지하는 정보와 제1 데이터와의 비교 결과에 기초하여 제1 매치선을 구동하는 제1 논리 연산 셀과, 제2 서치선 쌍과 제2 매치선과에 접속되고, 제1 및 제2 셀이 유지하는 정보와 제2 데이터와의 비교 결과에 기초하여 제2 매치선을 구동하는 제2 논리 연산 셀을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는, 반도체 장치에 관한 것으로, 보다 특정적으로는, 검색 기능을 갖는 반도체 장치에 관한 것이다.
최근 들어, 인터넷의 보급에 의해, 연상 메모리(CAM: Content Addressable Memory)의 수요가 높아지고 있다. CAM은, 데이터를 유지하는 메모리 본래의 기억 기능 이외에, 외부로부터 입력된 데이터와 내부에 유지하고 있는 데이터와의 일치를 검출하는 비교 기능을 갖고 있으며, 주로 캐시 메모리나 어드레스 변환용 테이블 등에 사용되고 있다.
일본 특허 공개 평 2-192098호 공보에 개시된 검색 장치는, 데이터를 유지하는 1비트의 기억 회로마다 일치를 검출하는 비교 기능을 내장한 메모리 셀(CAM 셀)을 사용하여, 기억 회로에 유지한 데이터를 판독하지 않고, 외부로부터 입력된 데이터와 기억 회로에 유지하고 있는 데이터와의 일치 검출을 실행하도록 구성되어 있다.
최근 들어, CAM은, 어드레스 검색 기능 이외에도, 화상 인식 처리 등의 분야에 있어서, 입력 패턴과 데이터베이스에 보존되어 있는 참조 패턴 중에서 가장 유사한 패턴을 검색하는 유사 패턴 검색(최소 거리 검색) 기능 등의 실현을 위해서 사용되고 있다. 검색의 대상이 되는 어드레스의 수나, 처리 대상이 되는 패턴의 수가 증가함에 따라서, CAM에서의 연산 처리 횟수는 증가한다. 그 때문에, 특히 실시간 처리가 요구되는 경우에 있어서, CAM에서의 처리 속도 향상이 요구되고 있다. 뿐만 아니라, 최근 CAM의 메모리 용량이 증가하고 있어, CAM의 고집적화도 요구되고 있다.
본 개시는, 상기와 같은 문제를 해결하기 위해서 이루어진 것으로서, 임의의 국면에 있어서, 고속의 데이터 검색이 가능한 반도체 장치를 제공하는 것이다.
기타 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 따른 반도체 장치는, 1비트의 정보를 유지 가능하게 구성된 제1 셀과, 1비트의 정보를 유지 가능하게 구성되고, 제1 셀에 인접하는 제2 셀과, 제1 방향을 따라서 연장되는 제1 및 제2 매치선과, 제1 방향과 직교하는 제2 방향을 따라서 연장되고, 제1 데이터 검색 시에 제1 데이터를 전달하는 제1 서치선 쌍과, 제2 방향을 따라서 연장되고, 제2 데이터 검색 시에 제2 데이터를 전달하는 제2 서치선 쌍과, 제1 서치선 쌍과 제1 매치선에 접속되어, 제1 및 제2 셀이 유지하는 정보와 제1 서치선 쌍에 전달되는 제1 데이터와의 비교 결과에 기초하여 제1 매치선을 구동하는 제1 논리 연산 셀과, 제2 서치선 쌍과 제2 매치선에 접속되어, 제1 및 제2 셀이 유지하는 정보와 제2 서치선 쌍에 전달되는 제2 데이터와의 비교 결과에 기초하여 제2 매치선을 구동하는 제2 논리 연산 셀을 구비한다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련해서 이해되는 본 발명에 따른 다음의 상세한 설명으로부터 명확해질 것이다.
도 1은 일 실시 형태에 따른 반도체 장치의 구성예를 설명하는 블록도이다.
도 2는 일 실시 형태에 따른 메모리 셀의 구성예를 설명하는 회로도이다.
도 3은 반도체 장치에 배치된 메모리 셀의 웰, 확산 영역, 폴리실리콘, 콘택트 홀 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
도 4는 반도체 장치에 배치된 메모리 셀의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다.
도 5는 반도체 장치에 배치된 메모리 셀의 비아 2, 제2층 금속 배선층 및 제3층 금속 배선층의 배치를 나타낸 평면도이다.
도 6은 다른 실시 형태에 따른 메모리 셀의 구성예를 설명하는 회로도이다.
도 7은 다른 실시 형태에 따른 반도체 장치의 구성예를 설명하는 블록도이다.
도 8은 다른 실시 형태에 따른 메모리 셀의 웰, 확산 영역, 폴리실리콘, 콘택트 홀 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
도 9는 다른 실시 형태에 따른 메모리 셀의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다.
도 10은 일 실시 형태에 따른 반도체 장치의 구성예를 설명하는 블록도이다.
도 11은 반도체 장치에 배치된 메모리 셀의 구성예를 설명하는 회로도이다.
도 12는 도 11의 데이터 셀 및 마스크 데이터 셀이 유지하는 데이터와 메모리 셀의 데이터와의 대응 관계를 표 형식으로 도시하는 도면이다.
도 13은 반도체 장치에 배치된 메모리 셀의 웰, 확산 영역, 폴리실리콘, 콘택트 홀 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
도 14는 반도체 장치에 배치된 메모리 셀의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다.
도 15는 반도체 장치에 배치된 메모리 셀의 비아 2, 제2층 금속 배선층 및 제3층 금속 배선층의 배치를 나타낸 평면도이다.
도 16은 일 실시 형태에 따른 메모리 셀에서의 금속 배선 패턴을 설명하는 도면이다.
도 17은 다른 실시 형태에 따른 TCAM 셀로서의 메모리 셀의 구성예를 설명하는 회로도이다.
도 18은 도 17의 데이터 셀 및 마스크 데이터 셀이 유지하는 데이터와 메모리 셀의 데이터와의 대응 관계를 표 형식으로 도시하는 도면이다.
도 19는 다른 실시 형태에 따른 반도체 장치의 구성예를 설명하는 블록도이다.
도 20은 다른 실시 형태에 따른 TCAM 셀로서의 메모리 셀의 웰, 확산 영역, 폴리실리콘, 콘택트 홀 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
도 21은 일 실시 형태에 따른 반도체 장치의 구성예를 설명하는 블록도이다.
도 22는 반도체 장치의 메모리 셀의 구성예를 설명하는 회로도이다.
도 23은 반도체 장치에 배치된 메모리 셀의 웰, 확산 영역, 폴리실리콘, 콘택트 홀 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
도 24는 반도체 장치에 배치된 메모리 셀의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다.
도 25는 반도체 장치에 배치된 메모리 셀의 비아 2, 제2층 금속 배선층 및 제3층 금속 배선층의 배치를 나타낸 평면도이다.
도 26은 실시 형태 3의 변형예에 따른 메모리 셀의 구성예를 설명하는 회로도이다.
도 27은 실시 형태 3의 변형예에 따른 반도체 장치의 구성예를 설명하는 블록도이다.
도 28은, 실시 형태 3의 변형예에 따른 메모리 셀의 웰, 확산 영역, 폴리실리콘, 콘택트 홀 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
도 29는 반도체 장치에 배치된 메모리 셀의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다.
도 30은 반도체 장치에 배치된 메모리 셀의 비아 2, 제2층 금속 배선층 및 제3층 금속 배선층의 배치를 나타낸 평면도이다.
도 31a 내지 도 31c는 트랜지스터의 구조를 도시하는 도면이다.
도 32는, 실시 형태 4에 따른 메모리 셀의 웰, 확산 영역, 폴리실리콘 및 로컬 배선의 배치를 나타낸 평면도이다.
도 33은 실시 형태 4에 따른 메모리 셀의 비아 0, 로컬 배선 및 제1층 금속 배선층의 배치를 나타낸 평면도이다.
도 34는 실시 형태 4에 따른 메모리 셀의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다.
도 35는 실시 형태 5에 따른 반도체 장치의 메모리 셀의 구성예를 설명하는 회로도이다.
도 36은 실시 형태 5에 따른 반도체 장치를 구성하는 각 메모리 셀에서의 금속 배선 패턴을 설명하는 도면이다.
도 37은 실시 형태 5에 따른 메모리 셀의 웰, 확산 영역, 폴리실리콘 및 로컬 배선의 배치를 나타낸 평면도이다.
도 38은 실시 형태 5에 따른 메모리 셀의 비아 0, 로컬 배선 및 제1층 금속 배선층의 배치를 나타낸 평면도이다.
도 39는 실시 형태 5에 따른 메모리 셀의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다.
도 40은 실시 형태 5에 따른 메모리 셀의 비아 2, 제2층 금속 배선 및 제3층 금속 배선의 배치를 나타낸 평면도이다.
도 41은 실시 형태 5에 따른 메모리 셀의 비아 3, 제3층 금속 배선 및 제4층 금속 배선의 배치를 나타낸 평면도이다.
이하, 각 실시 형태에 대해서 도면을 참조하면서 상세하게 설명한다. 이하의 설명에서는, 동일한 부품에는 동일한 부호를 부여하고 있다. 그것들의 명칭 및 기능도 동일하다. 따라서, 그것들에 관한 상세한 설명은 반복하지 않는다.
[실시 형태 1]
(반도체 장치의 구성예)
도 1은, 일 실시 형태에 따른 반도체 장치(100)의 구성예를 설명하는 블록도이다. 도 1을 참조하여, 반도체 장치(100)는, 행 디코더(102)와, 서치 드라이버(104A, 104B, 106A, 106B)와 판독/기입 회로(108, 110)와, 프리차지 ＆ 인코드 회로(112A, 112B)와, 메모리 어레이를 구성하는 메모리 셀(MC0＃0 내지 MC1＃1)을 구비한다. 여기서 ＃0 내지 ＃1은 엔트리라고 불리는 어드레스 번지이다. 예를 들어 ＃0은 0번지의 어드레스를 나타내고, 데이터의 판독 및 기입 동작 시에 있어서는 메모리 셀(MC0＃0 및 MC1＃0)의 2개의 BCAM 셀이 동시에 액세스된다.
또한, 도 1에 도시되는 메모리 어레이의 구성은, 설명의 간단화를 위하여 2열 2행 배치이지만, 본 명세서에 개시되는 기술이 적용되는 메모리 셀의 구성은 이 구성에 한정되는 것이 아니다.
행 디코더(102)는, 입력된 어드레스 신호(도시하지 않음)에 따라, 워드선(WL0, WL1) 중 어느 한쪽의 워드선을 활성화한다.
서치 드라이버(104A)는, 서치선(SLA0)을 A 포트용 검색 데이터 신호(S0(A))에 대응하는 레벨로 구동하고, 서치선(/SLA0)을 그 반전 레벨로 구동한다. 서치 드라이버(104B)는, 서치선(SLB0)을 B 포트용 검색 데이터 신호(S0(B))에 대응하는 레벨로 구동하고, 서치선(/SLB0)을 그 반전 레벨로 구동한다. 서치 드라이버(106A)는, 서치선(SLA1)을 A 포트용 검색 데이터 신호(S1(A))에 대응하는 레벨로 구동하고, 서치선(/SLA1)을 그 반전 레벨로 구동한다. 서치 드라이버(106B)는, 서치선(SLB1)을 B 포트용 검색 데이터 신호(S1(B))에 대응하는 레벨로 구동하고, 서치선(/SLB1)을 그 반전 레벨로 구동한다.
판독/기입 회로(108)는, 임의의 국면에 있어서, 도시하지 않은 감지 증폭기에 의해 비트선 쌍(BL0, /BL0)에 판독된 데이터(전위)를 증폭해서 판독한다. 이에 의해, 판독/기입 회로(108)는, 비트선 쌍(BL0, /BL0)에 접속되는 각 메모리 셀로부터 데이터를 판독한다. 다른 국면에 있어서, 판독/기입 회로(108)는, 도시하지 않은 기입 드라이버에 의해 입력 데이터(DIO0)에 따라서 비트선 쌍(BL0, /BL0)을 구동한다. 이에 의해, 판독/기입 회로(108)는, 비트선 쌍(BL0, /BL0)에 접속되고, 또한 워드선이 활성화된 각 메모리 셀에 데이터를 기입한다. 판독/기입 회로(110)도, 판독/기입 회로(108)와 마찬가지로, 임의의 국면에 있어서, 도시하지 않은 감지 증폭기에 의해 비트선 쌍(BL1, /BL1)에 판독된 데이터를 증폭해서 판독하고, 다른 국면에 있어서, 도시하지 않은 기입 드라이버에 의해 입력 데이터(DIO1)에 따라서 비트선 쌍(BL1, /BL1)을 구동한다.
프리차지 ＆ 인코드 회로(112A)는, A 포트용 매치선(MLA0, MLA1)을 프리차지함과 함께, 매치선(MLA0, MLA1)에 출력된 검색 결과를 인코딩한다. 프리차지 ＆ 인코드 회로(112B)는, B 포트용 매치선(MLB0, MLB1)을 프리차지함과 함께, 매치선(MLB0, MLB1)에 출력된 검색 결과를 인코딩한다. 임의의 국면에 있어서, 프리차지 ＆ 인코드 회로(112A, 112B)는, 접속된 매치선을 「H」 레벨로 프리차지한다.
메모리 셀(MC0＃0 내지 MC1＃1)은, 각각 1비트의 기억 데이터를 유지 가능하게 구성된다. 기억 데이터는, 검색 데이터와 비교의 대상이 되는 데이터이다.
각 메모리 셀에는, 1개의 워드선과, 1조의 비트선 쌍과, 2조의 서치선 쌍과, 2개의 매치선이 접속된다. 예를 들어, 메모리 셀(MC0＃0)은, 워드선(WL0)과, 비트선 쌍(BL0, /BL0), 서치선 쌍(SLA0, /SLA0 및 SLB0, /SLB0)과, 매치선(MLA0, MLB0)에 접속된다.
1열째의 메모리 셀(MC0＃0 및 MC0＃1)에는, 비트선 쌍(BL0, /BL0) 및 서치선 쌍(SLA0, /SLA0, 및 SLB0, /SLB0)이 공통으로 접속된다. 2열째의 메모리 셀(MC1＃0 및 MC1＃1)에는, 비트선 쌍(BL1, /BL1)과 서치선 쌍(SLA1, /SLA1, 및 SLB1, /SLB1)이 공통으로 접속된다.
1행째(어드레스(＃0))에 대응하는 메모리 셀(MC0＃0 및 MC1＃0)에는, 워드선(WL0) 및 매치선(MLA0, MLB0)이 공통으로 접속된다. 2행째(어드레스＃1)에 대응하는 메모리 셀(MC0＃1 및 MC1＃1)에는, 워드선(WL1) 및 매치선(MLA1, MLB1)이 공통으로 접속된다.
(메모리 셀의 회로 구성)
도 2는 일 실시 형태에 따른 메모리 셀(MC0＃0)의 구성예를 설명하는 회로도이다.
도 2를 참조하여, 메모리 셀(MC0＃0)은, 액세스 트랜지스터인 NMOS(Metal Oxide Semiconductor) 트랜지스터(NA0, NA1)와, 드라이버 트랜지스터인 NMOS 트랜지스터(ND0, ND1)와, PMOS 트랜지스터(P0, P1)를 포함하는, 1비트의 정보를 유지 가능한 데이터 셀(DC0)을 포함한다. 임의의 국면에 있어서, 반도체 장치(100)는, BCAM(Binary Content Addressable Memory)으로서 기능할 수 있다.
메모리 셀(MC0＃0)은, 열방향(도 2의 세로 방향)을 따라 연장되는 비트선 쌍(BL0, /BL0)과, 이들 비트선 쌍이 연장되는 방향과 직교하는 행방향을 따라 연장되는 워드선(WL0)과, 열방향을 따라 연장되고, A 포트용 검색 데이터를 전달하는 서치선 쌍(SLA0, /SLA0)과 B 포트용 검색 데이터를 전달하는 서치선 쌍(SLB0, /SLB0)을 더 포함한다.
메모리 셀(MC0＃0)은, 행방향(도 2의 가로 방향)을 따라 연장되는 매치선(MLA0, MLB0)과, 데이터 셀이 유지하는 정보와 A 포트용 검색 데이터에 따른 결과를 매치선(MLA0)에 출력하는 논리 연산 셀(LCA0)과, 데이터 셀이 유지하는 정보와 B 포트용 검색 데이터에 따른 결과를 매치선(MLB0)에 출력하는 논리 연산 셀(LCB0)을 포함한다.
NMOS 트랜지스터(NA0)는, 기억 노드(A0)와, 비트선(BL0)과의 사이에 접속되고, 게이트에 워드선(WL0)이 접속된다. NMOS 트랜지스터(NA1)는, 기억 노드(A1)와 비트선(/BL0)과의 사이에 접속되고, 게이트에 워드선(WL0)이 접속된다. PMOS 트랜지스터(P0)는, 전원 전위인 전원선(VDD)과 기억 노드(A0)와의 사이에 접속되고, 게이트가 기억 노드(A1)에 접속된다. NMOS 트랜지스터(ND0)는, 기억 노드(A0)와 접지 전위인 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(A1)에 접속된다. PMOS 트랜지스터(P1)는, 전원선(VDD)과 기억 노드(A1)와의 사이에 접속되고, 게이트가 기억 노드(A0)에 접속된다. NMOS 트랜지스터(ND1)는, 기억 노드(A1)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(A0)에 접속된다.
NMOS 트랜지스터(ND0) 및 PMOS 트랜지스터(P0)는, 인버터를 구성한다. NMOS 트랜지스터(ND1) 및 PMOS 트랜지스터(P1)도, 인버터를 구성한다. 한쪽의 인버터의 출력은, 다른 쪽의 인버터의 입력에 접속된다. 따라서, NMOS 트랜지스터(ND0 및 ND1)와, PMOS 트랜지스터(P0 및 P1)를 포함하는 플립플롭은, 1비트의 정보를 유지한다.
논리 연산 셀(LCA0)은, NMOS 트랜지스터(NS0, NS1, NS2, NS3)를 포함한다. 논리 연산 셀(LCB0)은, NMOS 트랜지스터(NS4, NS5, NS6, NS7)를 포함한다.
NMOS 트랜지스터(NS0과 NS1)는, 매치선(MLA0)과 접지 전위의 전원선(VSS)과의 사이에 직렬고 접속되고, 게이트에 각각 서치선(SLA0)과 기억 노드(A0)가 접속된다. NMOS 트랜지스터(NS2와 NS3)는, 매치선(MLA0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLA0)과 기억 노드(A1)가 접속된다.
NMOS 트랜지스터(NS4와 NS5)는, 매치선(MLB0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLB0)과 기억 노드(A0)가 접속된다. NMOS 트랜지스터(NS6과 NS7)는, 매치선(MLB0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLB0)과 기억 노드(A1)가 접속된다.
또한, 도 1에서의 메모리 셀(MC0＃0) 이외의 다른 메모리 셀은, 접속된 워드선, 매치선, 비트선 쌍 및 서치선 쌍이 상기의 예와 상이하지만, 내부의 회로 구성은 메모리 셀(MC0＃0)과 동일하므로 설명은 반복하지 않는다.
(기입 동작)
이어서, 도 1 및 도 2를 사용하여, 어드레스(＃0)의 메모리 셀에 대한 동작을 설명한다.
행 디코더(102)는, 어드레스(＃0)에 대한 데이터 기입 시에 있어서, 워드선(WL0)을 「H」 레벨로 활성화하고, 그 이외의 워드선(즉 워드선(WL1))을 「L」 레벨로 비활성화한다. 그리고, 판독/기입 회로(108)는, 비트선(BL0)을 입력 데이터(DIO0)에 대응하는 레벨로 구동하고, 비트선(/BL0)을 그 반전 레벨로 구동한다. 판독/기입 회로(110)는, 비트선(BL1)을 입력 데이터(DIO1)에 대응하는 레벨로 구동하고, 비트선(/BL1)을 그 반전 레벨로 구동한다. 이때, 각 서치선 쌍은 모두 「L」 레벨로 설정된다. 또한, 각 매치선은 특별히 레벨을 정하지 않아도 되지만, 바람직하게는 프리차지된 「H」 레벨로 설정된다.
도 2에 도시되는 예에서, 기억 노드(A1)에 유지되는 데이터(레벨)가, 메모리 셀(MC0＃0)이 유지하는 데이터로 한다. 보다 구체적으로는, 기억 노드(A1)가 "1"(「H」 레벨)일 때이면서 또한 기억 노드(A0)가 "0"(「L」 레벨)일 때, 메모리 셀(MC0＃0)은 데이터 "1"을 유지한다. 한편, 기억 노드(A1)가 "0"일 때이면서 또한 기억 노드(A0)가 "1"일 때, 메모리 셀(MC0＃0)은 데이터 "0"을 유지한다.
일례로서, 메모리 셀(MC0＃0)에 데이터 "1"을 기입하는 경우, 먼저 행 디코더(102)가, 워드선(WL0)을 「H」 레벨로 활성화한다. 계속해서, 판독/기입 회로(108)가, 비트선(/BL0)을 「H」 레벨로 활성화하고, 비트선(BL0)을 「L」 레벨로 비활성화한다.
반도체 장치(100)는, 이들 동작을 행함으로써, 어드레스(＃0)의 메모리 셀에 입력 데이터를 기입할 수 있다. 또한, 판독 시에 있어서는 비트선이 도시되지 않은 감지 증폭기에 의해 그 전위차가 증폭되어, 각 메모리 셀이 유지하는 데이터가 판독된다.
(서치 동작)
계속해서, 데이터 서치 시의 동작에 대해서 설명한다. 데이터 서치 시에 있어서는, 각 서치선 쌍에 입력된 검색 데이터와, 복수의 어드레스(＃0 내지 ＃1)의 엔트리 데이터가 일괄해서 비교되어, 각 엔트리 데이터와 검색 데이터가 일치하는지 여부가 1 사이클로 출력된다. 이때, 워드선(WL0 및 WL1)은 모두 「L」 레벨로 설정된다. 비트선(BL0, BL1)은, 바람직하게는 「H」 레벨로 설정된다.
상기 메모리 셀(MC0＃0)의 구성에 의하면, A 포트용 검색 데이터가 "1"(즉, 서치선(SLA0)이 "1"이면서 또한 서치선(/SLA0)이 "0")이며, 메모리 셀(MC0＃0)의 데이터가 "0"(기억 노드(A1)가 "0"이면서 또한 기억 노드(A0)가 "1")인 경우에는, NMOS 트랜지스터(NS0 및 NS1)가 온 상태로 되고, 매치선(MLA0)의 전위가 접지 전위가 된다. A 포트용 검색 데이터가 "0"(즉, 서치선(SLA0)이 "0"이면서 또한 서치선(/SLA0)이 "1")이며, 메모리 셀(MC0＃0)의 데이터가 "1"(기억 노드(A1)가 "1"이면서 또한 기억 노드(A0)가 "0")인 경우에는, NMOS 트랜지스터(NS2 및 NS3)가 온 상태로 되고, 매치선(MLA0)의 전위가 접지 전위가 된다. 즉, A 포트용 검색 데이터와 메모리 셀(MC0＃0)의 데이터가 불일치하는 경우에는, 매치선(MLA0)의 전위는 접지 전위가 된다.
한편, A 포트용 검색 데이터가 "1"이면서 또한 메모리 셀(MC0＃0)의 데이터가 "1"인 경우, 또는, A 포트용 검색 데이터가 "0"이면서 또한 메모리 셀(MC0＃0)의 데이터가 "0"인 경우(즉, 양자가 일치하는 경우), 프리차지된 매치선(MLA0)의 전위는 유지된다.
상기한 바와 같이 매치선(MLA0)에 접속된 모든 메모리 셀(메모리 셀(MC0＃0 및 MC1＃0))의 데이터 각각이 대응하는 A 포트용 검색 데이터와 일치하지 않는 한, 매치선(MLA0)에 축적된 전하가 방출된다.
상기에 의하면, 논리 연산 셀(LCA0)은, NMOS 트랜지스터(NS0 및 NS1)를 포함하는 제1 논리 유닛과, NMOS 트랜지스터(NS2 및 NS3)를 포함하는 제2 논리 유닛을 갖는다. 제1 논리 유닛은, 마스크 데이터 셀(MDC0)이 유지하는 정보와 서치선(SLA0)에 전달되는 정보와의 비교 결과에 따라서 매치선(MLA0)을 구동한다. 제2 논리 유닛은, 데이터 셀(DC0)이 유지하는 정보와 서치선(/SLA0)에 전달되는 정보와의 비교 결과에 따라서 매치선(MLA0)을 구동한다.
매치선(MLB0)의 거동은, 상기 설명한 매치선(MLA0)의 거동과 동일하기 때문에, 그 설명은 반복하지 않는다.
상기에 의하면, 일 실시 형태에 따른 반도체 장치(100)는, A 포트용 서치선 쌍, 매치선, 및 논리 연산 셀과, 이것들과는 독립된 B 포트용 서치선 쌍, 매치선, 및 논리 연산 셀을 갖는다. 이에 의해, 반도체 장치(100)는, 1 사이클 동안에, A 포트용 검색 데이터 및 B 포트용 검색 데이터를 동시에 검색할 수 있다. 그 때문에, 반도체 장치(100)는, 검색 대상이 복수인 경우에 있어서, 싱글 포트의 검색 장치(BCAM 장치)에 비해, 2배의 검색 속도를 실현할 수 있다.
뿐만 아니라, 이 반도체 장치(100)는, 공통되는 메모리 어레이를 사용하여, A 포트용 검색 데이터 및 B 포트용 검색 데이터를 검색한다. 그 때문에, 반도체 장치(100)는, 장치의 대형화를 억제할 수 있다.
또한, 검색 장치는 일반적으로 도시하지 않은 클럭 생성 회로에 의해 생성된 클럭 신호에 따른 타이밍에서 검색을 행한다. 이 점, 종래의 검색 장치는, 서치용 포트를 1개밖에 갖고 있지 않았기 때문에, 2개의 검색 데이터를 검색하기 위해서 클럭 신호를 2회 생성할 필요가 있었다. 한편, 이 반도체 장치(100)는, 2개의 검색 데이터를 검색하는 데 있어서, 클럭 신호를 1회 생성하면 된다. 따라서, 이 반도체 장치(100)는, 클럭 생성 회로에서의 소비 전력을 종래에 비해서 억제할 수 있다.
(메모리 셀의 레이아웃)
이어서, 도 3내지 5를 사용하여, 일례로서 메모리 셀(MC0＃0)의 레이아웃 구성을 적층 방향으로 분할해서 설명한다.
도 3은, 반도체 장치(100)에 배치된 메모리 셀(MC0＃0)의 웰, 확산 영역(DF), 폴리실리콘(PO), 콘택트 홀(CT) 및 제1층 금속 배선의 배치를 나타낸 평면도이다. 도 3에서, 폴리실리콘(PO), 확산 영역(DF)의 하나를 대표로 해서 부호를 붙이고 있다. 또한, 도 3에 도시되는 예에서, 트랜지스터의 게이트가 폴리실리콘을 포함하고 있지만, 게이트의 재료는 폴리실리콘에 한정되지 않는다. 다른 국면에 있어서, 게이트의 재료로서, 금속을 사용해도 된다. 이때, 금속제의 게이트(메탈 게이트) 아래에 배치되는 게이트 절연막에는, 높은 유전율(비유전율)을 갖는 High-k 재료(예를 들어, 산화하프늄)가 사용되는 것이 바람직하다. 이러한 조건은, 이후 설명하는 도면에서도 마찬가지이다.
도 3에 도시된 바와 같이, 각 트랜지스터의 게이트를 구성하는 폴리실리콘(PO)은, 행방향을 따라 연장되고, 메모리 셀을 구성하는 복수의 웰 각각은 열방향을 따라 연장된다. 따라서, 게이트와 웰은 서로 직교하는 방향으로 연장된다. 또한, 각 웰은, 열방향으로 인접하는 메모리 셀(메모리 셀(MC0＃1))의 대응하는 웰과 연속하도록 형성된다.
메모리 셀(MC0＃0)에서는, 워드선(WL0)이 신장되는 방향(행방향)으로, P형 도전형의 P웰(PW0)과, N형 도전형의 N웰(NW0)과, P웰(PW1)이 순서대로 형성된다. P웰(PW0)과 N웰(NW0)이 설치되는 영역에서, 데이터 셀(DC0)을 구성하는 트랜지스터가 배치된다. 보다 상세하게는, PMOS 트랜지스터(P0 및 P1)는, N웰(NW0)에 배치되고, NMOS 트랜지스터(NA0, NA1, ND0, 및 ND1)는, P웰(PW0)에 배치된다.
데이터 서치를 위한 NMOS 트랜지스터(NS0 내지 NS7)는, P웰(PW1)에 배치된다. 보다 상세하게는, P웰(PW1)에는, 2개의 N형 확산층(DF)이 형성된다. 한쪽의 확산층(DF)에 논리 연산 셀(LCA0)을 구성하는 트랜지스터(NS0 내지 NS3)가 배치되고, 다른 쪽의 확산층(DF)에 논리 연산 셀(LCB0)을 구성하는 트랜지스터(NS4 내지 NS7)가 배치된다.
NMOS 트랜지스터(NA0)는, 1쌍의 N형 확산 영역(FL302, FL304)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT2)을 통해서 상층의 금속 배선층에 형성되는 워드선(WL0)에 전기적으로 접속된다. N형 확산 영역(FL302)은, 콘택트 홀(CT6)을 통해서 상층의 금속 배선층에 형성되는 비트선(BL0)에 전기적으로 접속된다.
NMOS 트랜지스터(ND0)는, 1쌍의 N형 확산 영역(FL304, FL306)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. N형 확산 영역(FL306)은, 콘택트 홀(CT8)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(ND1)는, 1쌍의 N형 확산 영역(FL306, FL308)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. N형 확산 영역(FL306)은, 콘택트 홀(CT8)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(NA1)는, 1쌍의 N형 확산 영역(FL308, FL310)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT4)을 통해서 상층의 금속 배선층에 형성되는 워드선(WL0)에 전기적으로 접속된다. N형 확산 영역(FL310)은, 콘택트 홀(CT12)을 통해서 상층의 금속 배선층에 형성되는 비트선(/BL0)에 전기적으로 접속된다.
PMOS 트랜지스터(P0)는, 1쌍의 P형 확산 영역(FL312, FL314)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘으로 형성된 게이트를 갖는다. N형 확산 영역(FL304)과, NMOS 트랜지스터(ND1)의 게이트와, P형 확산 영역(FL312)은, 콘택트 홀(CT8, CT16, CT18)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 따라서, 이들은 서로 전기적으로 접속된다. P형 확산 영역(FL314)은, 콘택트 홀(CT20)을 통해서 상층의 금속 배선층에 형성되는 전원선(VDD)에 전기적으로 접속된다.
PMOS 트랜지스터(P1)는, 1쌍의 P형 확산 영역(FL314, FL316)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘으로 형성된 게이트를 갖는다. N형 확산 영역(FL308)과, NMOS 트랜지스터(ND0)의 게이트와, P형 확산 영역(FL316)은, 콘택트 홀(CT10, CT14, CT22)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 따라서, 이들은 서로 전기적으로 접속된다.
NMOS 트랜지스터(NS2)는, 1쌍의 N형 확산 영역(FL318, FL320)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT24)을 통해서 상층의 금속 배선층에 형성되는 서치선(/SLA0)에 전기적으로 접속된다. N형 확산 영역(FL318)은, 콘택트 홀(CT28)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(NS3)는, 1쌍의 N형 확산 영역(FL320, FL322)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. N형 확산 영역(FL322)은, 콘택트 홀(CT30)을 통해서 상층의 금속 배선층에 형성되는 매치선(MLA0)에 전기적으로 접속된다.
NMOS 트랜지스터(NS1)는, 1쌍의 N형 확산 영역(FL322, FL324)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다.
NMOS 트랜지스터(NS0)는, 1쌍의 N형 확산 영역(FL324, FL326)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT26)을 통해서 상층의 금속 배선층에 형성되는 서치선(SLA0)에 전기적으로 접속된다. N형 확산 영역(FL326)은, 콘택트 홀(CT32)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(NS6)는, 1쌍의 N형 확산 영역(FL328, FL330)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT40)을 통해서 상층의 금속 배선층에 형성되는 서치선(/SLB0)에 전기적으로 접속된다. N형 확산 영역(FL328)은, 콘택트 홀(CT34)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(NS7)는, 1쌍의 N형 확산 영역(FL330, FL332)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. N형 확산 영역(FL332)은, 콘택트 홀(CT36)을 통해서 상층의 금속 배선층에 형성되는 매치선(MLB0)에 전기적으로 접속된다.
NMOS 트랜지스터(NS5)는, 1쌍의 N형 확산 영역(FL332, FL334)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다.
NMOS 트랜지스터(NS4)는, 1쌍의 N형 확산 영역(FL334, FL336)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT42)을 통해서 상층의 금속 배선층에 형성되는 서치선(SLB0)에 전기적으로 접속된다. N형 확산 영역(FL336)은, 콘택트 홀(CT38)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(ND0)의 게이트, PMOS 트랜지스터(P0)의 게이트, NMOS 트랜지스터(NS3)의 게이트 및 NMOS 트랜지스터(NS7)의 게이트는, 공통되는 폴리실리콘에 의해 형성된다.
NMOS 트랜지스터(ND1)의 게이트, PMOS 트랜지스터(P1)의 게이트, NMOS 트랜지스터(NS1)의 게이트 및 NMOS 트랜지스터(NS5)의 게이트는, 공통되는 폴리실리콘에 의해 형성된다.
NMOS 트랜지스터(NA0, ND0, ND1, 및 NA1)는 공통되는 N형 확산층에 배치된다. PMOS 트랜지스터(P0 및 P1)는 공통되는 P형 확산층에 배치된다.
각 N형 확산 영역은, P웰(PW0, PW1)의 활성 영역 내에 N형 불순물을 주입함으로써 형성된다. 또한, 각 P형 확산 영역은, N웰(NW0)의 활성 영역 내에 P형 불순물을 주입함으로써 형성된다.
상기한 바와 같이, 반도체 장치(100)를 구성하는 메모리 셀은, 데이터 서치를 위한 NMOS 트랜지스터(NS0 내지 NS7)를, 2개의 N형 확산층(DF)에 배치하는 구성을 채용한다. 일반적으로, BCAM은, 데이터 서치를 위한 트랜지스터를 1개의 확산층(DF)에 배치하는 구성을 채용한다. 그 때문에, 반도체 장치(100)를 구성하는 메모리 어레이에 있어서, 행방향으로 인접하는 메모리 셀의 물리적인 거리가, 일반적인 BCAM에 비해 약간 길다. 이에 의해, 반도체 장치(100)는, 멀티 비트 에러가 일어날 확률을 저감할 수 있다. 멀티 비트 에러는, 행방향으로 배열된 복수의 셀이 유지하는 데이터가, α선이나 중성자선 등의 우주선에 의해 반전해버리는 현상을 말한다.
도 4는, 반도체 장치(100)에 배치된 메모리 셀(MC0＃0)의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다. 비아 1은, 제1층 금속 배선과 제2층 금속 배선을 접속한다. 도 4에서, 제2층 금속 배선(M202 내지 M224)이, 열방향을 따라 배치된다.
NMOS 트랜지스터(NA0)의 게이트와, NMOS 트랜지스터(NA1)의 게이트는, 콘택트 홀(CT2, CT4)을 각각 통해서, 서로 다른 제1층 금속 배선에 접속된다. 이들 제1층 금속 배선은, 비아 1(V102, V104)을 각각 통해서, 워드선(WL0)을 형성하는 공통의 제2층 금속 배선(M202)에 접속된다.
NMOS 트랜지스터(ND0 및 ND1)의 소스를 형성하는 N형 확산 영역(FL306)은, 콘택트 홀(CT8)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V106)을 통해서 전원선(VSS)을 형성하는 제2층 금속 배선(M204)에 접속된다.
NMOS 트랜지스터(NA0)의 소스를 형성하는 N형 확산 영역(FL302)은, 콘택트 홀(CT6)을 통해서 제1층 금속 배선과 접속된다. 이 제1층 금속 배선은, 비아 1(V108)을 통해서 비트선(BL0)을 형성하는 제2층 금속 배선(M206)에 접속된다.
NMOS 트랜지스터(NA1)의 소스를 형성하는 N형 확산 영역(FL310)은, 콘택트 홀(CT10)을 통해서 제1층 금속 배선과 접속된다. 이 제1층 금속 배선은, 비아 1(V110)을 통해서 비트선(/BL0)을 형성하는 제2층 금속 배선(M208)에 접속된다.
PMOS 트랜지스터(P0 및 P1)의 소스를 형성하는 P형 확산 영역(FL314)은, 콘택트 홀(CT20)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V112)을 통해서 전원선(VDD)을 형성하는 제2층 금속 배선(M210)에 접속된다.
NMOS 트랜지스터(NS0)의 게이트는, 콘택트 홀(CT26)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V114)을 통해서 서치선(SLA0)을 형성하는 제2층 금속 배선(M212)에 접속된다.
NMOS 트랜지스터(NS1 및 NS3)의 소스를 형성하는 N형 확산 영역(FL322)은, 콘택트 홀(CT30)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V116)을 통해서 매치선(MLA0)을 형성하는 제2층 금속 배선(M214)에 접속된다.
NMOS 트랜지스터(NS2)의 게이트는, 콘택트 홀(CT24)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V118)을 통해서 서치선(/SLA0)을 형성하는 제2층 금속 배선(M216)에 접속된다.
NMOS 트랜지스터(NS2 및 NS6)의 소스를 각각 형성하는 N형 확산 영역(FL318 및 FL328)은, 콘택트 홀(CT28 및 CT34)을 각각 통해서, 공통의 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V120)을 통해서 전원선(VSS)을 형성하는 제2층 금속 배선(M218)에 접속된다.
NMOS 트랜지스터(NS0)의 소스를 형성하는 N형 확산 영역(FL326)과, NMOS 트랜지스터(NS4)의 소스를 형성하는 N형 확산 영역(FL336)은, 콘택트 홀(CT32, CT38)을 각각 통해서, 공통의 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V122)을 통해서 제2층 금속 배선(M218)에 접속된다.
NMOS 트랜지스터(NS4)의 게이트는, 콘택트 홀(CT42)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V124)을 통해서 서치선(SLB0)을 형성하는 제2층 금속 배선(M220)에 접속된다.
NMOS 트랜지스터(NS5 및 NS7)의 소스를 형성하는 N형 확산 영역(FL332)은, 콘택트 홀(CT36)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V126)을 통해서 매치선(MLB0)을 형성하는 제2층 금속 배선(M222)에 접속된다.
NMOS 트랜지스터(NS6)의 게이트는, 콘택트 홀(CT40)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V128)을 통해서 서치선(/SLB0)을 형성하는 제2층 금속 배선(M224)에 접속된다.
도 5는, 반도체 장치(100)에 배치된 메모리 셀(MC0＃0)의 비아 2, 제2층 금속 배선층 및 제3층 금속 배선층의 배치를 나타낸 평면도이다. 비아 2는, 제2층 금속 배선과 제3층 금속 배선을 접속한다. 도 5에서, 제3층 금속 배선(M310 내지 M350)이, 행방향을 따라 배치된다.
제2층 금속 배선(M204)은, 비아 2(V220) 및 비아 2(V230)를 통해서 전원선(VSS)을 형성하는 제3층 금속 배선(M310과 M350)에 접속된다. 제2층 금속 배선(218)은, 비아 2(V250) 및 비아 2(V260)를 통해서, 제3층 금속 배선(M310과 M350)에 접속된다.
제2층 금속 배선(M222)은, 비아 2(V270)를 통해서 매치선(MLB0)을 형성하는 제3층 금속 배선(M320)에 접속된다.
제2층 금속 배선(M202)은, 비아 2(V210)를 통해서 워드선(WL0)을 형성하는 제3층 금속 배선(M330)에 접속된다.
제2층 금속 배선(M214)은, 비아 2(V240)를 통해서 매치선(MLA0)을 형성하는 제3층 금속 배선(M340)에 접속된다.
또한, 메모리 셀(MC0＃0)과 열방향으로 인접하는 메모리 셀(MC0＃1)의 내부의 금속 배선의 배선 패턴은, 메모리 셀(MC0＃0)의 배선 패턴을 행방향으로 축 대칭한 배선 패턴과 동일하기 때문에, 그 설명은 반복하지 않는다. 또한, 메모리 셀(MC0＃0)과 행방향으로 인접하는 메모리 셀(MC1＃0)의 내부의 금속 배선의 배선 패턴은, 메모리 셀(MC0＃0)의 배선 패턴을 열방향으로 축 대칭한 배선 패턴과 동일해도 되고, 메모리 셀(MC0＃0)의 배선 패턴과 동일해도 된다.
이상 설명한 바와 같이 레이아웃을 구성함으로써, 고집적화된 CAM 메모리 어레이를 제3층 금속 배선층까지 실현할 수 있다. 배선층 수를 억제할 수 있으면, 제조 비용을 억제할 수 있다.
(변형예)
상기의 실시 형태에서, 데이터 서치를 위한 트랜지스터는 NMOS 트랜지스터(NS01 내지 NS07)이었다. 다른 국면에 있어서, 반도체 장치는, 데이터 서치를 위한 트랜지스터로서, PMOS 트랜지스터를 가질 수 있다.
도 6은, 다른 실시 형태에 따른 메모리 셀(MC0＃0)의 구성예를 설명하는 회로도이다. 또한, 도 2의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
다른 실시 형태에 따른 논리 연산 셀(LCA0)은, NMOS 트랜지스터(NS0, NS1, NS2, NS3) 대신에 PMOS 트랜지스터(PS0, PS1, PS2, PS3)를 포함한다. 또한, 다른 실시 형태에 따른 논리 연산 셀(LCB0)은, NMOS 트랜지스터(NS4, NS5, NS6, NS7) 대신에 PMOS 트랜지스터(PS4, PS5, PS6, PS7)를 포함한다.
PMOS 트랜지스터(PS0과 PS1)는, 매치선(MLA0)과 전원선(VDD)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLA0)과 기억 노드(A0)가 접속된다. PMOS 트랜지스터(PS2와 PS3)는, 매치선(MLA0)과 전원선(VDD)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLA0)과 기억 노드(A1)가 접속된다.
PMOS 트랜지스터(PS4와 PS5)는, 매치선(MLB0)과 전원선(VDD)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLB0)과 기억 노드(A0)가 접속된다. PMOS 트랜지스터(PS6과 PS7)는, 매치선(MLB0)과 전원선(VDD)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLB0)과 기억 노드(A1)가 접속된다.
도 2에 도시되는 메모리 셀(MC0＃0)의 데이터는, 기억 노드(A1)가 「L」 레벨일 때 데이터 "0"을 유지하고, 기억 노드(A1)가 「H」 레벨일 때 데이터 "1"을 유지하는 구성이었다. 임의의 국면에 있어서, 도 6에 도시하는 메모리 셀(MC0＃0)의 데이터는, 기억 노드(A0)가 「L」 레벨일 때 데이터 "0"을 유지하고, 기억 노드(A0)가 「H」 레벨일 때 데이터 "1"을 유지한다.
도 7은, 다른 실시 형태에 따른 반도체 장치(700)의 구성예를 설명하는 블록도이다. 또한, 도 1의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
반도체 장치(700)에 배치된 메모리 셀(MC0＃0 내지 MC1＃1)은, 도 6에 도시된 바와 같이, 데이터 서치를 위한 트랜지스터로서 PMOS 트랜지스터를 갖는다.
반도체 장치(700)에 포함되는 서치 드라이버(104A, 104B, 106A, 106B)의 각 출력 단자에는, 인버터(Inv)가 설치된다. 이에 의해, 각 서치선의 레벨은, 접속되는 서치 드라이버가 출력한 신호의 반전 레벨이 된다.
또한, 반도체 장치(700)에 포함되는 프리차지 ＆ 인코드 회로(112A, 112B)의 입력 단자에는, 인버터(Inv)가 설치된다. 이에 의해, 프리차지 ＆ 인코드 회로(112A, 112B)는, 접속된 각 매치선의 반전 레벨의 신호 입력을 접수한다. 또한, 이들 인버터(Inv)는, 프리차지 ＆ 인코드 회로(112A, 112B)의 출력 레벨을 반전하고, 매치선을 프리차지한다. 임의의 국면에 있어서, 각 매치선은, 「L」 레벨로 프리차지된다.
도 6 및 도 7을 사용하여, 반도체 장치(700)의 서치 동작에 대해서 설명한다. 메모리 셀(MC0＃0)의 데이터(기억 노드(A0)의 레벨)와, 검색 데이터가 일치하는 경우, 매치선의 레벨은 프리차지된 「L」 레벨로 유지된다. 한편, 메모리 셀(MC0＃0)의 데이터와, 검색 데이터가 불일치하는 경우, 매치선의 레벨은 「H」 레벨이 된다.
일례로서, 검색 데이터 신호(S0(A))가 "1"인 경우에 대해서 설명한다. 이 경우, 서치선(SLA0)의 레벨은 인버터(Inv)에 의해 반전된 「L」 레벨이 된다. 그 때문에, 서치선(SLA0)에 접속된 PMOS 트랜지스터(PS0)는 ON 상태가 된다. 상기의 경우, 메모리 셀(MC0＃0)의 데이터가 "0"일 때, 즉, 메모리 셀(MC0＃0)의 데이터와 검색 데이터가 불일치할 때, PMOS 트랜지스터(PS1)가 ON 상태로 되고, 매치선(MLA0)은 「H」 레벨이 된다. 한편, 메모리 셀(MC0＃0)의 데이터가 "1"일 때, 즉, 메모리 셀(MC0＃0)의 데이터와 검색 데이터가 일치할 때, PMOS 트랜지스터(PS1)가 OFF 상태로 되고, 매치선(MLA0)은 프리차지된 「L」 레벨로 유지된다.
상기에 의하면, A 포트용 매치선(MLA0)의 레벨은, 어드레스(＃0)에 대응하는 메모리 셀이 유지하는 데이터가 A 포트용 검색 데이터와 모두 일치하는 경우에는 「L」 레벨을 유지하고, 어느 하나라도 불일치하는 것이 있는 경우 「H」 레벨이 된다. 프리차지 ＆ 인코드 회로(112A)는, 인버터(Inv)의 작용에 의해, 어드레스(＃0)에 대응하는 메모리 셀이 유지하는 데이터가 A 포트용 검색 데이터와 모두 일치하는 경우에는 「H」 레벨의 입력을 접수하고, 어느 하나라도 불일치하는 것이 있는 경우에는 「L」 레벨의 입력을 접수한다. 이것은, 상기 설명한 반도체 장치(100)에 포함되는 프리차지 ＆ 인코드 회로(112A)도 동일하다. 마찬가지로, 반도체 장치(700)에 포함되는 프리차지 ＆ 인코드 회로(112B)의 거동과, 반도체 장치(100)에 포함되는 프리차지 ＆ 인코드 회로(112B)의 거동은 동일하다.
따라서, 반도체 장치(700)는, 서치 드라이버의 각 출력 단자 및 프리차지 ＆ 인코드 회로의 각 입력 단자에 인버터를 설치하는 것만으로, 데이터 서치를 위한 트랜지스터로서 PMOS 트랜지스터를 갖는 메모리 셀을 사용할 수 있다.
임의의 국면에 있어서, 상기 PMOS 트랜지스터(PS0 내지 PS7)의 소스 및 드레인 영역에 실리콘 게르마늄층을 형성할 수 있다. 이에 의해, 인접하는 채널부의 실리콘에 스트레스가 가해져, 당해 실리콘의 격자 상수가 커질 수 있다. 그 결과, 채널부를 흐르는 전류의 속도가 빨라져, PMOS 트랜지스터(PS0 내지 PS7)의 스위칭 속도가 향상될 수 있다. 또한, 다른 국면에 있어서, PMOS 트랜지스터(PS0 내지 PS7)의 소스 및 드레인 영역에 형성된 층은, 실리콘 게르마늄층에 한정되지 않고, 채널부의 실리콘에 스트레스를 가하는 것이면 된다.
도 8은, 다른 실시 형태에 따른 메모리 셀(MC0＃0)의 웰, 확산 영역(DF), 폴리실리콘(PO), 콘택트 홀(CT) 및 제1층 금속 배선의 배치를 나타낸 평면도이다. 또한, 도 3의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
도 8에 도시된 바와 같이, 다른 실시 형태에 따른 메모리 셀(MC0＃0)의 웰 구성은, P웰(PW1)을 갖지 않는 점에서, 도 3에 설명한 메모리 셀(MC0＃0)의 웰 구성과 상이하다.
데이터 서치용 PMOS 트랜지스터(PS0 내지 PS7)는, N웰(NW0)에 배치된다. 보다 상세하게는, N웰(NW0)에는, 열방향으로 연장되는 확산층(DF)이 3개 형성되어 있다. 어떤 확산층(DF)에는, 데이터 셀(DC0)을 구성하는 PMOS 트랜지스터(P0 및 P1)가 배치된다. 어떤 확산층(DF)에는, 논리 연산 셀(LCA0)을 구성하는 PMOS 트랜지스터(PS0 내지 PS3)가 배치된다. 어떤 확산층(DF)에는, 논리 연산 셀(LCB0)을 구성하는 PMOS 트랜지스터(PS4 내지 PS7)가 배치된다.
PMOS 트랜지스터(PS2)는, 1쌍의 P형 확산 영역(FL340, 342)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT44)을 통해서 서치선(/SLA0)을 형성하는 제1층 금속 배선에 접속된다. P형 확산 영역(FL340)은, 콘택트 홀(CT48)을 통해서 전원선(VDD)을 형성하는 제1층 금속 배선에 접속된다.
PMOS 트랜지스터(PS3)는, 1쌍의 P형 확산 영역(FL342, 344)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. P형 확산 영역(FL344)은, 콘택트 홀(CT50)을 통해서 매치선(MLA0)을 형성하는 제1층 금속 배선에 접속된다.
PMOS 트랜지스터(PS1)는, 1쌍의 P형 확산 영역(FL344, 346)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다.
PMOS 트랜지스터(PS0)는, 1쌍의 P형 확산 영역(FL346, 348)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT46)을 통해서 서치선(SLA0)을 형성하는 제1층 금속 배선에 접속된다. P형 확산 영역(FL348)은, 콘택트 홀(CT52)을 통해서 전원선(VDD)을 형성하는 제1층 금속 배선에 접속된다.
PMOS 트랜지스터(PS6)는, 1쌍의 P형 확산 영역(FL350, 352)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT60)을 통해서 서치선(/SLB0)을 형성하는 제1층 금속 배선에 접속된다. P형 확산 영역(FL350)은, 콘택트 홀(CT54)을 통해서 전원선(VDD)을 형성하는 제1층 금속 배선에 접속된다.
PMOS 트랜지스터(PS7)는, 1쌍의 P형 확산 영역(FL352, 354)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. P형 확산 영역(FL354)은, 콘택트 홀(CT56)을 통해서 매치선(MLB0)을 형성하는 제1층 금속 배선을 형성하는 제1층 금속 배선에 접속된다.
PMOS 트랜지스터(PS5)는, 1쌍의 P형 확산 영역(FL354, 356)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다.
PMOS 트랜지스터(PS4)는, 1쌍의 P형 확산 영역(FL356, 358)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT62)을 통해서 서치선(SLB0)을 형성하는 제1층 금속 배선에 접속된다. P형 확산 영역(FL358)은, 콘택트 홀(CT58)을 통해서 전원선(VDD)을 형성하는 제1층 금속 배선에 접속된다.
NMOS 트랜지스터(ND0)의 게이트, PMOS 트랜지스터(P0)의 게이트, PMOS 트랜지스터(PS3)의 게이트 및 PMOS 트랜지스터(PS7)의 게이트는, 공통되는 폴리실리콘에 의해 형성된다.
NMOS 트랜지스터(ND1)의 게이트, PMOS 트랜지스터(P1)의 게이트, PMOS 트랜지스터(PS1)의 게이트 및 PMOS 트랜지스터(PS5)의 게이트는, 공통되는 폴리실리콘에 의해 형성된다.
반도체 장치(700)를 구성하는 메모리 셀은, P웰(PW1)을 갖지 않기 때문에, 반도체 장치(100)를 구성하는 메모리 셀에 비해 웰의 수가 1개 적다. 그 때문에, 반도체 장치(700)를 구성하는 메모리 셀은, 반도체 장치(100)를 구성하는 메모리 셀보다도 소형화될 수 있다.
도 9는, 다른 실시 형태에 따른 메모리 셀(MC0＃0)의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다. 또한, 도 4의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
다른 실시 형태에 따른 메모리 셀(MC0＃0)의 제2층에서의 금속 배선 패턴은, 제2층 금속 배선(M218) 대신에 제2층 금속 배선(M910)을 갖는 점에서, 도 4에 도시되는 금속 배선 패턴과 상이하다.
PMOS 트랜지스터(PS2)의 소스를 형성하는 P형 확산 영역(FL340)과, PMOS 트랜지스터(PS6)의 소스를 형성하는 P형 확산 영역(FL350)은, 콘택트 홀(CT48, CT54)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V121)을 통해서 전원선(VDD)을 형성하는 제2층 금속 배선(M910)에 접속된다.
PMOS 트랜지스터(PS0)의 소스를 형성하는 P형 확산 영역(FL348)과, PMOS 트랜지스터(PS4)의 소스를 형성하는 P형 확산 영역(FL358)은, 콘택트 홀(CT52, CT58)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V123)을 통해서 전원선(VDD)을 형성하는 제2층 금속 배선(M910)에 접속된다.
[실시 형태 2]
상기의 실시 형태에 나타내는 반도체 장치는, 2포트의 BCAM 장치로서 기능할 수 있다. 보다 구체적으로는, 상기의 실시 형태에 나타내는 반도체 장치는, 2치의 데이터를 유지하는 BCAM 셀에 있어서, 각 포트마다 서치선 쌍, 매치선 및 논리 연산 셀을 배치하는 구성이었다. 이하, 2포트의 TCAM(Ternary Content Addressable Memory) 장치로서 기능할 수 있는 반도체 장치에 대해서 설명한다.
(반도체 장치의 구성예)
도 10은, 일 실시 형태에 따른 반도체 장치(1000)의 구성예를 설명하는 블록도이다. 또한, 도 1의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
도 10을 참조하여, 반도체 장치(1000)는, 도 1에서 설명한 반도체 장치(100)에 비해, 각 메모리 셀에 접속된 비트선 쌍이 2조인 점에서, 상이하다.
보다 구체적으로는, 열방향으로 배치된 메모리 셀(MC0＃0 및 MC0＃1)은, 공통되는 비트선 쌍(BL0, /BL0과 BL1, /BL1)에 접속된다. 메모리 셀(MC1＃0 및 MC1＃1)은, 공통되는 비트선 쌍(BL2, /BL2와 BL3, /BL3)에 접속된다.
(메모리 셀의 회로 구성)
도 11은, 반도체 장치(1000)에 배치된 메모리 셀(MC0＃0)의 구성예를 설명하는 회로도이다.
도 11을 참조하여, 반도체 장치(1000)에 배치된 메모리 셀(MC0＃0)은, 1비트의 기억 데이터를 유지 가능하게 구성된 데이터 셀(DC0)과, 데이터 셀(DC0)이 유지하는 1비트의 정보와는 독립된 다른 1비트의 데이터를 유지 가능하게 구성된 마스크 데이터 셀(MDC0)을 포함한다. 데이터 셀(DC0)과, 마스크 데이터 셀(MDC0)은, 행방향으로 서로 인접한다.
메모리 셀(MC0＃0)은, 열방향을 따라 연장되는 비트선 쌍(BL0, /BL0과, BL1, /BL1)을 더 포함한다.
마스크 데이터 셀(MDC0)은, NMOS 트랜지스터(NA0, NA1, ND0, ND1) 및 PMOS 트랜지스터(P0, P1)를 포함한다.
NMOS 트랜지스터(NA0)는, 기억 노드(m1)와, 비트선(BL0)과의 사이에 접속되고, 게이트에 워드선(WL0)이 접속된다. NMOS 트랜지스터(NA1)는, 기억 노드(/m1)와 비트선(/BL0)과의 사이에 접속되고, 게이트에 워드선(WL0)이 접속된다. PMOS 트랜지스터(P0)는, 전원선(VDD)과 기억 노드(m1)와의 사이에 접속되고, 게이트가 기억 노드(/m1)에 접속된다. NMOS 트랜지스터(ND0)는, 기억 노드(m1)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(/m1)에 접속된다. PMOS 트랜지스터(P1)는, 전원선(VDD)과 기억 노드(/m1)와의 사이에 접속되고, 게이트가 기억 노드(m1)에 접속된다. NMOS 트랜지스터(ND1)는, 기억 노드(/m1)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(m1)에 접속된다.
NMOS 트랜지스터(ND0) 및 PMOS 트랜지스터(P0)는, 인버터를 구성한다. NMOS 트랜지스터(ND1) 및 PMOS 트랜지스터(P1)도, 인버터를 구성한다. 한쪽의 인버터의 출력은, 다른 쪽의 인버터의 입력에 접속된다. NMOS 트랜지스터(ND0 및 ND1)와, PMOS 트랜지스터(P0 및 P1)를 포함하는 플립플롭은, 1비트의 정보를 유지한다.
데이터 셀(DC0)은, 액세스 트랜지스터인 NMOS 트랜지스터(NA2, NA3)와, 드라이버 트랜지스터인 NMOS 트랜지스터(ND2, ND3)와, PMOS 트랜지스터(P2, P3)를 포함한다.
NMOS 트랜지스터(NA2)는, 기억 노드(m0)와, 비트선(BL1)과의 사이에 접속되고, 게이트에 워드선(WL0)이 접속된다. NMOS 트랜지스터(NA3)는, 기억 노드(/m0)와 비트선(/BL1)과의 사이에 접속되고, 게이트에 워드선(WL0)이 접속된다. PMOS 트랜지스터(P2)는, 전원선(VDD)과 기억 노드(m0)와의 사이에 접속되고, 게이트가 기억 노드(/m0)에 접속된다. NMOS 트랜지스터(ND2)는, 기억 노드(m0)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(/m0)에 접속된다. PMOS 트랜지스터(P3)는, 전원선(VDD)과 기억 노드(/m0)와의 사이에 접속되고, 게이트가 기억 노드(m0)에 접속된다. NMOS 트랜지스터(ND3)는, 기억 노드(/m0)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(m0)에 접속된다.
NMOS 트랜지스터(ND2) 및 PMOS 트랜지스터(P2)는, 인버터를 구성한다. NMOS 트랜지스터(ND3) 및 PMOS 트랜지스터(P3)도, 인버터를 구성한다. 한쪽의 인버터의 출력은, 다른 쪽의 인버터의 입력에 접속된다. NMOS 트랜지스터(ND2 및 ND3)와, PMOS 트랜지스터(P2 및 P3)를 포함하는 플립플롭은, 1비트의 정보(기억 데이터)를 유지한다.
메모리 셀(MC0＃0)은, 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)의 양쪽에 대하여 열방향으로 인접해서 배치되는 논리 연산 셀(LCB0)과, 논리 연산 셀(LCB0)에 대하여 열방향으로 인접해서 배치되는 논리 연산 셀(LCA0)을 더 포함한다.
논리 연산 셀(LCA0)은, 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)이 유지하는 데이터와 A 포트용 검색 데이터에 따른 결과를 매치선(MLA0)에 출력한다. 보다 구체적으로는, 논리 연산 셀(LCA0)은, 데이터 셀(DC0)의 데이터(기억 노드(m1)의 레벨)와 A 포트용 검색 데이터가 일치하는지 여부, 및 마스크 데이터 셀(MDC0)의 데이터(기억 노드(m0)의 레벨)와 A 포트용 검색 데이터의 반전 레벨이 일치하는지 여부에 따라, 매치선(MLA0)을 구동한다. 논리 연산 셀(LCB0)은, 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)이 유지하는 데이터와 B 포트용 검색 데이터에 따른 결과를 매치선(MLA0)에 출력한다. 보다 구체적으로는, 논리 연산 셀(LCB0)은, 데이터 셀(DC)의 데이터와 B 포트용 검색 데이터가 일치하는지 여부, 및 마스크 데이터 셀(MDC)의 데이터와 B 포트용 검색 데이터의 반전 레벨이 일치하는지 여부에 따라, 매치선(MLB0)을 구동한다.
논리 연산 셀(LCA0)은, NMOS 트랜지스터(NS0 내지 NS3)를 포함한다. 논리 연산 셀(LCB0)은, NMOS 트랜지스터(NS4 내지 NS7)를 포함한다.
NMOS 트랜지스터(NS0과 NS1)는, 매치선(MLA0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLA0)과 기억 노드(m1)가 접속된다. NMOS 트랜지스터(NS2와 NS3)는, 매치선(MLA0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLA0)과 기억 노드(m0)가 접속된다.
NMOS 트랜지스터(NS4와 NS5)는, 매치선(MLB0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLB0)과 기억 노드(m1)가 접속된다. NMOS 트랜지스터(NS6과 NS7)는, 매치선(MLB0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLB0)과 기억 노드(m0)가 접속된다.
또한, 도 10에서의 메모리 셀(MC0＃0) 이외의 다른 메모리 셀은, 접속된 워드선, 매치선, 비트선 쌍 및 서치선 쌍이 상기의 예와 상이하지만, 내부의 회로 구성은 메모리 셀(MC0＃0)과 동일하므로 설명은 반복하지 않는다.
(메모리 셀의 데이터)
도 12는, 도 11의 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)이 유지하는 데이터와 메모리 셀(MC0＃0)의 데이터와의 대응 관계를 표 형식으로 도시하는 도면이다.
도 11 및 도 12를 참조하여, 메모리 셀(MC0＃0)은, 2비트의 SRAM 셀(데이터 셀(DC0)과 마스크 데이터 셀(MDC0))을 사용하여, "0", "1", "*"(무정의: don't care)의 3값을 저장할 수 있다. 무정의 "*"는, "0" 및 "1" 중 어느 쪽이어도 상관없음을 나타낸다.
구체적으로, 데이터 셀(DC0)의 기억 노드(m0)에 "0"(「L」 레벨)이 저장되고, 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 "1"(「H」 레벨)이 저장되어 있을 때, 메모리 셀(MC0＃0)에는 "0"이 저장되어 있는 것으로 한다. 데이터 셀(DC0)의 기억 노드(m0)에 "1"이 저장되고, 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 "0"이 저장되어 있을 때, 메모리 셀(MC0＃0)에는 "1"이 저장되어 있는 것으로 한다. 데이터 셀(DC0)의 기억 노드(m0)에 "0"이 저장되고, 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 "0"이 저장되어 있을 때, 메모리 셀(MC0＃0)에는 "*"(무정의)가 저장되어 있는 것으로 한다. 메모리 셀(MC0＃0)은, 데이터 셀(DC0)의 기억 노드(m0) 및 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 동시에 "1"이 저장되지 않도록 구성된다.
(기입 동작)
도 11을 다시 참조하여, 메모리 셀(MC0＃0)에 대한 기입 동작을 설명한다. 행 디코더(102)는, 메모리 셀(MC0＃0)에 대한 데이터 기입 시에 있어서, 워드선(WL0)을 「H」 레벨로 활성화하고, 그 이외의 워드선(즉 워드선(WL1))을 「L」 레벨로 비활성화한다. 그리고, 판독/기입 회로(108)는, 비트선(BL0 및 BL1)을 입력 데이터(DIO0)에 대응하는 레벨로 구동하고, 비트선(/BL0 및 /BL1)을 각각의 반전 레벨로 구동한다. 이때, 각 서치선 쌍은 모두 「L」 레벨로 설정된다. 또한, 각 매치선은 특별히 레벨을 정하지 않아도 되지만, 바람직하게는 프리차지된 「H」 레벨로 설정된다.
일례로서, 입력 데이터(DIO0)가 "1"인 경우, 판독/기입 회로(108)는, 비트선(BL1)을 「H」 레벨로, 비트선(/BL1)을 「L」 레벨로, 비트선(BL0)을 「L」 레벨로, 비트선(/BL0)을 「H」 레벨로 각각 구동한다.
반도체 장치(1000)는, 이들 동작을 행함으로써, 각 메모리 셀에 입력 데이터를 기입할 수 있다. 또한, 판독 시에 있어서는 비트선이 도시되지 않은 감지 증폭기에 의해 그 전위차가 증폭되어 각 메모리 셀이 유지하는 데이터가 판독된다.
반도체 장치(1000)에 배치되는 메모리 셀에 있어서, 데이터 셀이 접속되는 비트선 쌍과, 마스크 데이터 셀이 접속되는 비트선 쌍은 상이하다. 그 때문에, 임의의 국면에 있어서, 반도체 장치(1000)는, 임의의 메모리 셀을 구성하는 데이터 셀에 대하여 데이터의 기입 또는 판독을 행하고 있는 동안에, 당해 메모리 셀을 구성하는 마스크 데이터 셀에 대하여 데이터의 기입 또는 판독을 행할 수 있다.
(서치 동작)
이어서, 서치 동작에 대해서 설명한다. 상기의 메모리 셀(MC0＃0)의 구성에 의하면, A 포트용 검색 데이터가 "1"(즉, 서치선(SLA0)이 "1"이면서 또한 서치선(/SLA0)이 "0")이며, 메모리 셀(MC0＃0)의 데이터가 "0"(기억 노드(m0)가 "0"이면서 또한 기억 노드(m1)가 "1")인 경우에는, NMOS 트랜지스터(NS0 및 NS1)가 온 상태로 되고, 매치선(MLA0)의 전위가 접지 전위가 된다. A 포트용 검색 데이터가 "0"(즉, 서치선(SLA0)이 "0"이면서 또한 서치선(/SLA0)이 "1")이며, 메모리 셀(MC0＃0)의 데이터가 "1"(기억 노드(m0)가 "1"이면서 또한 기억 노드(m1)가 "0")인 경우에는, NMOS 트랜지스터(NS2 및 NS3)가 온 상태로 되고, 매치선(MLA0)의 전위가 접지 전위가 된다. 즉, A 포트용 검색 데이터와 메모리 셀(MC0＃0)의 데이터가 불일치하는 경우에는, 매치선(MLA0)의 전위는 접지 전위(「L」 레벨)가 된다.
한편, A 포트용 검색 데이터가 "1"이면서 또한 메모리 셀(MC0＃0)의 데이터가 "1" 또는 "*"인 경우, 또는, A 포트용 검색 데이터가 "0"이면서 또한 메모리 셀(MC0＃0)의 데이터가 "0" 또는 "*"인 경우(즉, 양자가 일치하는 경우), 프리차지된 매치선(MLA0)의 전위(「H」 레벨)는 유지된다.
상기한 바와 같이 매치선(MLA0)에 접속된 모든 메모리 셀(메모리 셀(MC0＃0 및 MC1＃0))의 데이터 각각이 대응하는 A 포트용 검색 데이터와 일치하지 않는 한, 매치선(MLA0)에 축적된 전하가 방출된다.
매치선(MLB0)의 거동은, 상기 설명한 매치선(MLA0)의 거동과 동일하기 때문에, 그 설명은 반복하지 않는다.
상기에 의하면, TCAM 장치로서 기능하는 반도체 장치(1000)는, 1 사이클 동안에, A 포트용 검색 데이터 및 B 포트용 검색 데이터를 동시에 검색할 수 있다. 그 때문에, 반도체 장치(1000)는, 검색 대상이 복수인 경우에 있어서, 싱글 포트의 검색 장치(TCAM 장치)에 비해, 2배의 검색 속도를 실현할 수 있다.
뿐만 아니라, 이 반도체 장치(1000)는, 공통되는 메모리 어레이를 사용하여, A 포트용 검색 데이터 및 B 포트용 검색 데이터를 검색한다. 그 때문에, 반도체 장치(1000)는, 장치의 대형화를 억제할 수 있다.
또한, 종래의 TCAM 장치는, 2개의 검색 데이터를 검색하기 위해서, 클럭 신호를 2회 생성할 필요가 있었다. 한편, 이 반도체 장치(1000)는, 2개의 검색 데이터를 검색하는 데 있어서, 클럭 신호를 1회 생성하면 된다. 따라서, 이 반도체 장치(1000)는, 소비 전력을 종래에 비해서 억제할 수 있다.
(메모리 셀의 레이아웃)
이어서, 도 13 내지 15를 사용하여, 일례로서 반도체 장치(1000)에 배치되는 메모리 셀(MC0＃0)의 레이아웃 구성을 적층 방향으로 분할해서 설명한다. 또한, 도 3내지 5의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
도 13은, 반도체 장치(1000)에 배치된 메모리 셀(MC0＃0)의 웰, 확산 영역(DF), 폴리실리콘(PO), 콘택트 홀(CT) 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
도 13에 도시된 바와 같이, 각 트랜지스터의 게이트를 구성하는 폴리실리콘(PO)은 행방향을 따라 연장되고, 메모리 셀을 구성하는 복수의 웰의 각각은 열방향을 따라 연장된다. 따라서, 게이트와 웰은 서로 직교하는 방향으로 연장된다. 또한, 각 웰은, 열방향으로 인접하는 메모리 셀(메모리 셀(MC0＃1))의 대응하는 웰과 연속하도록 형성된다.
일 실시 형태에 따른 메모리 셀(MC0＃0)에서는, 워드선(WL0)이 신장되는 방향(행방향)으로, P형 도전형의 P웰(PW0)과, N형 도전형의 N웰(NW0)과, P웰(PW1)과, N웰(NW1)과, P웰(PW2)이 순서대로 형성된다. N웰(NW1)과, P웰(PW2)이 설치되는 영역에서, 데이터 셀(DC0)을 구성하는 NMOS 트랜지스터(NA2, NA3, ND2, ND3)와, PMOS 트랜지스터(P2, P3)가 배치된다. 보다 상세하게는, PMOS 트랜지스터(P2, P3)는 N웰(NW1)에 배치되고, NMOS 트랜지스터(NA2, NA3, ND2, ND3)는 P웰(PW2)에 배치된다.
PMOS 트랜지스터(P3)는, 1쌍의 P형 확산 영역(FLFL360, FL362)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. P형 확산 영역(FL362)은, 콘택트 홀(CT66)을 통해서 상층의 금속 배선층에 형성되는 전원선(VDD)에 접속된다.
PMOS 트랜지스터(P2)는, 1쌍의 P형 확산 영역(FL362, FL364)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다.
NMOS 트랜지스터(NA3)는, 1쌍의 N형 확산 영역(FL366, FL368)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT84)을 통해서 상층의 금속 배선층에 형성되는 워드선(WL0)에 전기적으로 접속된다. N형 확산 영역(FL366)은, 콘택트 홀(CT74)을 통해서 상층의 금속 배선층에 형성되는 비트선(/BL1)에 전기적으로 접속된다.
NMOS 트랜지스터(ND3)는, 1쌍의 N형 확산 영역(FL368, FL370)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. N형 확산 영역(FL370)은, 콘택트 홀(CT78)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 접속된다.
NMOS 트랜지스터(ND2)는, 1쌍의 N형 확산 영역(FL370, FL372)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. P형 확산 영역(FL360)과, N형 확산 영역(FL368)과, NMOS 트랜지스터(ND2)의 게이트는, 콘택트 홀(CT64, CT76, 72)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 따라서, 이들은 서로 전기적으로 접속된다. P형 확산 영역(FL364)과, PMOS 트랜지스터(P3)의 게이트와, N형 확산 영역(FL372)은, 콘택트 홀(CT68, CT70, 80)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 따라서, 이들은 서로 전기적으로 접속된다.
NMOS 트랜지스터(NA2)는, 1쌍의 N형 확산 영역(FL372, FL374)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT86)을 통해서 상층의 금속 배선층에 형성되는 워드선(WL0)에 전기적으로 접속된다. N형 확산 영역(FL374)은, 콘택트 홀(CT82)을 통해서 상층의 금속 배선층에 형성되는 비트선(BL1)에 전기적으로 접속된다.
NMOS 트랜지스터(NS3)의 게이트, NMOS 트랜지스터(NS7)의 게이트, PMOS 트랜지스터(P3)의 게이트 및 NMOS 트랜지스터(ND3)의 게이트는, 공통되는 폴리실리콘에 의해 형성된다.
PMOS 트랜지스터(P2)의 게이트 및 NMOS 트랜지스터(ND2)의 게이트는, 공통되는 폴리실리콘에 의해 형성된다.
NMOS 트랜지스터(NA0, ND0, ND1, 및 NA1)는 공통되는 N형 확산층에 배치된다. PMOS 트랜지스터(P0 및 P1)는 공통되는 P형 확산층에 배치된다. PMOS 트랜지스터(P3 및 P2)는 공통되는 P형 확산층에 배치된다. NMOS 트랜지스터(NA3, ND3, ND2, 및 NA2)는 공통되는 N형 확산층에 배치된다.
도 13에 도시된 바와 같이, 반도체 장치(1000)를 구성하는 메모리 셀은, 데이터 서치를 위한 NMOS 트랜지스터(NS0 내지 NS7)를, 2개의 N형 확산층(DF)에 배치하는 구성을 채용한다. 일반적으로, TCAM 장치는, 데이터 서치를 위한 트랜지스터를 1개의 확산층(DF)에 배치하는 구성을 채용한다. 그 때문에, 반도체 장치(1000)를 구성하는 메모리 어레이에 있어서, 행방향으로 인접하는 메모리 셀의 물리적인 거리가, 일반적인 TCAM 장치에 비해서 약간 길다. 이에 의해, 반도체 장치(1000)는, 멀티 비트 에러가 일어날 확률을 저감할 수 있다.
도 14는, 반도체 장치(1000)에 배치된 메모리 셀(MC0＃0)의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다. 도 14에서, 제2층 금속 배선(M202 내지 M248)이, 열방향을 따라 배치된다.
PMOS 트랜지스터(P3 및 P2)의 소스를 형성하는 P형 확산 영역(FL362)은, 콘택트 홀(CT66)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V130)을 통해서 전원선(VDD)을 형성하는 제2층 금속 배선(M240)에 접속된다.
NMOS 트랜지스터(NA2)의 소스를 형성하는 N형 확산 영역(FL374)은, 콘택트 홀(CT82)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V132)을 통해서 비트선(BL1)을 형성하는 제2층 금속 배선(M242)에 접속된다.
NMOS 트랜지스터(NA3)의 소스를 형성하는 N형 확산 영역(FL366)은, 콘택트 홀(CT74)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V134)을 통해서 비트선(/BL1)을 형성하는 제2층 금속 배선(M244)에 접속된다.
NMOS 트랜지스터(ND3 및 ND2)의 소스를 형성하는 N형 확산 영역(FL370)은, 콘택트 홀(CT78)을 통해서 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V136)을 통해서 전원선(VSS)을 형성하는 제2층 금속 배선(M246)에 접속된다.
NMOS 트랜지스터(NA3)의 게이트와, NMOS 트랜지스터(NA2)의 게이트는, 콘택트 홀(CT84, CT86)을 각각 통해서, 서로 다른 제1층 금속 배선에 접속된다. 이들 제1층 금속 배선은, 비아 1(V138), 비아 1(V140)을 각각 통해서, 워드선(WL0)을 형성하는 공통의 제2층 금속 배선(M248)에 접속된다.
도 15는, 반도체 장치(1000)에 배치된 메모리 셀(MC0＃0)의 비아 2, 제2층 금속 배선층 및 제3층 금속 배선층의 배치를 나타낸 평면도이다.
제2층 금속 배선(M246)은, 비아 2(V275 및 V280)를 통해서 전원선(VSS)을 형성하는 제3층 금속 배선(M310과 M350)에 접속된다.
제2층 금속 배선(M248)은, 비아 2(V285)를 통해서 워드선(WL0)을 형성하는 제3층 금속 배선(M330)에 접속된다.
이상 설명한 바와 같이 레이아웃을 구성함으로써, 고집적화된 TCAM 메모리 어레이를 제3층 금속 배선층까지 실현할 수 있다. 배선층 수를 억제할 수 있으면, 제조 비용을 억제할 수 있다.
도 16은, 일 실시 형태에 따른 메모리 셀에서의 금속 배선 패턴을 설명하는 도면이다. 도면 중 「F」는, 금속 배선 패턴의 방향을 나타낸다. 일례로서, 도 13 내지 15에서 설명한 메모리 셀(MC0＃0)에서의 금속 배선 패턴의 방향을 「F」라고 규정한다.
이 경우, 메모리 셀(MC0＃0)과 열방향으로 인접하는 메모리 셀(MC0＃1)의 금속 배선 패턴은, 메모리 셀(MC0＃0)의 배선 패턴을 행방향으로 축 대칭으로 한 배선 패턴이 된다.
한편, 메모리 셀(MC0＃0)과 행방향으로 인접하는 메모리 셀(MC1＃0)의 금속 배선 패턴은, 도 16에 도시하는 예에서 메모리 셀(MC0＃0)의 배선 패턴과 동일한 배선 패턴이 도시되어 있다. 또한, 다른 국면에 있어서, 메모리 셀(MC1＃0)의 금속 배선 패턴은, 메모리 셀(MC0＃0)의 배선 패턴을 열방향으로 축 대칭으로 한 배선 패턴이어도 된다.
(변형예)
상기 설명한 TCAM 장치로서의 반도체 장치(1000)에 있어서, 데이터 서치를 위한 트랜지스터는, NMOS 트랜지스터(NS01 내지 NS07)이었다. 이하, 데이터 서치를 위한 트랜지스터로서, PMOS 트랜지스터를 사용하는 TCAM 장치에 대해서 설명한다.
도 17은, 다른 실시 형태에 따른 TCAM 셀로서의 메모리 셀(MC0＃0)의 구성예를 설명하는 회로도이다. 또한, 도 11의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
다른 실시 형태에 따른 논리 연산 셀(LCA0)은, NMOS 트랜지스터(NS0, NS1, NS2, NS3) 대신에 PMOS 트랜지스터(PS0, PS1, PS2, PS3)를 포함한다. 또한, 다른 실시 형태에 따른 논리 연산 셀(LCB0)은, NMOS 트랜지스터(NS4, NS5, NS6, NS7) 대신에 PMOS 트랜지스터(PS4, PS5, PS6, PS7)를 포함한다.
PMOS 트랜지스터(PS0과 PS1)는, 매치선(MLA0)과 전원선(VDD)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLA0)과 기억 노드(m1)가 접속된다. PMOS 트랜지스터(PS2와 PS3)는, 매치선(MLA0)과 전원선(VDD)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLA0)과 기억 노드(m0)가 접속된다.
PMOS 트랜지스터(PS4와 PS5)는, 매치선(MLB0)과 전원선(VDD)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLB0)과 기억 노드(m1)가 접속된다. PMOS 트랜지스터(PS6과 PS7)는, 매치선(MLB0)과 전원선(VDD)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLB0)과 기억 노드(m0)가 접속된다.
반도체 장치(1000)에 배치된 메모리 셀(MC0＃0)의 데이터와, 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)이 유지하는 데이터와의 관계는, 도 12에 나타낸다. 임의의 국면에 있어서, 도 17에 도시하는 메모리 셀(MC0＃0)의 데이터와 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)이 유지하는 데이터와의 관계는, 도 12에 도시되는 관계와 상이하다.
도 18은, 도 17의 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)이 유지하는 데이터와 메모리 셀(MC0＃0)의 데이터와의 대응 관계를 표 형식으로 도시하는 도면이다.
도 18을 참조하여, 데이터 셀(DC0)의 기억 노드(m0)에 "1"이 저장되고, 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 "0"이 저장되어 있을 때, 메모리 셀(MC0＃0)에는 "0"이 저장되어 있는 것으로 한다. 데이터 셀(DC0)의 기억 노드(m0)에 "0"이 저장되고, 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 "1"이 저장되어 있을 때, 메모리 셀(MC0＃0)에는 "1"이 저장되어 있는 것으로 한다. 데이터 셀(DC0)의 기억 노드(m0)에 "1"이 저장되고, 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 "1"이 저장되어 있을 때, 메모리 셀(MC0＃0)에는 "*"(무정의)이 저장되어 있는 것으로 한다. 메모리 셀(MC0＃0)은, 데이터 셀(DC0)의 기억 노드(m0) 및 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 동시에 "0"이 저장되지 않도록 구성된다. 상기한 바와 같이 데이터 서치를 위한 트랜지스터로서 PMOS 트랜지스터를 채용하는 TCAM 셀(메모리 셀(MC0＃0))은, NMOS 트랜지스터를 채용하는 TCAM 셀의 데이터(도 12)와는 역의 형태로 데이터를 유지할 수 있다.
도 19는, 다른 실시 형태에 따른 반도체 장치(1900)의 구성예를 설명하는 블록도이다. 또한, 도 10의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
반도체 장치(1900)에 배치된 메모리 셀(MC0＃0 내지 MC1＃1)은, 도 17에 도시된 바와 같이, 데이터 서치를 위한 트랜지스터로서 PMOS 트랜지스터를 갖는다.
도 7에서 설명한 반도체 장치(700)와 마찬가지로, 반도체 장치(1900)는, 서치 드라이버(104A, 104B, 106A, 106B)의 각 출력 단자 및 프리차지 ＆ 인코드 회로(112A, 112B)의 입력 단자에 인버터(Inv)를 갖는다. 그 결과, 각 서치선의 레벨은, 접속되는 서치 드라이버가 출력한 신호의 반전 레벨의 전위가 된다. 또한, 프리차지 ＆ 인코드 회로(112A, 112B)는, 접속된 각 매치선의 반전 레벨의 신호 입력을 접수한다. 또한, 인버터(Inv)의 작용에 의해, 각 매치선은, 접속되는 프리차지 ＆ 인코드 회로의 출력 신호의 반전 레벨로 프리차지된다. 임의의 국면에 있어서, 각 매치선은, 「L」 레벨로 프리차지된다.
도 17 내지 도 19를 사용하여, 반도체 장치(1900)의 서치 동작에 대해서 설명한다. 메모리 셀(MC0＃0)의 데이터와, 검색 데이터가 일치하는 경우, 매치선의 레벨은 「L」 레벨로 유지된다. 한편, 메모리 셀(MC0＃0)의 데이터와, 검색 데이터가 불일치하는 경우, 매치선의 레벨은 「H」 레벨이 된다.
일례로서, 검색 데이터 신호(S0(A))가 "1"인 경우에 대해서 설명한다. 이 경우, 서치선(SLA0)의 레벨은 인버터(Inv)에 의해 반전된 「L」 레벨이 된다. 그 때문에, 서치선(SLA0)에 접속된 PMOS 트랜지스터(PS0)는 ON 상태가 된다. 상기의 경우, 메모리 셀(MC0＃0)의 데이터가 "0"일 때, 즉, 메모리 셀(MC0＃0)의 데이터와 검색 데이터가 불일치할 때, PMOS 트랜지스터(PS1)가 ON 상태로 되고, 매치선(MLA0)은 「H」 레벨이 된다. 한편, 메모리 셀(MC0＃0)의 데이터가 "1"일 때, 즉, 메모리 셀(MC0＃0)의 데이터와 검색 데이터가 일치할 때, PMOS 트랜지스터(PS1)가 OFF 상태로 되고, 매치선(MLA0)은 프리차지된 「L」 레벨로 유지된다.
상기에 의하면, 프리차지 ＆ 인코드 회로는, 인버터(Inv)의 작용에 의해, 각각의 메모리 셀이 유지하는 데이터와, 대응하는 검색 데이터가 모두 일치하는 경우에는 「H」 레벨의 입력을 접수하고, 어느 하나라도 불일치하는 것이 있는 경우에는 「L」 레벨의 입력을 접수한다. 이것은, 상기 설명한 반도체 장치(1000)에 포함되는 프리차지 ＆ 인코드 회로도 동일하다.
따라서, 반도체 장치(1900)는, 서치 드라이버의 각 출력 단자 및 프리차지 ＆ 인코드 회로의 각 입력 단자에 인버터를 설치하는 것만으로, 데이터 서치를 위한 트랜지스터로서 PMOS 트랜지스터를 갖는 메모리 셀을 사용할 수 있다.
도 20은, 다른 실시 형태에 따른 TCAM 셀로서의 메모리 셀(MC0＃0)의 웰, 확산 영역(DF), 폴리실리콘(PO), 콘택트 홀(CT) 및 제1층 금속 배선의 배치를 나타낸 평면도이다. 또한, 도 8 및 도 13의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
도 20에 도시된 바와 같이, 다른 실시 형태에 따른 MC0＃0의 레이아웃은, 도 8에 도시되는 BCAM 셀의 레이아웃에, 도 13에 도시되는 TCAM 셀의 레이아웃 중, N웰(NW1), P웰(PW2) 및 이들 웰에 배치되는 구성을 더한 구성을 채용할 수 있다. 또한, 도 8에 도시되는 N웰(NW0)과, 도 13에 도시되는 N웰(NW1)은 인접하기 때문에, 도 20에서 1개의 N웰(NW0)로서 표현된다. 또한, 도 13에 도시되는 P웰(PW2)은, 도 20에서의 P웰(PW1)에 대응한다.
반도체 장치(1900)를 구성하는 메모리 셀은, N웰(NW1) 및 P웰(PW2)을 갖지 않기 때문에, 반도체 장치(1000)를 구성하는 메모리 셀에 비해서 웰의 수가 2개 적다. 그 때문에, 반도체 장치(1900)를 구성하는 메모리 셀은, 반도체 장치(1000)를 구성하는 메모리 셀보다도 소형화할 수 있다.
또한, 제2층 금속 배선 및 제3층 금속 배선의 배선 패턴은, 도 14, 15에 도시하는 예와 마찬가지의 배선 패턴에 의해 실현될 수 있기 때문에, 그 설명은 반복하지 않는다.
[실시 형태 3]
실시 형태 2에 도시하는 TCAM 셀을 구성하는 데이터 셀과 마스크 데이터 셀은, 행방향으로 인접하도록 배치되고, 공통되는 워드선에 접속되고, 서로 다른 비트선 쌍에 접속되는 구성이었다. 실시 형태 3에서는, TCAM 셀의 다른 구성에 대해서 설명한다. 보다 구체적으로는, TCAM 셀을 구성하는 데이터 셀과 마스크 데이터 셀은, 열방향으로 인접하도록 배치되고, 공통되는 비트선 쌍에 접속되고, 서로 다른 워드선에 접속된다. 이하, 그 구성에 대해서 구체적으로 설명한다.
도 21은, 일 실시 형태에 따른 반도체 장치(2100)의 구성예를 설명하는 블록도이다. 또한, 도 10의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
반도체 장치(2100)를 구성하는 각 메모리 셀은, 2개의 워드선과, 1조의 비트선 쌍과, 2조의 서치선 쌍과, 2개의 매치선이 접속된다. 예를 들어, 메모리 셀(MC0＃0)은, 워드선(WL0, WL1)과, 비트선 쌍(BL0, /BL0)과, 서치선 쌍(SLA0, /SLA0 및 SLB0, /SLB0)과, 매치선(MLA0, MLB0)에 접속된다.
(메모리 셀의 회로 구성)
도 22는, 반도체 장치(2100)의 메모리 셀(MC0＃0)의 구성예를 설명하는 회로도이다. 도 22를 참조하여, 메모리 셀(MC0＃0)은, 각각이 1비트의 데이터를 유지 가능하게 구성된 데이터 셀(DC0)과, 마스크 데이터 셀(MDC0)을 포함한다. 데이터 셀(DC0)과, 마스크 데이터 셀(MDC0)은, 열방향으로 서로 인접한다.
마스크 데이터 셀(MDC0)은, NMOS 트랜지스터(NA0, NA1, ND0, ND1) 및 PMOS 트랜지스터(P0, P1)를 포함한다.
NMOS 트랜지스터(NA0)는, 기억 노드(m1)와, 비트선(BL0)과의 사이에 접속되고, 게이트에 워드선(WL0)이 접속된다. NMOS 트랜지스터(NA1)는, 기억 노드(/m1)와 비트선(/BL0)과의 사이에 접속되고, 게이트에 워드선(WL0)이 접속된다. PMOS 트랜지스터(P0)는, 전원선(VDD)과 기억 노드(m1)와의 사이에 접속되고, 게이트가 기억 노드(/m1)에 접속된다. NMOS 트랜지스터(ND0)는, 기억 노드(m1)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(/m1)에 접속된다. PMOS 트랜지스터(P1)는, 전원선(VDD)과 기억 노드(/m1)와의 사이에 접속되고, 게이트가 기억 노드(m1)에 접속된다. NMOS 트랜지스터(ND1)는, 기억 노드(/m1)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(m1)에 접속된다.
NMOS 트랜지스터(ND0) 및 PMOS 트랜지스터(P0)는, 인버터를 구성한다. NMOS 트랜지스터(ND1) 및 PMOS 트랜지스터(P1)도, 인버터를 구성한다. 한쪽의 인버터의 출력은, 다른 쪽의 인버터의 입력에 접속된다. NMOS 트랜지스터(ND0 및 ND1)와, PMOS 트랜지스터(P0 및 P1)를 포함하는 플립플롭은, 1비트의 정보를 유지한다.
데이터 셀(DC0)은, NMOS 트랜지스터(NA2, NA3, ND2, ND3) 및 PMOS 트랜지스터(P2, P3)를 포함한다.
NMOS 트랜지스터(NA2)는, 기억 노드(m0)와, 비트선(BL0)과의 사이에 접속되고, 게이트에 워드선(WL1)이 접속된다. NMOS 트랜지스터(NA3)는, 기억 노드(/m0)와 비트선(/BL0)과의 사이에 접속되고, 게이트에 워드선(WL1)이 접속된다. PMOS 트랜지스터(P2)는, 전원선(VDD)과 기억 노드(m0)와의 사이에 접속되고, 게이트가 기억 노드(/m0)에 접속된다. NMOS 트랜지스터(ND2)는, 기억 노드(m0)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(/m0)에 접속된다. PMOS 트랜지스터(P3)는, 전원선(VDD)과 기억 노드(/m0)와의 사이에 접속되고, 게이트가 기억 노드(m0)에 접속된다. NMOS 트랜지스터(ND3)는, 기억 노드(/m0)와 전원선(VSS)과의 사이에 접속되고, 게이트가 기억 노드(m0)에 접속된다.
NMOS 트랜지스터(ND2) 및 PMOS 트랜지스터(P2)는, 인버터를 구성한다. NMOS 트랜지스터(ND3) 및 PMOS 트랜지스터(P3)도, 인버터를 구성한다. 한쪽의 인버터의 출력은, 다른 쪽의 인버터의 입력에 접속된다. NMOS 트랜지스터(ND2 및 ND3)와, PMOS 트랜지스터(P2 및 P3)를 포함하는 플립플롭은, 1비트의 정보를 유지한다.
상기한 바와 같이 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)은, 공통되는 비트선 쌍(BL0, /BL0)에 접속된다. 또한, 데이터 셀(DC0)과 마스크 데이터 셀(MDC0)은, 서로 다른 워드선(WL0, WL1)에 각각 접속된다.
메모리 셀(MC0＃0)은, 데이터 셀(DC0)과 마스크 데이터 셀(MDC0)과의 사이에, 논리 연산 셀(LCA0 및 LCB0)을 갖는다. 논리 연산 셀(LCA0과 LCB0)은, 서로 행방향으로 인접한다.
논리 연산 셀(LCA0)은, 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)이 유지하는 데이터와 A 포트용 검색 데이터에 따른 결과를 매치선(MLA0)에 출력한다. 논리 연산 셀(LCB0)은, 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)이 유지하는 데이터와 B 포트용 검색 데이터에 따른 결과를 매치선(MLA0)에 출력한다.
논리 연산 셀(LCA0)은, NMOS 트랜지스터(NS0 내지 NS3)를 포함한다. 논리 연산 셀(LCB0)은, NMOS 트랜지스터(NS4 내지 NS7)를 포함한다.
NMOS 트랜지스터(NS0과 NS1)는, 매치선(MLA0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLA0)과 기억 노드(m0)가 접속된다. NMOS 트랜지스터(NS2와 NS3)는, 매치선(MLA0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLA0)과 기억 노드(m1)가 접속된다.
NMOS 트랜지스터(NS4와 NS5)는, 매치선(MLB0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLB0)과 기억 노드(m1)가 접속된다. NMOS 트랜지스터(NS6과 NS7)는, 매치선(MLB0)과 전원선(VSS)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLB0)과 기억 노드(m1)가 접속된다.
도 22에 도시하는 메모리 셀(MC0＃0)의 데이터는, 도 12에 도시하는 메모리 셀(MC0＃0)과 동일한 것으로 한다. 즉, 데이터 셀(DC0)의 기억 노드(m0)가 "0"이면서 또한 마스크 데이터 셀(MDC0)의 기억 노드(m1)가 "1"일 때, 메모리 셀(MC0＃0)에는 "0"이 저장되어 있는 것으로 한다. 데이터 셀(DC0)의 기억 노드(m0)가 "1"이면서 또한 마스크 데이터 셀(MDC0)의 기억 노드(m1)가 "0"일 때, 메모리 셀(MC0＃0)에는 "1"이 저장되어 있는 것으로 한다. 데이터 셀(DC0)의 기억 노드(m0)가 "0"이면서 또한 마스크 데이터 셀(MDC0)의 기억 노드(m1)가 "0"일 때, 메모리 셀(MC0＃0)에는 "*"(무정의)가 저장되어 있는 것으로 한다. 메모리 셀(MC0＃0)은, 데이터 셀(DC0)의 기억 노드(m0) 및 마스크 데이터 셀(MDC0)의 기억 노드(m1)에 동시에 "1"이 저장되지 않도록 구성된다.
(기입 동작)
도 22에 도시되는 메모리 셀(MC0＃0)에의 기입 동작을 설명한다. 행 디코더(102)는, 메모리 셀(MC0＃0)에 대한 데이터 기입 시에 있어서, 먼저, 워드선(WL0)을 「H」 레벨로 활성화하고, 그 이외의 워드선(즉 워드선(WL1 내지 WL4))을 「L」 레벨로 비활성화한다. 그리고, 판독/기입 회로(108)는, 비트선(BL0)을 입력 데이터(DIO00)에 대응하는 레벨로 구동하고, 비트선(/BL0)을 그 반전 레벨로 구동한다. 이에 의해, 반도체 장치(2100)는, 데이터 셀(DC0)에 데이터의 기입을 행한다. 판독/기입 회로(108)는, 데이터 셀(DC0)에의 데이터 기입이 종료되면, 비트선 쌍(BL0, /BL0)의 레벨을 「L」 레벨로 한다.
이어서, 행 디코더(102)는, 워드선(WL1)을 「H」 레벨로 활성화하고, 그 이외의 워드선을 「L」 레벨로 비활성화한다. 그리고, 판독/기입 회로(108)는, 비트선(BL0)을 입력 데이터(DIO01)에 대응하는 레벨로 구동하고, 비트선(/BL0)을 그 반전 레벨로 구동한다. 이에 의해, 반도체 장치(2100)는, 마스크 데이터 셀(MDC0)에 데이터의 기입을 행한다. 판독/기입 회로(108)는, 데이터 셀(DC0)에의 데이터 기입이 종료되면, 비트선 쌍(BL0, /BL0)의 레벨을 「L」 레벨로 한다. 반도체 장치(2100)는, 이들 일련의 동작을 2 사이클 동안에 행한다. 또한, 다른 국면에 있어서, 반도체 장치(2100)는, 처음의 1 사이클 동안에 마스크 데이터 셀(MDC0)에의 데이터 기입을 행하고, 다음의 1 사이클 동안에 데이터 셀(DC0)에의 데이터 기입을 행할 수 있다.
(서치 동작)
이어서, 서치 동작에 대해서 설명한다. 상기의 메모리 셀(MC0＃0)의 구성에 의하면, A 포트용 검색 데이터가 "1"(즉, 서치선(SLA0)이 "1"이면서 또한 서치선(/SLA0)이 "0")이며, 메모리 셀(MC0＃0)의 데이터가 "0"(기억 노드(m0)가 "0"이면서 또한 기억 노드(m1)가 "1")인 경우에는, NMOS 트랜지스터(NS0 및 NS1)가 온 상태로 되기 때문에, 프리차지된 매치선(MLA0)의 전위가 접지 전위까지 방출된다. A 포트용 검색 데이터가 "0"(즉, 서치선(SLA0)이 "0"이면서 또한 서치선(/SLA0)이 "1")이며, 메모리 셀(MC0＃0)의 데이터가 "1"(기억 노드(m0)가 "1"이면서 또한 기억 노드(m1)가 "0")인 경우에는, NMOS 트랜지스터(NS2 및 NS3)가 온 상태로 되기 때문에, 프리차지된 매치선(MLA0)의 전위가 접지 전위까지 방출된다. 즉, A 포트용 검색 데이터와 메모리 셀(MC0＃0)의 데이터가 불일치하는 경우에는, 매치선(MLA0)의 전위는 「L」 레벨(접지 전위)이 된다.
한편, A 포트용 검색 데이터가 "1"이면서 또한 메모리 셀(MC0＃0)의 데이터가 "1" 또는 "*"인 경우, 또는, A 포트용 검색 데이터가 "0"이면서 또한 메모리 셀(MC0＃0)의 데이터가 "0" 또는 "*"인 경우(즉, 양자가 일치하는 경우), 프리차지된 매치선(MLA0)의 전위(「H」 레벨)는 유지된다.
상기한 바와 같이 매치선(MLA0)에 접속된 모든 메모리 셀(메모리 셀(MC0＃0 및 MC1＃0))의 데이터가 A 포트용 검색 데이터와 일치하지 않는 한, 매치선(MLA0)에 축적된 전하가 방출된다.
매치선(MLB0)의 거동은, 상기 설명한 매치선(MLA0)의 거동과 동일하기 때문에, 그 설명은 반복하지 않는다.
상기에 의하면, TCAM 장치로서 기능하는 반도체 장치(2100)는, 상기 설명한 반도체 장치(1000)와 마찬가지로, 1 사이클 동안에, A 포트용 검색 데이터 및 B 포트용 검색 데이터를 동시에 검색할 수 있다. 그 때문에, 반도체 장치(2100)는, 검색 대상이 복수인 경우에 있어서, 싱글 포트의 검색 장치(TCAM 장치)에 비해, 2배의 검색 속도를 실현할 수 있다.
뿐만 아니라, 이 반도체 장치(2100)는, 공통되는 메모리 어레이를 사용하여, A 포트용 검색 데이터 및 B 포트용 검색 데이터를 검색한다. 그 때문에, 반도체 장치(2100)는, 장치의 대형화를 억제할 수 있다.
또한, 종래의 TCAM 장치는, 2개의 검색 데이터를 검색하기 위해서, 클럭 신호를 2회 생성할 필요가 있었다. 한편, 이 반도체 장치(2100)는, 2개의 검색 데이터를 검색하는 데 있어서, 클럭 신호를 1회 생성하면 된다. 따라서, 이 반도체 장치(2100)는, 소비 전력을 종래에 비해서 억제할 수 있다.
(메모리 셀의 레이아웃)
이어서, 도 23 내지 25를 사용하여, 일례로서 반도체 장치(2100)에 배치된 메모리 셀(MC0＃0)의 레이아웃 구성을 적층 방향으로 분할해서 설명한다. 또한, 도 13 내지 15의 부호와 동일 부호를 붙이고 있는 부분에 대해서는 동일하기 때문에, 그 부분에 관한 설명은 반복하지 않는다.
도 23은, 반도체 장치(2100)에 배치된 메모리 셀(MC0＃0)의 웰, 확산 영역(DF), 폴리실리콘(PO), 콘택트 홀(CT) 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
일 실시 형태에 따른 메모리 셀(MC0＃0)에서는, 행방향으로, P형 도전형의 P웰(PW0)과, N형 도전형의 N웰(NW0)과, P웰(PW1)이 순서대로 형성된다. P웰(PW0)에는, 데이터 셀(DC0)을 구성하는 NMOS 트랜지스터(NA2, ND2)와, 마스크 데이터 셀(MDC0)을 구성하는 NMOS 트랜지스터(NA0, ND0)가 배치된다. N웰(NW0)에는, 데이터 셀(DC0)을 구성하는 PMOS 트랜지스터(P0, P1)와, 마스크 데이터 셀(MDC0)을 구성하는 PMOS 트랜지스터(P2, P3)가 배치된다. P웰(PW1)에는, 데이터 셀(DC0)을 구성하는 NMOS 트랜지스터(NA3, ND3)와, 마스크 데이터 셀(MDC0)을 구성하는 NMOS 트랜지스터(NA1, ND1)와, 데이터 서치를 위한 NMOS 트랜지스터(NS0 내지 NS7)가 배치된다.
NMOS 트랜지스터(ND2)는, 1쌍의 N형 확산 영역(FL502, FL504)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. N형 확산 영역(FL502)은, 콘택트 홀(CT406)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(NA2)는, 1쌍의 N형 확산 영역(FL504, FL506)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT402)을 통해서 상층의 금속 배선층에 형성되는 워드선(WL1)에 전기적으로 접속된다. N형 확산 영역(FL506)은, 콘택트 홀(CT410)을 통해서 상층의 금속 배선층에 형성되는 비트선(BL0)에 전기적으로 접속된다.
NMOS 트랜지스터(NA0)는, 1쌍의 N형 확산 영역(FL506, FL508)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT404)을 통해서 상층의 금속 배선층에 형성되는 워드선(WL0)에 전기적으로 접속된다.
NMOS 트랜지스터(ND0)는, 1쌍의 N형 확산 영역(FL508, FL510)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. N형 확산 영역(FL510)은, 콘택트 홀(CT414)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(ND2, NA2, NA0, ND0)는, 공통되는 N형 확산층(DF)에 배치된다.
PMOS 트랜지스터(P2)는, 1쌍의 P형 확산 영역(FL512, FL514)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. P형 확산 영역(FL514)과 N형 확산 영역(FL504)은, 콘택트 홀(CT418, CT408)을 각각 통해서 공통의 제1층 금속 배선에 접속된다. 또한, 콘택트 홀(CT418)은, 후술하는 PMOS 트랜지스터(P3)의 게이트에도 설치된다. 따라서, P형 확산 영역(FL514)과 N형 확산 영역(FL504)과 PMOS 트랜지스터(P3)의 게이트는, 서로 전기적으로 접속된다. P형 확산 영역(FL512)은, 콘택트 홀(CT416)을 통해서 상층의 금속 배선층에 형성되는 전원선(VDD)에 전기적으로 접속된다.
PMOS 트랜지스터(P0)는, 1쌍의 P형 확산 영역(FL513, FL515)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. P형 확산 영역(FL513)과 N형 확산 영역(FL508)은, 콘택트 홀(CT420, CT412)을 각각 통해서 공통의 제1층 금속 배선에 접속된다. 또한, 콘택트 홀(CT420)은, 후술하는 PMOS 트랜지스터(P1)의 게이트에도 설치된다. 따라서, P형 확산 영역(FL513)과 N형 확산 영역(FL508)과 PMOS 트랜지스터(P1)의 게이트는, 서로 전기적으로 접속된다. P형 확산 영역(FL515)은, 콘택트 홀(CT422)을 통해서 상층의 금속 배선층에 형성되는 전원선(VDD)에 전기적으로 접속된다.
PMOS 트랜지스터(P3)는, 1쌍의 P형 확산 영역(FL516, FL518)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. P형 확산 영역(FL516)과 PMOS 트랜지스터(P2)의 게이트는, 공통되는 콘택트 홀(CT424)에 의해 전기적으로 접속된다. P형 확산 영역(FL516)과, 후술하는 NMOS 트랜지스터(NA3)의 드레인을 형성하는 N형 확산 영역(FL524)은, 콘택트 홀(CT424, CT432)을 각각 통해서 공통의 제1층 금속 배선에 접속된다. 따라서, P형 확산 영역(FL516)과, PMOS 트랜지스터(P2)의 게이트와, N형 확산 영역(FL524)은, 서로 전기적으로 접속된다. P형 확산 영역(FL518)은, 콘택트 홀(CT426)을 통해서 상층의 금속 배선층에 형성되는 전원선(VDD)에 전기적으로 접속된다.
PMOS 트랜지스터(P1)는, 1쌍의 P형 확산 영역(FL518, FL520)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. P형 확산 영역(FL520)과 PMOS 트랜지스터(P0)의 게이트는, 공통되는 콘택트 홀(CT428)에 의해 전기적으로 접속된다. P형 확산 영역(FL520)과, 후술하는 NMOS 트랜지스터(NA1)의 드레인을 형성하는 N형 확산 영역(FL528)은, 콘택트 홀(CT428, CT436)을 각각 통해서 공통의 제1층 금속 배선에 접속된다. 따라서, P형 확산 영역(FL520)과, PMOS 트랜지스터(P0)의 게이트와, N형 확산 영역(FL528)은, 서로 전기적으로 접속된다. PMOS 트랜지스터(P3 및 P1)는, 공통되는 P형 확산층(DF)에 배치된다.
NMOS 트랜지스터(NA3)은, 1쌍의 N형 확산 영역(FL522, FL524)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT440)을 통해서 상층의 금속 배선층에 형성되는 워드선(WL1)에 전기적으로 접속된다. N형 확산 영역(FL522)은, 콘택트 홀(CT430)을 통해서 상층의 금속 배선층에 형성되는 비트선(/BL0)에 전기적으로 접속된다.
NMOS 트랜지스터(ND3)는, 1쌍의 N형 확산 영역(FL524, FL526)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. N형 확산 영역(FL526)은, 콘택트 홀(CT434)을 통해서 상층의 금속 배선층에 형성되는 전원선(VSS)에 전기적으로 접속된다.
NMOS 트랜지스터(ND1)는, 1쌍의 N형 확산 영역(FL526, FL528)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다.
NMOS 트랜지스터(NA1)는, 1쌍의 N형 확산 영역(FL528, FL530)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 이 게이트는, 콘택트 홀(CT442)을 통해서 상층의 금속 배선층에 형성되는 워드선(WL0)에 전기적으로 접속된다. N형 확산 영역(FL530)은, 콘택트 홀(CT438)을 통해서 상층의 금속 배선층에 형성되는 비트선(/BL0)에 전기적으로 접속된다.
상기한 바와 같이 반도체 장치(2100)를 구성하는 메모리 셀은, N웰(NW1)과 P웰(PW2)을 갖지 않기 때문에, 도 13에서 설명한 반도체 장치(1000)를 구성하는 메모리 셀에 비하여, 웰의 수가 2개 적다. 그 때문에, 반도체 장치(2100)를 구성하는 메모리 셀은, 반도체 장치(1000)를 구성하는 메모리 셀보다도 더욱 소형화될 수 있다.
도 24는, 반도체 장치(2100)에 배치된 메모리 셀(MC0＃0)의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다.
NMOS 트랜지스터(NA2)의 게이트는, 콘택트 홀(CT402), 제1층 금속 배선 및 비아 1(V150)을 통해서, 워드선(WL1)을 형성하는 제2층 금속 배선(M260)에 접속된다.
NMOS 트랜지스터(NA0)의 게이트는, 콘택트 홀(CT404), 제1층 금속 배선 및 비아 1(V152)을 통해서, 워드선(WL0)을 형성하는 제2층 금속 배선(M262)에 접속된다.
NMOS 트랜지스터(ND2)의 소스를 형성하는 N형 확산 영역(FL502) 및 NMOS 트랜지스터(ND0)의 소스를 형성하는 N형 확산 영역(FL510)은, 콘택트 홀(CT406, CT414)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V154) 및 비아 1(V156)을 통해서 전원선(VSS)을 형성하는 제2층 금속 배선(M264)에 접속된다.
NMOS 트랜지스터(NA2 및 NA0)의 소스를 형성하는 N형 확산 영역(FL506)은, 콘택트 홀(CT410), 제1층 금속 배선 및 비아 1(V158)를 통해서 비트선(BL0)을 형성하는 제2층 금속 배선(M266)에 접속된다.
PMOS 트랜지스터(P2)의 소스를 형성하는 P형 확산 영역(FL512)은, 콘택트 홀(CT416), 제1층 금속 배선 및 비아 1(V160)를 통해서 전원선(VDD)을 형성하는 제2층 금속 배선(M268)에 접속된다. PMOS 트랜지스터(P3 및 P1)의 소스를 형성하는 P형 확산 영역(FL518)은, 콘택트 홀(CT426), 제1층 금속 배선 및 비아 1(V161)을 통해서 제2층 금속 배선(M268)에 접속된다. PMOS 트랜지스터(P0)의 소스를 형성하는 P형 확산 영역(FL515)은, 콘택트 홀(CT422), 제1층 금속 배선 및 비아 1(V162)을 통해서 제2층 금속 배선(M268)에 접속된다.
NMOS 트랜지스터(NA3)의 소스를 형성하는 N형 확산 영역(FL522) 및 NMOS 트랜지스터(NA1)의 소스를 형성하는 N형 확산 영역(FL530)은, 콘택트 홀(CT430, CT438)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V164) 및 비아 1(V166)을 통해서 비트선(/BL0)을 형성하는 제2층 금속 배선(M270)에 접속된다.
NMOS 트랜지스터(ND3 및 ND1)의 소스를 형성하는 N형 확산 영역(FL526)은, 콘택트 홀(CT434), 제1층 금속 배선 및 비아 1(V168)을 통해서, 전원선(VSS)을 형성하는 제2층 금속 배선(M272)에 접속된다.
NMOS 트랜지스터(NA3)의 게이트는, 콘택트 홀(CT440), 제1층 금속 배선 및 비아 1(V170)을 통해서, 워드선(WL1)을 형성하는 제2층 금속 배선(M274)에 접속된다.
NMOS 트랜지스터(NA1)의 게이트는, 콘택트 홀(CT442), 제1층 금속 배선 및 비아 1(V172)을 통해서, 워드선(WL0)을 형성하는 제2층 금속 배선(M276)에 접속된다.
도 25는, 반도체 장치(2100)에 배치된 메모리 셀(MC0＃0)의 비아 2, 제2층 금속 배선층 및 제3층 금속 배선층의 배치를 나타낸 평면도이다. 도 25에서, 제3층 금속 배선(M360 내지 M380)이, 행방향을 따라 배치된다.
제2층 금속 배선(M260과 M274)은, 비아 2(V215), 비아 2(V255)를 각각 통해서 워드선(WL1)을 형성하는 공통의 제3층 금속 배선(M360)에 접속된다.
제2층 금속 배선(M222)은, 비아 2(V292)를 통해서 매치선(MLB0)을 형성하는 제3층 금속 배선(M365)에 접속된다.
제2층 금속 배선(M264와 M272와 M218)은, 비아 2(V235), 비아 2(V245), 비아 2(V282)를 각각 통해서 전원 노드를 형성하는 공통의 제3층 금속 배선(M370)에 접속된다.
제2층 금속 배선(M214)은, 비아 2(V272)를 통해서 매치선(MLA0)을 형성하는 제3층 금속 배선(M375)에 접속된다.
제2층 금속 배선(M262와 M276)은, 비아 2(V225), 비아 2(V265)를 각각 통해서 워드선(WL0)을 형성하는 공통의 제3층 금속 배선(M380)에 접속된다.
또한, 메모리 셀(MC0＃0)과 행방향으로 인접하는 메모리 셀(MC1＃0)의 내부의 금속 배선의 배선 패턴은, 메모리 셀(MC0＃0)의 배선 패턴을 열방향으로 축 대칭한 배선 패턴과 동일하기 때문에, 그 설명은 반복하지 않는다. 또한, 메모리 셀(MC0＃0)과 열방향으로 인접하는 메모리 셀(MC0＃1)의 내부의 금속 배선의 배선 패턴은, 메모리 셀(MC0＃0)의 배선 패턴을 행방향으로 축 대칭한 배선 패턴과 동일해도 되고, 메모리 셀(MC0＃0)의 배선 패턴과 동일해도 된다.
이상 설명한 바와 같이 레이아웃을 구성함으로써, 고집적화된 CAM 메모리 어레이를 제3층 금속 배선층까지 실현할 수 있다. 배선층 수를 억제할 수 있으면, 제조 비용을 억제할 수 있다.
(변형예)
상기의 실시 형태에서, 데이터 서치를 위한 트랜지스터는 NMOS 트랜지스터(NS01 내지 NS07)이었다. 다른 실시 형태에서, 반도체 장치는, 데이터 서치를 위한 트랜지스터로서, PMOS 트랜지스터를 채용한다.
도 26은, 실시 형태 3의 변형예에 따른 메모리 셀(MC0＃0)의 구성예를 설명하는 회로도이다. 또한, 도 26에 도시되는 요소 중 도 22에서 설명한 요소에는 동일한 부호를 부여하고 있다. 그 때문에, 그 요소에 관한 설명은 반복하지 않는다.
변형예에 따른 논리 연산 셀(LCA0)은, NMOS 트랜지스터(NS0, NS1, NS2, NS3) 대신에 PMOS 트랜지스터(PS0, PS1, PS2, PS3)를 갖는다. 또한, 변형예에 따른 논리 연산 셀(LCB0)은, NMOS 트랜지스터(NS4, NS5, NS6, NS7) 대신에 PMOS 트랜지스터(PS4, PS5, PS6, PS7)를 갖는다.
PMOS 트랜지스터(PS0과 PS1)는, 매치선(MLA0)과 전원선(VDD)과의 사이에 직렬로 접속된다. PMOS 트랜지스터(PS0)의 게이트는 서치선(SLA0)에 접속된다. PMOS 트랜지스터(PS1)의 게이트는 기억 노드(m1)에 접속된다.
PMOS 트랜지스터(PS2와 PS3)는, 매치선(MLA0)과 전원선(VDD)과의 사이에 직렬로 접속된다. PMOS 트랜지스터(PS2)의 게이트는 서치선(/SLA0)에 접속된다. PMOS 트랜지스터(PS3)의 게이트는 기억 노드(m0)에 접속된다.
PMOS 트랜지스터(PS4와 PS5)는, 매치선(MLB0)과 전원선(VDD)과의 사이에 직렬로 접속된다. PMOS 트랜지스터(PS4)의 게이트는 서치선(SLB0)에 접속된다. PMOS 트랜지스터(PS5)의 게이트는 기억 노드(m1)에 접속된다.
PMOS 트랜지스터(PS6과 PS7)는, 매치선(MLB0)과 전원선(VDD)과의 사이에 직렬로 접속된다. PMOS 트랜지스터(PS6)의 게이트는 서치선(/SLB0)에 접속된다. PMOS 트랜지스터(PS7)의 게이트는 기억 노드(m0)에 접속된다.
변형예에 따른 메모리 셀(MC0＃0)의 데이터는, 도 18에 도시되는 메모리 셀(MC0＃0)의 데이터와 동일한 것으로 한다.
도 27은, 실시 형태 3의 변형예에 따른 반도체 장치(2700)의 구성예를 설명하는 블록도이다. 또한, 도 27에 도시되는 요소 중 도 21에서 설명한 요소에는 동일한 부호를 부여하고 있다. 그 때문에, 그 요소에 관한 설명은 반복하지 않는다.
반도체 장치(2700)에 배치된 메모리 셀(MC0＃0 내지 MC1＃1)은, 도 26에 도시된 바와 같이, 데이터 서치를 위한 트랜지스터로서 PMOS 트랜지스터를 갖는다.
반도체 장치(2700)는, 서치 드라이버(104A, 104B, 106A, 106B)의 각 출력 단자 및 프리차지 ＆ 인코드 회로(112A, 112B)의 입력 단자에 인버터(Inv)를 갖는다. 그 결과, 각 서치선의 레벨은, 접속되는 서치 드라이버가 출력한 신호의 반전 레벨의 전위가 된다. 또한, 프리차지 ＆ 인코드 회로(112A, 112B)는, 접속된 각 매치선의 반전 레벨의 신호 입력을 접수한다. 또한, 인버터(Inv)의 작용에 의해, 각 매치선은, 접속되는 프리차지 ＆ 인코드 회로의 출력 신호의 반전 레벨로 프리차지된다. 임의의 국면에 있어서, 각 매치선은, 「L」 레벨로 프리차지된다.
도 26 및 도 27을 사용하여, 반도체 장치(2700)의 서치 동작에 대해서 설명한다. 메모리 셀(MC0＃0)의 데이터와, 검색 데이터가 일치하는 경우, 매치선의 레벨은 「L」 레벨로 유지된다. 한편, 메모리 셀(MC0＃0)의 데이터와, 검색 데이터가 불일치하는 경우, 매치선의 레벨은 「H」 레벨이 된다.
일례로서, 검색 데이터 신호(S0(A))가 "1"인 경우에 대해서 설명한다. 이 경우, 서치선(SLA0)의 레벨은 인버터(Inv)에 의해 반전된 「L」 레벨이 된다. 그 때문에, 서치선(SLA0)에 접속된 PMOS 트랜지스터(PS0)는 ON 상태가 된다. 상기의 경우, 메모리 셀(MC0＃0)의 데이터가 "0"일 때, 즉, 메모리 셀(MC0＃0)의 데이터와 검색 데이터가 불일치할 때, PMOS 트랜지스터(PS1)가 ON 상태로 되고, 매치선(MLA0)은 「H」 레벨이 된다. 한편, 메모리 셀(MC0＃0)의 데이터가 "1"일 때, 즉, 메모리 셀(MC0＃0)의 데이터와 검색 데이터가 일치할 때, PMOS 트랜지스터(PS1)가 OFF 상태로 되고, 매치선(MLA0)은 프리차지된 「L」 레벨로 유지된다.
상기에 의하면, 프리차지 ＆ 인코드 회로는, 인버터(Inv)의 작용에 의해, 각각의 메모리 셀이 유지하는 데이터와, 대응하는 검색 데이터가 모두 일치하는 경우에는 「H」 레벨의 입력을 접수하고, 어느 하나라도 불일치하는 것이 있는 경우에는 「L」 레벨의 입력을 접수한다.
도 28은, 실시 형태 3의 변형예에 따른 메모리 셀(MC0＃0)의 웰, 확산 영역(DF), 폴리실리콘(PO), 콘택트 홀(CT) 및 제1층 금속 배선의 배치를 나타낸 평면도이다.
도 28에 도시되는 메모리 셀(MC0＃0)의 웰 구성은, N웰(NW1)을 더 갖는 점에서, 도 23에 도시되는 메모리 셀(MC0＃0)의 웰 구성과 상이하다. 도 28에 도시되는 레이아웃은, 도 23에 도시되는 레이아웃 중, 데이터 서치를 위한 NMOS 트랜지스터(NS0 내지 NS7)에 관한 레이아웃을, 도 8에 도시되는 데이터 서치를 위한 PMOS 트랜지스터(PS0 내지 PS7)에 관한 레이아웃으로 치환한 것이다. 그 때문에, 도 28에 도시되는 메모리 셀(MC0＃0)의 상세는 반복 설명하지 않는다.
도 29는, 반도체 장치(2700)에 배치된 메모리 셀(MC0＃0)의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다. 도 29에 도시되는 레이아웃은, 도 24에 도시되는 레이아웃과 대략 동일하다. 그 때문에, 서로 다른 점에 대해서만 설명한다.
PMOS 트랜지스터(PS2)의 소스를 형성하는 P형 확산 영역(FL340)과, PMOS 트랜지스터(PS6)의 소스를 형성하는 P형 확산 영역(FL350)은, 콘택트 홀(CT48, CT54)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V121)을 통해서 전원선(VDD)을 형성하는 제2층 금속 배선(M910)에 접속된다.
PMOS 트랜지스터(PS2)의 소스를 형성하는 P형 확산 영역(FL348)과, PMOS 트랜지스터(PS6)의 소스를 형성하는 P형 확산 영역(FL358)은, 콘택트 홀(CT52, CT58)을 각각 통해서 공통되는 제1층 금속 배선에 접속된다. 이 제1층 금속 배선은, 비아 1(V123)을 통해서 전원선(VDD)을 형성하는 제2층 금속 배선(M910)에 접속된다.
도 30은, 반도체 장치(2700)에 배치된 메모리 셀(MC0＃0)의 비아 2, 제2층 금속 배선층 및 제3층 금속 배선층의 배치를 나타낸 평면도이다. 도 30에 도시되는 레이아웃은, 제3층 금속 배선(M370)에 비아 2(V282)가 설치되어 있지 않은 점을 제외하고, 도 25에 도시되는 레이아웃과 동일하다.
데이터 서치를 위한 트랜지스터로서 PMOS 트랜지스터를 사용하는 반도체 장치(2700)도, A 포트용 검색 데이터 및 B 포트용 검색 데이터를 동시에 검색할 수 있다.
[실시 형태 4]
상기의 실시 형태에서, 각 트랜지스터는 평면형(플래너형) 트랜지스터이며, 채널에 대하여 단일한 게이트를 갖는 구조이다. 본 실시 형태에 따른 반도체 장치는, 채널에 대하여 복수의 게이트를 갖는 멀티 게이트 트랜지스터를 채용한다.
(트랜지스터의 구조)
도 31a 내지 도 31c는, 트랜지스터의 구조를 도시하는 도면이다. 도 31a는, 플래너형 전계 효과 트랜지스터(이하, 「플래너 FET」라고도 함)의 구조의 일례를 나타낸다. 도 31b는, 핀형 전계 효과 트랜지스터(이하, 「FinFET(Field effect transistor)」라고도 함)의 구조의 일례를 나타낸다. 도 31c는, GAA(Gate All Around)형 전계 효과 트랜지스터(이하, 「GAAFET」라고도 함)의 구조의 일례를 나타낸다.
도 31a를 참조하여, 플래너 FET에 있어서, 소스, 채널 및 드레인이 동일 평면상에 형성되어 있다. 또한, 플래너 FET의 게이트는, 게이트 절연막을 개재해서 채널 상에 형성된다. 즉, 게이트는 채널의 한 면을 덮도록 형성된다.
도 31b에 도시되는 FinFET의 채널은, 플래너 FET의 채널에 비해, 실리콘 기판으로부터 돌출되어 있다. 또한, FinFET의 게이트는, 돌출된 채널의 측면 및 상면을 덮도록 형성된다.
도 31c에 도시되는 GAAFET의 채널에는, 결정 성장에 의해 얻어지는 나노와이어가 사용되고 있다. 또한, GAAFET의 게이트는, 채널(나노와이어)의 축 둘레를 완전히 덮도록 구성된다.
도 31a에 도시되는 플래너 FET에 있어서, 채널은 평면이므로, 게이트는 일 방향으로밖에 채널에 면하고 있지 않다. 이 경우, 공핍층이 채널의 한 면에밖에 형성되지 않아, 누설 전류가 커진다.
한편, 도 31b 또는 도 31c에 도시되는 트랜지스터에 있어서, 게이트는 복수의 방향에서 채널에 면한다. 이에 의해 채널의 전류 구동 능력이 올라간다. 또한, 채널은 대략 공핍화된다. 그 결과, 이들 트랜지스터는 누설 전류를 저감시킬 수 있다. 그래서, 실시 형태 4에 따른 반도체 장치는, 이들 멀티 게이트 트랜지스터를 채용한다. 또한, 이 반도체 장치의 개략 구성은 도 21에 도시되는 개략 구성과 동일하다.
(FinFET를 사용한 듀얼 포트 TCAM의 레이아웃)
이하, 일례로서 도 22에 도시되는 메모리 셀(MC0＃0)을 구성하는 트랜지스터로서 FinFET를 사용하는 경우에 대해서 설명한다.
도 32는, 실시 형태 4에 따른 메모리 셀(MC0＃0)의 웰, 확산 영역(DF), 폴리실리콘(PO) 및 로컬 배선(LIC: Local Inter Connect)의 배치를 나타낸 평면도이다. 도 32에 도시되는 메모리 셀(MC0＃0)의 레이아웃은, FinFET의 핀에 상당하는 확산층(DF)이 설치되어 있는 점, 및 로컬 배선이 설치되는 점에서, 도 23에 도시되는 메모리 셀(MC0＃0)의 레이아웃과 상이하다. 그 때문에, 이들 점에 대해서 설명한다.
실시 형태 4에 따른 메모리 셀(MC0＃0)에서는, 행방향으로, P형 도전형의 P웰(PW0)과, N형 도전형의 N웰(NW0)과, P웰(PW1)이 순서대로 형성된다.
각 웰에는, FinFET의 핀에 상당하는 확산층(DF)이 형성되어 있다. 보다 구체적으로는, P웰(PW0)에는, 데이터 셀(DC0)을 구성하는 NMOS 트랜지스터(NA2, ND2) 및 마스크 데이터 셀(MDC0)을 구성하는 NMOS 트랜지스터(NA0, ND0)의 소스, 드레인에 대응하는 확산층(DF)이 2개 형성되어 있다.
N웰(NW0)에는, 데이터 셀(DC0)을 구성하는 PMOS 트랜지스터(P0, P1)에 대응하는 확산층(DF)과, 마스크 데이터 셀(MDC0)을 구성하는 PMOS 트랜지스터(P2, P3)에 대응하는 확산층(DF)이 1개씩 형성되어 있다.
예를 들어, NMOS 트랜지스터(ND2)는, 1쌍의 N형 확산 영역(FL702, FL704)을 포함하는 소스 및 드레인과, 이들 사이에 배치된 폴리실리콘의 게이트를 갖는다. 각 N형 확산 영역(FL702, FL704)은, 공통되는 2개의 확산층(DF)을 포함한다. 즉, NMOS 트랜지스터(ND2)의 소스 및 드레인은, 2개의 확산층(DF)을 포함한다.
P웰(PW1)에는, 데이터 셀(DC0)을 구성하는 NMOS 트랜지스터(NA3, ND3) 및 마스크 데이터 셀(MDC0)을 구성하는 NMOS 트랜지스터(NA1, ND1)에 대응하는 확산층(DF)과, 데이터 서치를 위한 NMOS 트랜지스터(NS0 내지 NS3)에 대응하는 확산층(DF)과, NMOS 트랜지스터(NS4 내지 NS7)에 대응하는 확산층(DF)이 2개씩 형성되어 있다.
트랜지스터당 핀(확산층)의 수가 많아짐에 따라서, 트랜지스터의 전류 구동 능력이 향상된다. 도 32에 도시되는 예에서, PMOS 트랜지스터(P0 내지 P3)에 대응하는 핀의 수는 1개, 다른 NMOS 트랜지스터에 대응하는 핀의 수는 2개이지만, 트랜지스터당 핀수는 이것에 한정되지 않는다. 예를 들어, 트랜지스터당 핀수가 3개 이상으로 설정되어도 된다.
도 32에 도시되는 각 트랜지스터를 구성하는 확산 영역(소스, 드레인)과 게이트와의 관계는, 확산층(DF)이 FinFET의 핀에 상당하는 것을 제외하고, 도 23에 도시되는 각 트랜지스터를 구성하는 확산 영역과 게이트와의 관계와 동일하다.
이어서, 로컬 배선의 배치에 대해서 설명한다. 로컬 배선은, 예를 들어 텅스텐 등의 단체 금속을 포함하고, 트랜지스터의 소스, 드레인 또는 게이트와 오믹 접촉하도록 배치된다. 즉, 로컬 배선은, 소스 전극, 드레인 전극 또는 게이트 전극으로서 기능한다.
도 32에 도시되는 로컬 배선은, 도 23에 도시되는 각 콘택트 홀 및 제1층 금속 배선 대신에 배치되어 있다. N형 확산 영역(FL702(을 구성하는 2개의 확산층(DF), FL706, FL710, FL712, FL718, FL722, FL740, FL750) 및 NMOS 트랜지스터(NA0 내지 NA3, NS0, NS2, NS4, NS6)의 각 게이트에 접속되는 로컬 배선은, 도 23에 도시되는 1개의 콘택트 홀과 1개의 제1층 금속 배선 대신에 배치된다. 또한, N형 확산 영역(FL736, FL744, FL746 및 FL754)에는, 각각에 독립해서 로컬 배선이 배치되어 있다. 이들 로컬 배선은, 비아 0을 통해서 각각 상층의 제1층 금속 배선에 접속된다. 예를 들어, N형 확산 영역(FL702)에 접속되는 로컬 배선은, 비아 0(V006)을 통해서 상층의 제1층 금속 배선에 접속된다. 또한, N형 확산 영역(FL738, FL742, FL748, FL752)에는, 2개의 핀(확산층(DF))을 등전위로 하기 위한 로컬 배선이 독립해서 배치되어 있다.
PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(ND3, NS3, NS7)의 게이트를 구성하는 폴리실리콘과, N형 확산 영역(FL704)을 접속하는 로컬 배선은, 2개의 콘택트 홀(CT408, CT418)과 1개의 제1층 금속 배선 대신에 배치된다. 마찬가지로, PMOS 트랜지스터(P1)의 게이트와 N형 확산 영역(FL708)을 접속하는 로컬 배선, PMOS 트랜지스터(P2)의 게이트와 N형 확산 영역(FL728)을 접속하는 로컬 배선, 및 PMOS 트랜지스터(P0)의 게이트와 N형 확산 영역(FL732)을 접속하는 로컬 배선도, 2개의 콘택트 홀과 1개의 제1층 금속 배선 대신에 배치된다. 이들 로컬 배선은, 상층의 제1층 금속 배선에 접속되지 않고, 간단히 NMOS 트랜지스터의 드레인과 PMOS 트랜지스터의 게이트를 접속하기 위해 배치되어 있다.
도 33은, 실시 형태 4에 따른 메모리 셀(MC0＃0)의 비아 0, 로컬 배선 및 제1층 금속 배선층의 배치를 나타낸 평면도이다. 도 33에 도시되는 제1층 금속 배선의 레이아웃은, 도 24에 도시되는 제2층 금속 배선의 레이아웃과 대략 동일하다.
구체적으로는, 도 33에 도시되는 제1층 금속 배선(M660, M662, M664, M666, M668, M670, M672, M674, M676, M612, M616, M618, M620, M624)은, 도 24에 도시되는 제2층 금속 배선(M260, M262, M264, M266, M268, M270, M272, M274, M276, M212, M216, M218, M220, M224)에 각각 대응한다. 제1층 금속 배선(M618)은, 더미 배선으로서 기능한다. 다른 실시 형태에서, 제1층 금속 배선(M618)은, 배치되지 않아도 된다.
NMOS 트랜지스터(NS2)의 소스를 형성하는 N형 확산 영역(FL736)은, 로컬 배선, 비아 0(V030)을 통해서, 전원선(VSS)을 형성하는 제1 금속 배선(M682)에 접속된다.
NMOS 트랜지스터(NS3 및 NS1)의 소스를 형성하는 N형 확산 영역(FL740)은, 로컬 배선, 비아 0(V032)을 통해서, 매치선(MLA0)을 형성하는 제1 금속 배선(M684)에 접속된다.
NMOS 트랜지스터(NS0)의 소스를 형성하는 N형 확산 영역(FL744)은, 로컬 배선, 비아 0(V034)을 통해서, 전원선(VSS)을 형성하는 제1 금속 배선(M686)에 접속된다.
NMOS 트랜지스터(NS6)의 소스를 형성하는 N형 확산 영역(FL746)은, 로컬 배선, 비아 0(V040)을 통해서, 전원선(VSS)을 형성하는 제1 금속 배선(M688)에 접속된다.
NMOS 트랜지스터(NS7 및 NS5)의 소스를 형성하는 N형 확산 영역(FL750)은, 로컬 배선, 비아 0(V042)을 통해서, 매치선(MLB0)을 형성하는 제1 금속 배선(M692)에 접속된다.
NMOS 트랜지스터(NS4)의 소스를 형성하는 N형 확산 영역(FL754)은, 로컬 배선, 비아 0(V044)을 통해서 전원선(VSS)을 형성하는 제1 금속 배선(M694)에 접속된다.
도 34는, 실시 형태 4에 따른 메모리 셀(MC0＃0)의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다. 도 34에서, 제2층 금속 배선(M710 내지 M760)이, 행방향을 따라 배치된다.
제1층 금속 배선(M664, M672, M682, M688)은, 비아 1(V177, V179, V183, V186)을 각각 통해서 전원선(VSS)을 형성하는 제2층 금속 배선(M710)에 접속된다.
제1층 금속 배선(M660, M674)은, 비아 1(V175, V181)을 각각 통해서 워드선(WL1)을 형성하는 제2층 금속 배선(M720)에 접속된다.
제1층 금속 배선(M692)은, 비아 1(V187)을 통해서 매치선(MLB0)을 형성하는 제2층 금속 배선(M730)에 접속된다.
제1층 금속 배선(M684)은, 비아 1(V184)을 통해서 매치선(MLA0)을 형성하는 제2층 금속 배선(M740)에 접속된다.
제1층 금속 배선(M662, M676)은, 비아 1(V176, V182)을 각각 통해서 워드선(WL0)을 형성하는 제2층 금속 배선(M750)에 접속된다.
제1층 금속 배선(M664, M672, M686, M694)은, 비아 1(V178, V180, V185, V188)을 각각 통해서 전원선(VSS)을 형성하는 제2층 금속 배선(M760)에 접속된다.
이상 설명한 바와 같이 실시 형태 4에 따른 반도체 장치는 로컬 배선을 사용함으로써, 금속 배선층의 수를 저감시킬 수 있다. 구체적으로는, 이 반도체 장치는, 도 23에서 설명한 제1층 금속 배선에 상당하는 레이어를 생략할 수 있다. 즉, 실시 형태 4에 따른 반도체 장치는, 반도체 장치(2100)에 비해 보다 소형화를 실현할 수 있다.
[실시 형태 5]
도 32 내지 도 34에 도시된 바와 같이, 실시 형태 4에 따른 메모리 셀(MC0＃0)은, 데이터 서치를 위한 NMOS 트랜지스터에 접속되는 전원선(VSS)과, 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)을 구성하는 트랜지스터에 접속되는 전원선(VSS)이 공통되어 있다. 이러한 경우, 데이터 서치를 위한 NMOS 트랜지스터의 누설 전류는, 데이터를 서치(검색)하고 있을 때도 서치하고 있지 않을 때도, 소정량 존재한다.
실시 형태 5에 따른 반도체 장치는, 상기의 과제를 해결할 수 있다. 이하, 실시 형태 5에 따른 반도체 장치의 구체적인 구성에 대해서 설명한다.
도 35는, 실시 형태 5에 따른 반도체 장치의 메모리 셀(MC0＃0)의 구성예를 설명하는 회로도이다. 또한, 도 35에 도시되는 메모리 셀(MC0＃0)의 구성은, 도 22에 도시되는 메모리 셀(MC0＃0)의 구성과 대략 동일하다. 그 때문에, 상이한 부분에 대해서만 설명한다.
NMOS 트랜지스터(NS0과 NS1)는, 매치선(MLA0)과 전원선(VSSA0)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLA0)과 기억 노드(m1)가 접속된다. NMOS 트랜지스터(NS2와 NS3)는, 매치선(MLA0)과 전원선(VSSA0)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLA0)과 기억 노드(m0)가 접속된다.
NMOS 트랜지스터(NS4와 NS5)는, 매치선(MLB0)과 전원선(VSSB0)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(SLB0)과 기억 노드(m1)가 접속된다. NMOS 트랜지스터(NS6과 NS7)는, 매치선(MLB0)과 전원선(VSSB0)과의 사이에 직렬로 접속되고, 게이트에 각각 서치선(/SLB0)과 기억 노드(m0)가 접속된다.
상기한 바와 같이 데이터 서치를 위한 트랜지스터에 접속되는 전원선(VSSA0, VSSB0)과, 데이터 셀(DC0) 및 마스크 데이터 셀(MDC0)을 구성하는 트랜지스터에 접속되는 전원선(VSS)은 서로 전기적으로 독립하고 있다.
도 35에 도시되는 메모리 셀(MC0＃0)의 기입 동작은, 도 22에서 설명한 메모리 셀(MC0＃0)의 기입 동작과 동일하다.
(서치 동작)
도 36은, 실시 형태 5에 따른 반도체 장치(3600)를 구성하는 각 메모리 셀에서의 금속 배선 패턴을 설명하는 도면이다. 도면 중 「F」는, 금속 배선 패턴의 방향을 나타낸다. 도 36에 도시되는 예에서, 메모리 셀(MC0＃0, MC0＃1, MC1＃0, MC1＃1)은, 동일한 배선 패턴으로 설정된다.
메모리 셀(MC0＃0) 및 메모리 셀(MC0＃1)은, 전원선(VSS, VSSA0, VSSB0)을 각각 공유한다. 또한, 전원선(VSS)과 전원선(VSSA0)을 접속하는 스위치(SWA0)가, 전원선(VSS)과 전원선(VSSB0)을 접속하는 스위치(SWB0)가 각각 배치된다.
메모리 셀(MC1＃0) 및 메모리 셀(MC1＃1)은, 전원선(VSS, VSSA1, VSSB1)을 각각 공유한다. 또한, 전원선(VSS)과 전원선(VSSA1)을 접속하는 스위치(SWA1)가, 전원선(VSS)과 전원선(VSSB1)을 접속하는 스위치(SWB1)가 각각 배치된다.
반도체 장치(3600)의 개략 구성은, 도 21에 도시되는 개략 구성과 동일하다. 일례로서, 스위치(SWA0 내지 SWB1)는, 서치 드라이버(104A 내지 106B)에 각각 접속된다. 또한, 서치 드라이버(104A 내지 106B)는, 자신에 접속되는 스위치에 대하여 온/오프를 제어하는 제어 신호를 출력한다. 예를 들어, 서치 드라이버(104A)는, 스위치(SWA0)의 온/오프를 제어하는 제어 신호(PGA0)를 출력한다.
서치 드라이버(104A)는, A 포트의 데이터 서치 시, 즉, A 포트용 검색 데이터 신호(S0(A))가 입력되면, 스위치(SWA0)를 온으로 하는 제어 신호(PGA0)를 출력한다. 한편, 서치 드라이버(104A)는, 데이터 서치가 종료되면(즉, 데이터 비서치 시에) 스위치(SWA0)를 오프로 하는 제어 신호(PGA0)를 출력한다. 다른 서치 드라이버(104B 내지 106B)도 서치 드라이버(104A)와 마찬가지로, 데이터 서치 시에 대응하는 스위치를 온으로 설정하고, 데이터 비서치 시에 대응하는 스위치를 오프로 설정한다.
상기에 의하면, 반도체 장치(3600)는, 데이터 비서치 시에 있어서 데이터 유지용 트랜지스터에 접속되는 전원선(VSS)과, 데이터 서치용 트랜지스터에 접속되는 전원선을 전기적으로 차단할 수 있다. 그 결과, 반도체 장치(3600)는, 데이터 비서치 시에 있어서의 데이터 서치용 트랜지스터에서의 누설 전류를 억제할 수 있다.
또한, 상기의 예에서 반도체 장치(3600)는, 메모리 어레이에 있어서 각 열마다 스위치를 배치하도록 구성되어 있지만, 다른 실시 형태에서, 메모리 어레이마다 스위치를 배치하도록 구성되어도 된다. 이 경우, 각 열마다 배치되는 A 포트용 전원선(VSSA0 및 VSSA1)은 전기적으로 접속된다. 또한, B 포트용 전원선(VSSB0 및 VSSB1)도 전기적으로 접속된다. 이에 의해, 다른 실시 형태에 따른 반도체 장치(3600)는, 스위치 소자의 수를 저감시킬 수 있다.
(메모리 셀의 레이아웃)
이어서, 도 37 내지 도 41을 사용하여, 반도체 장치(3600)를 구성하는 메모리 셀(MC0＃0)의 레이아웃을 적층 방향으로 분할해서 설명한다.
도 37은, 실시 형태 5에 따른 메모리 셀(MC0＃0)의 웰, 확산 영역(DF), 폴리실리콘(PO) 및 로컬 배선의 배치를 나타낸 평면도이다. 도 37에 도시되는 레이아웃은, 도 32에 도시되는 레이아웃과 동일하다. 단, 데이터 서치용 트랜지스터에 접속되는 로컬 배선은, 전원선(VSS)과는 독립해서 배치되는 전원선에 접속된다.
구체적으로는, NMOS 트랜지스터(NS2)의 소스를 형성하는 N형 확산 영역(FL736)은, 전원선(VSSA0)으로서 기능하는 로컬 배선에 접속된다. NMOS 트랜지스터(NS0)의 소스를 형성하는 N형 확산 영역(FL744)은, 전원선(VSSA0)으로서 기능하는 로컬 배선에 접속된다. NMOS 트랜지스터(NS6)의 소스를 형성하는 N형 확산 영역(FL746)은, 전원선(VSSB0)으로서 기능하는 로컬 배선에 접속된다. NMOS 트랜지스터(NS4)의 소스를 형성하는 N형 확산 영역(FL754)은, 전원선(VSSB0)으로서 기능하는 로컬 배선에 접속된다.
도 38은, 실시 형태 5에 따른 메모리 셀(MC0＃0)의 비아 0, 로컬 배선 및 제1층 금속 배선층의 배치를 나타낸 평면도이다. 도 38에 도시되는 레이아웃은, 도 33에 도시되는 레이아웃과 동일하다.
단, 제1층 금속 배선(M682 및 M686)은, 전원선(VSS)으로서가 아니라 전원선(VSSA0)으로서 기능한다. 또한, 제1층 금속 배선(M688 및 M694)은, 전원선(VSS)으로서가 아니라 전원선(VSSB0)으로서 기능한다.
도 39는, 실시 형태 5에 따른 메모리 셀(MC0＃0)의 비아 1, 제1층 금속 배선층 및 제2층 금속 배선층의 배치를 나타낸 평면도이다. 도 39에 도시되는 레이아웃은, 도 34에 도시되는 레이아웃과 대략 동일하다. 그 때문에, 서로 다른 점에 대해서만 설명한다.
제2층 금속 배선(M710) 대신에, 제2층 금속 배선(M715, M725 및 M735)이 배치된다. 또한, 제2층 금속 배선(M760) 대신에, 제2층 금속 배선(M745, M755 및 M765)이 배치된다.
제1층 금속 배선(M664, M672)은, 비아 1(V177, V179)을 각각 통해서 전원선(VSS)을 형성하는 제2층 금속 배선(M715)에 접속된다.
제1층 금속 배선(M682)은, 비아 1(V183)을 통해서 전원선(VSSA0)을 형성하는 제2층 금속 배선(M725)에 접속된다.
제1층 금속 배선(M688)은, 비아 1(V186)을 통해서 전원선(VSSB0)을 형성하는 제2층 금속 배선(M735)에 접속된다.
제1층 금속 배선(M664, M672)은, 비아 1(V178, V180)을 각각 통해서 전원선(VSS)을 형성하는 제2층 금속 배선(M745)에 접속된다.
제1층 금속 배선(M686)은, 비아 1(V185)을 통해서 전원선(VSSA0)을 형성하는 제2층 금속 배선(M755)에 접속된다.
제1층 금속 배선(M694)은, 비아 1(V188)을 통해서 전원선(VSSB0)을 형성하는 제2층 금속 배선(M765)에 접속된다.
도 40은, 실시 형태 5에 따른 메모리 셀(MC0＃0)의 비아 2, 제2층 금속 배선 및 제3층 금속 배선의 배치를 나타낸 평면도이다. 도 40에서, 제3층 금속 배선(M810 내지 M880)이, 열방향을 따라 배치되어 있다.
또한, 제3층 금속 배선(M810, M820, M825, M830, M835, M845, M855, M865 및 M875)은, 더미 배선으로서 기능한다. 다른 실시 형태에서, 이들 제3층 금속 배선은 배치되지 않아도 된다.
제2층 금속 배선(M715)은, 비아 2(V212 및 V216)를 통해서, 전원선(VSS)을 형성하는 제3층 금속 배선(M815, M840)에 접속된다.
제2층 금속 배선(M725)은, 비아 2(V222 및 V226)를 통해서, 전원선(VSSA0)을 형성하는 제3층 금속 배선(M850, M860)에 접속된다.
제2층 금속 배선(M735)은, 비아 2(V232 및 V236)를 통해서, 전원선(VSSB0)을 형성하는 제3층 금속 배선(M870, M880)에 접속된다.
제2층 금속 배선(M745)은, 비아 2(V214 및 V218)를 통해서, 전원선(VSS)을 형성하는 제3층 금속 배선(M815, M840)에 접속된다.
제2층 금속 배선(M755)은, 비아 2(V224 및 V228)를 통해서, 전원선(VSSA0)을 형성하는 제3층 금속 배선(M850, M860)에 접속된다.
제2층 금속 배선(M765)은, 비아 2(V234 및 V238)를 통해서, 전원선(VSSB0)을 형성하는 제3층 금속 배선(M870, M880)에 접속된다.
도 41은, 실시 형태 5에 따른 메모리 셀(MC0＃0)의 비아 3, 제3층 금속 배선 및 제4층 금속 배선의 배치를 나타낸 평면도이다. 도 41에서, 제4층 금속 배선(M920 내지 M970)이, 행방향을 따라 배치되어 있다.
또한, 제4층 금속 배선(M930 및 M960)은, 더미 배선으로서 기능한다. 다른 실시 형태에서, 이들 제4층 금속 배선은 배치되지 않아도 된다.
제3층 금속 배선(M815)은, 비아 3(V310 및 V320)을 통해서 전원선(VSS)을 형성하는 제4층 금속 배선(M920 및 M970)에 접속된다.
제3층 금속 배선(M840)은, 비아 3(V330 및 V340)을 통해서 전원선(VSS)을 형성하는 제4층 금속 배선(M920 및 M970)에 접속된다.
제3층 금속 배선(M850)은, 비아 3(V350)을 통해서 전원선(VSSA0)을 형성하는 제4층 금속 배선(M940)에 접속된다.
제3층 금속 배선(M860)은, 비아 3(V360)을 통해서 전원선(VSSA0)을 형성하는 제4층 금속 배선(M940)에 접속된다.
제3층 금속 배선(M870)은, 비아 3(V370)을 통해서 전원선(VSSB0)을 형성하는 제4층 금속 배선(M950)에 접속된다.
제3층 금속 배선(M880)은, 비아 3(V380)을 통해서 전원선(VSSB0)을 형성하는 제4층 금속 배선(M950)에 접속된다.
이상 설명한 바와 같이 레이아웃을 구성함으로써, 실시 형태 5에 따른 메모리 셀(MC0＃0)은, 데이터 유지용 트랜지스터에 접속되는 전원선(VSS)과, 데이터 서치용 트랜지스터에 접속되는 전원선을 전기적으로 차단할 수 있다. 그 결과, 실시 형태 5에 따른 데이터 서치용 트랜지스터는, 데이터 비서치 시에 있어서의 누설 전류를 억제할 수 있다.
(기타 구성)
상기의 예에서는, 2포트 CAM의 회로 구성 및 레이아웃에 대해서 설명을 행하였다. 다른 국면에 있어서, CAM은 3개 이상의 포트를 갖는 구성이어도 된다. 이 경우, CAM 셀은, 포트의 수만큼 매치선, 서치선 쌍, 논리 연산 셀을 갖는다. 이에 의해, 반도체 장치는 더욱 검색 속도(처리 속도)를 향상시킬 수 있다.
또한 다른 국면에 있어서, 상기 설명한 각 트랜지스터는, 게이트, 소스 및 게이트와 소스와의 사이에 형성되는 채널 아래에 매립 절연막을 갖는 SOI(Silicon On Insulator) 구조를 채용할 수 있다. 이에 의해, 각 메모리 셀은, PN 접합부에서의 공핍층의 발생을 최소한으로 할 수 있다. 그 결과, 각 트랜지스터는, 누설 전류 저감에 의한 저소비 전력화나, 스위칭 속도의 향상을 실현할 수 있다.
[부기]
(부기 1)
반도체 장치는, 1비트의 정보를 유지 가능하게 구성된 제1 셀(MDC0)과, 1비트의 정보를 유지 가능하게 구성되고, 제1 셀에 인접하는 제2 셀(DC0)과, 제1 방향을 따라서 연장되는 제1 및 제2 매치선(MLA0, MLB0)과, 제1 방향과 직교하는 제2 방향을 따라서 연장되고, 제1 데이터 검색 시에 제1 데이터를 전달하는 제1 서치선 쌍(SLA0, /SLA0)과, 제2 방향을 따라서 연장되고, 제2 데이터 검색 시에 제2 데이터를 전달하는 제2 서치선 쌍(SLB0, /SLB0)과, 제1 서치선 쌍과 제1 매치선에 접속되고, 제1 및 제2 셀이 유지하는 정보와 제1 서치선 쌍에 전달되는 제1 데이터와의 비교 결과에 기초하여 제1 매치선을 구동하는 제1 논리 연산 셀(LCA0)과, 제2 서치선 쌍과 제2 매치선에 접속되고, 제1 및 제2 셀이 유지하는 정보와 제2 서치선 쌍에 전달되는 제2 데이터와의 비교 결과에 기초하여 제2 매치선을 구동하는 제2 논리 연산 셀(LCB0)을 구비한다.
이에 의해, 반도체 장치는, 1 사이클 동안에, 2개의 검색 데이터를 동시에 검색할 수 있는 TCAM 장치로서 기능할 수 있다. 그 때문에, 이 반도체 장치는, 검색 대상이 복수인 경우에 있어서, 종래에 비해 검색 속도를 향상시킬 수 있다. 또한, 이 반도체 장치는, 공통되는 메모리 어레이를 사용하여, 2개의 검색 데이터를 검색한다. 그 때문에, 이 반도체 장치는, 장치의 대형화를 억제할 수 있다. 뿐만 아니라, 이 반도체 장치는, 1개의 클럭 신호에 기초하여 2개의 검색 데이터를 검색할 수 있기 때문에, 소비 전력을 억제할 수 있다.
(부기 2)
(부기 1)에 있어서, 제2 셀은, 제1 셀에 대하여 제1 방향으로 인접한다. 반도체 장치는, 제2 방향을 따라서 연장되고, 제1 셀에 접속되는 제1 비트선 쌍(BL1, /BL1)과, 제2 방향을 따라서 연장되고, 제2 셀에 접속되는 제2 비트선 쌍(BL0, /BL0)과, 제1 방향을 따라서 연장되고, 제1 및 제2 셀의 양쪽에 접속되는 워드선(WL0)을 더 구비한다.
이에 의해, 이 반도체 장치는, 제1 셀에 대하여 데이터의 기입 또는 판독을 행하고 있는 동안에, 제2 셀에 대하여 데이터의 기입 또는 판독을 행할 수 있다.
(부기 3)
(부기 1)에 있어서, 제2 셀은, 제1 셀에 대하여 제2 방향으로 인접한다. 반도체 장치는, 제2 방향을 따라서 연장되고, 제1 및 제2 셀의 양쪽에 접속되는 비트선 쌍(BL0, /BL0)과, 제1 방향을 따라서 연장되고, 제1 셀에 접속되는 제1 워드선(WL1)과, 제1 방향을 따라서 연장되고, 제2 셀에 접속되는 제2 워드선(WL0)을 더 구비한다.
이에 의해, 이 반도체 장치는, 제1 셀과 제2 셀과의 사이에서 비트선 쌍을 공유함으로써, 장치의 대형화를 억제할 수 있다.
(부기 4)
(부기 1)에 있어서, 제1 논리 연산 셀은, 제1 매치선과 전원선과의 사이에 접속되고, 제1 데이터 검색 시에, 제1 셀이 유지하는 정보(m1)와 제1 서치선 쌍 중 한쪽의 서치선(SLA0)에 전달되는 정보와의 비교 결과에 따라서 제1 매치선을 구동하기 위한 제1 논리 유닛과, 제1 매치선과 전원선과의 사이에 접속되고, 제1 데이터 검색 시에, 제2 셀이 유지하는 정보(m0)와 제1 서치선 쌍 중 다른 쪽의 서치선(/SLA0)에 전달되는 정보와의 비교 결과에 따라서 제1 매치선을 구동하기 위한 제2 논리 유닛을 포함한다. 제2 논리 연산 셀은, 제2 매치선과 전원선과의 사이에 접속되고, 제2 데이터 검색 시에, 제1 셀이 유지하는 정보와 제2 서치선 쌍 중 한쪽의 서치선(SLB0)에 전달되는 정보와의 비교 결과에 따라서 제2 매치선을 구동하기 위한 제3 논리 유닛과, 제2 매치선과 전원선과의 사이에 접속되고, 제2 데이터 검색 시에, 제2 셀이 유지하는 정보와 제2 서치선 쌍 중 다른 쪽의 서치선(/SLB0)에 전달되는 정보와의 비교 결과에 따라서 제2 매치선을 구동하기 위한 제4 논리 유닛을 포함한다.
(부기 5)
(부기 4)에 있어서, 제1 논리 유닛은, 전원선(VSS/VDD)과 제1 매치선과의 사이에 직렬로 접속되는 제1 (NS1/PS1) 및 제2 트랜지스터(NS0/PS0)를 포함한다. 제2 논리 유닛은, 전원선(VSS/VDD)과 제1 매치선과의 사이에 직렬로 접속되는 제3 (NS3/PS3) 및 제4 트랜지스터(NS2/PS2)를 포함한다. 제3 논리 유닛은, 전원선(VSS/VDD)과 제2 매치선과의 사이에 직렬로 접속되는 제5 (NS5/PS5) 및 제6 트랜지스터(NS4/PS4)를 포함한다. 제4 논리 유닛은, 전원선(VSS/VDD)과 제2 매치선과의 사이에 직렬로 접속되는 제7 (NS7/PS7) 및 제8 트랜지스터(NS6/PS6)를 포함한다. 제1 및 제5 트랜지스터의 게이트는, 제1 셀이 정보를 유지하는 노드(m1)에 접속된다. 제3 및 제7 트랜지스터의 게이트는, 제2 셀이 정보를 유지하는 노드(m0)에 접속된다. 제2 트랜지스터의 게이트는, 제1 서치선 쌍의 한쪽(SLA0)에 접속된다. 제4 트랜지스터의 게이트는, 제1 서치선 쌍의 다른 쪽(/SLA0)에 접속된다. 제6 트랜지스터의 게이트는, 제2 서치선 쌍의 한쪽(SLB0)에 접속된다. 제8 트랜지스터의 게이트는, 제2 서치선 쌍의 다른 쪽(/SLB0)에 접속된다.
(부기 6)
(부기 5)에 있어서, 제2 셀은, 제1 셀에 대하여 제1 방향으로 인접한다. 반도체 장치는, 제2 방향을 따라서 연장되고, 제1 셀에 접속되는 제1 비트선 쌍(BL1, /BL1)과, 제2 방향을 따라서 연장되고, 제2 셀에 접속되는 제2 비트선 쌍(BL0, /BL0)과, 제1 방향을 따라서 연장되고, 제1 및 제2 셀의 양쪽에 접속되는 워드선(WL0)을 더 구비한다. 제1 셀은, 제1 및 제5 트랜지스터의 게이트에 접속되는 제1 기억 노드(m1)에 입력이 접속되고, 제2 기억 노드(/m1)에 출력이 접속되는 제1 인버터와, 제2 기억 노드에 입력이 접속되고, 제1 기억 노드에 출력이 접속되는 제2 인버터와, 한쪽 단부가 제1 기억 노드에 접속되고, 다른 쪽 단부가 제1 비트선 쌍의 한쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제9 트랜지스터(NA0)와, 한쪽 단부가 제2 기억 노드에 접속되고, 다른 쪽 단부가 제1 비트선 쌍의 다른 쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제10 트랜지스터(NA1)를 포함한다. 제2 셀은, 제3 및 제7 트랜지스터의 게이트에 접속되는 제3 기억 노드(m0)에 입력이 접속되고, 제4 기억 노드(/m0)에 출력이 접속되는 제3 인버터와, 제4 기억 노드에 입력이 접속되고, 제3 기억 노드에 출력이 접속되는 제4 인버터와, 한쪽 단부가 제3 기억 노드에 접속되고, 다른 쪽 단부가 제2 비트선 쌍의 한쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제11 트랜지스터(NA2)와, 한쪽 단부가 제4 기억 노드에 접속되고, 다른 쪽 단부가 제2 비트선 쌍의 다른 쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제12 트랜지스터(NA3)를 포함한다. 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역(PW0)과, 제1 도전형의 제2 영역(NW0)과, 제2 도전형의 제3 영역(PW1)과, 제1 도전형의 제4 영역(NW1)과, 제2 도전형의 제5 영역(PW2)이 순서대로 형성된다. 제1 영역에는, 제9 및 제10 트랜지스터와, 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터(ND0)와, 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터(ND1)가 배치된다. 제2 영역에는, 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터(P0)와, 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터(P1)가 배치된다. 제3 영역에는, 제1 도전형의 제1 내지 제8 트랜지스터(NS0 내지 NS7)가 배치된다. 제4 영역에는, 제3 인버터를 구성하는 제2 도전형의 제17 트랜지스터(P2)와, 제4 인버터를 구성하는 제2 도전형의 제18 트랜지스터(P3)가 배치된다. 제5 영역에는, 제11 및 제12 트랜지스터와, 제3 인버터를 구성하는 제1 도전형의 제19 트랜지스터(ND2)와, 제4 인버터를 구성하는 제1 도전형의 제20 트랜지스터(ND3)가 배치된다.
이에 의해, TCAM 장치로서 기능할 수 있는 반도체 장치는, 데이터 서치를 위한 트랜지스터로서, NMOS 트랜지스터를 사용하여, 복수의 검색 데이터를 동시에 검색할 수 있다. 또한, 이 반도체 장치는, 종래보다도 데이터 서치를 위한 트랜지스터 수가 많기 때문에, 당해 트랜지스터를 배치하기 위한 웰이 종래보다도 폭이 넓어진다. 이에 의해, 이 반도체 장치는, 멀티 비트 에러가 일어날 확률을 저감할 수 있다.
(부기 7)
(부기 5)에 있어서, 제2 셀은, 제1 셀에 대하여 제1 방향으로 인접한다. 반도체 장치는, 제2 방향을 따라서 연장되고, 제1 셀에 접속되는 제1 비트선 쌍(BL1, /BL1)과, 제2 방향을 따라서 연장되고, 제2 셀에 접속되는 제2 비트선 쌍(BL0, /BL0)과, 제1 방향을 따라서 연장되고, 제1 및 제2 셀의 양쪽에 접속되는 워드선(WL0)을 더 구비한다. 제1 셀은, 제1 및 제5 트랜지스터의 게이트에 접속되는 제1 기억 노드(m1)에 입력이 접속되고, 제2 기억 노드(/m1)에 출력이 접속되는 제1 인버터와, 제2 기억 노드에 입력이 접속되고, 제1 기억 노드에 출력이 접속되는 제2 인버터와, 한쪽 단부가 제1 기억 노드에 접속되고, 다른 쪽 단부가 제1 비트선 쌍의 한쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제9 트랜지스터(NA0)와, 한쪽 단부가 제2 기억 노드에 접속되고, 다른 쪽 단부가 제1 비트선 쌍의 다른 쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제10 트랜지스터(NA1)를 포함한다. 제2 셀은, 제3 및 제7 트랜지스터의 게이트에 접속되는 제3 기억 노드(m0)에 입력이 접속되고, 제4 기억 노드(/m0)에 출력이 접속되는 제3 인버터와, 제4 기억 노드에 입력이 접속되고, 제3 기억 노드에 출력이 접속되는 제4 인버터와, 한쪽 단부가 제3 기억 노드에 접속되고, 다른 쪽 단부가 제2 비트선 쌍의 한쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제11 트랜지스터(NA2)와, 한쪽 단부가 제4 기억 노드에 접속되고, 다른 쪽 단부가 제2 비트선 쌍의 다른 쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제12 트랜지스터(NA3)를 포함한다. 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역(PW0)과, 제1 도전형의 제2 영역(NW0)과, 제2 도전형의 제3 영역(PW1)이 순서대로 형성된다. 제1 영역에는, 제9 및 제10 트랜지스터와, 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터(ND0)와, 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터(ND1)가 배치된다. 제2 영역에는, 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터(P0)와, 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터(P1)와, 제2 도전형의 제1 내지 제8 트랜지스터(PS0 내지 PS7)와, 제3 인버터를 구성하는 제2 도전형의 제17 트랜지스터(P2)와, 제4 인버터를 구성하는 제2 도전형의 제18 트랜지스터(P3)가 배치된다. 제3 영역에는, 제11 및 제12 트랜지스터와, 제3 인버터를 구성하는 제1 도전형의 제19 트랜지스터(ND2)와, 제4 인버터를 구성하는 제1 도전형의 제20 트랜지스터(ND3)가 배치된다.
이에 의해, TCAM 장치로서 기능할 수 있는 반도체 장치는, 데이터 서치를 위한 트랜지스터로서, PMOS 트랜지스터를 사용하여, 복수의 검색 데이터를 동시에 검색할 수 있다. 또한, 이 반도체 장치는, 트랜지스터를 배치하는 웰의 수가 적기 때문에, 장치의 대형화를 억제할 수 있다. 또한, 이 반도체 장치는, 종래보다도 데이터 서치를 위한 트랜지스터 수가 많기 때문에, 당해 트랜지스터를 배치하기 위한 웰이 종래보다도 폭이 넓어진다. 이에 의해, 이 반도체 장치는, 멀티 비트 에러가 일어날 확률을 저감할 수 있다. 다른 국면에 있어서, 반도체 장치는, 데이터 서치를 위한 PMOS 트랜지스터의 소스 및 드레인 영역에, 실리콘 게르마늄 등의 채널부의 실리콘에 스트레스를 주는 재료를 채용함으로써, 검색 속도를 향상시킬 수 있다.
(부기 8)
(부기 5)에 있어서, 제2 셀은, 제1 셀에 대하여 제2 방향으로 인접한다. 반도체 장치는, 제2 방향을 따라서 연장되고, 제1 및 제2 셀의 양쪽에 접속되는 비트선 쌍(BL0, /BL0)과, 제1 방향을 따라서 연장되고, 제1 셀에 접속되는 제1 워드선(WL1)과, 제1 방향을 따라서 연장되고, 제2 셀에 접속되는 제2 워드선(WL0)을 더 구비한다. 제1 셀은, 제1 및 제5 트랜지스터의 게이트에 접속되는 제1 기억 노드(m1)에 입력이 접속되고, 제2 기억 노드(/m1)에 출력이 접속되는 제1 인버터와, 제2 기억 노드에 입력이 접속되고, 제1 기억 노드에 출력이 접속되는 제2 인버터와, 한쪽 단부가 제1 기억 노드에 접속되고, 다른 쪽 단부가 비트선 쌍의 한쪽에 접속되고, 게이트가 제1 워드선에 접속된 제1 도전형의 제9 트랜지스터(NA0)와, 한쪽 단부가 제2 기억 노드에 접속되고, 다른 쪽 단부가 비트선 쌍의 다른 쪽에 접속되고, 게이트가 제1 워드선에 접속된 제1 도전형의 제10 트랜지스터(NA1)를 포함한다. 제2 셀은, 제3 및 제7 트랜지스터의 게이트에 접속되는 제3 기억 노드(m0)에 입력이 접속되고, 제4 기억 노드에 출력이 접속되는 제3 인버터와, 제4 기억 노드(/m0)에 입력이 접속되고, 제3 기억 노드에 출력이 접속되는 제4 인버터와, 한쪽 단부가 제3 기억 노드에 접속되고, 다른 쪽 단부가 비트선 쌍의 한쪽에 접속되고, 게이트가 제2 워드선에 접속된 제1 도전형의 제11 트랜지스터(NA2)와, 한쪽 단부가 제4 기억 노드에 접속되고, 다른 쪽 단부가 비트선 쌍의 다른 쪽에 접속되고, 게이트가 제2 워드선에 접속된 제1 도전형의 제12 트랜지스터(NA3)를 포함한다. 제1 및 제2 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역(PW0)과, 제1 도전형의 제2 영역(NW0)과, 제2 도전형의 제3 영역(PW1)이 순서대로 형성된다. 제1 영역에는, 제9 및 제11 트랜지스터와, 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터(ND0)와, 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터(ND1)가 배치된다. 제2 영역에는, 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터(P0)와, 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터(P1)와, 제3 인버터를 구성하는 제2 도전형의 제17 트랜지스터(P2)와, 제4 인버터를 구성하는 제2 도전형의 제18 트랜지스터(P3)가 배치된다. 제3 영역에는, 제1 도전형의 제1 내지 제8 트랜지스터(NS0 내지 NS7)와, 제10 및 제12 트랜지스터와, 제3 인버터를 구성하는 제1 도전형의 제19 트랜지스터(ND2)와, 제4 인버터를 구성하는 제1 도전형의 제20 트랜지스터(ND3)가 배치된다.
이에 의해, TCAM 장치로서 기능할 수 있는 반도체 장치는, 데이터 서치를 위한 트랜지스터로서, NMOS 트랜지스터를 사용하여, 복수의 검색 데이터를 동시에 검색할 수 있다. 또한, 이 반도체 장치는, 트랜지스터를 배치하는 웰의 수가 적기 때문에, 장치의 대형화를 억제할 수 있다.
(부기 9)
(부기 8)에 있어서, 제1 내지 제20 트랜지스터 중 적어도 하나의 트랜지스터는, 멀티 게이트 트랜지스터를 포함한다.
(부기 10)
(부기 8)에 있어서, 반도체 장치는, 제11 트랜지스터(NA2) 및 제19 트랜지스터(ND2)가 공유하는 확산층(FL704)과, 제18 트랜지스터(P3)의 게이트를 접속하는 제1 로컬 배선과, 제9 트랜지스터(NA0) 및 제13 트랜지스터(ND0)가 공유하는 확산층(FL708)과, 제16 트랜지스터(P1)의 게이트를 접속하는 제2 로컬 배선과, 제12 트랜지스터(NA3) 및 제20 트랜지스터(ND3)가 공유하는 확산층(FL728)과, 제17 트랜지스터(P2)의 게이트를 접속하는 제3 로컬 배선과, 제10 트랜지스터(NA1) 및 제14 트랜지스터(ND1)가 공유하는 확산층(FL732)과, 제15 트랜지스터(P0)의 게이트를 접속하는 제4 로컬 배선을 더 구비한다.
(부기 11)
(부기 4)에 있어서, 반도체 장치는, 제1 셀 및 제2 셀에 접속되는 제1 전원선(VSS)과, 제1 논리 유닛 및 제2 논리 유닛에 접속되는 제2 전원선(VSSA0)과, 제3 논리 유닛 및 제4 논리 유닛에 접속되는 제3 전원선(VSSB0)과, 제1 전원선과 제2 전원선을 접속하는 제1 스위치(SWA0)와, 제1 전원선과 제3 전원선을 접속하는 제2 스위치(SWB0)를 더 구비한다. 제1 스위치는, 제1 데이터 검색 시에 온으로, 제1 데이터 비검색 시에 오프로 설정된다. 제2 스위치는, 제2 데이터 검색 시에 온으로, 제2 데이터 비검색 시에 오프로 설정된다.
(부기 12)
반도체 장치는, 1비트의 정보를 유지 가능하게 구성된 데이터 셀(DC0)과, 제1 방향을 따라서 연장되는 제1 및 제2 매치선(MLA0, MLB0)과, 제1 방향과 직교하는 제2 방향을 따라서 연장되고, 제1 데이터 검색 시에 제1 데이터를 전달하는 제1 서치선 쌍(SLA0, /SLA0)과, 제2 방향을 따라서 연장되고, 제2 데이터 검색 시에 제2 데이터를 전달하는 제2 서치선 쌍(SLB0, /SLB0)과, 제1 서치선 쌍과 제1 매치선에 접속되고, 데이터 셀이 유지하는 정보와 제1 서치선 쌍에 전달되는 제1 데이터와의 비교 결과에 기초하여 제1 매치선을 구동하는 제1 논리 연산 셀(LCA0)과, 제2 서치선 쌍과 제2 매치선에 접속되고, 데이터 셀이 유지하는 정보와 제2 서치선 쌍에 전달되는 제2 데이터와의 비교 결과에 기초하여 제2 매치선을 구동하는 제2 논리 연산 셀(LCB0)을 구비한다.
이에 의해, 반도체 장치는, 1 사이클 동안에, 2개의 검색 데이터를 동시에 검색할 수 있는 BCAM 장치로서 기능할 수 있다. 그 때문에, 이 반도체 장치는, 검색 대상이 복수인 경우에 있어서, 종래에 비해 검색 속도를 향상시킬 수 있다. 또한, 이 반도체 장치는, 공통되는 메모리 어레이를 사용하여, 2개의 검색 데이터를 검색한다. 그 때문에, 이 반도체 장치는, 장치의 대형화를 억제할 수 있다. 뿐만 아니라, 이 반도체 장치는, 1개의 클럭 신호에 기초하여 2개의 검색 데이터를 검색할 수 있기 때문에, 소비 전력을 억제할 수 있다.
(부기 13)
(부기 12)에 있어서, 반도체 장치는, 제1 방향을 따라서 연장되고, 데이터 셀에 접속되는 비트선 쌍(BL0, /BL0)과, 제1 방향을 따라서 연장되고, 데이터 셀에 접속되는 워드선(WL0)을 더 구비한다. 제1 논리 연산 셀은, 제1 매치선과 전원선(VSS)의 사이에 접속되고, 제1 데이터 검색 시에, 데이터 셀의 제1 기억 노드(A0)에 유지되는 정보와 제1 서치선 쌍 중 한쪽의 서치선(SLA0)에 전달되는 정보와의 비교 결과에 따라서 제1 매치선을 구동하기 위한 제1 논리 유닛과, 제1 매치선과 전원선과의 사이에 접속되고, 제1 데이터 검색 시에, 데이터 셀의 제2 기억 노드(A1)에 유지되는 정보와 제1 서치선 쌍 중 다른 쪽의 서치선(/SLA0)에 전달되는 정보와의 비교 결과에 따라서 제1 매치선을 구동하기 위한 제2 논리 유닛을 포함한다. 제2 논리 연산 셀은, 제2 매치선과 전원선과의 사이에 접속되고, 제2 데이터 검색 시에, 제1 기억 노드에 유지되는 정보와 제2 서치선 쌍 중 한쪽의 서치선(SLB0)에 전달되는 정보와의 비교 결과에 따라서 제2 매치선을 구동하기 위한 제3 논리 유닛과, 제2 매치선과 전원선과의 사이에 접속되고, 제2 데이터 검색 시에, 제2 기억 노드에 유지되는 정보와 제2 서치선 쌍 중 다른 쪽의 서치선(/SLB0)에 전달되는 정보와의 비교 결과에 따라서 제2 매치선을 구동하기 위한 제4 논리 유닛을 포함한다. 제1 논리 유닛은, 전원선과 제1 매치선과의 사이에 직렬로 접속되는 제1 (NS0) 및 제2 트랜지스터(NS1)를 갖는다. 제2 논리 유닛은, 전원선과 제1 매치선과의 사이에 직렬로 접속되는 제3 (NS3) 및 제4 트랜지스터(NS2)를 갖는다. 제3 논리 유닛은, 전원선과 제2 매치선과의 사이에 직렬로 접속되는 제5 (NS5) 및 제6 트랜지스터(NS4)를 갖는다. 제4 논리 유닛은, 전원선과 제2 매치선과의 사이에 직렬로 접속되는 제7 (NS7) 및 제8 트랜지스터(NS6)를 갖는다. 제1 및 제5 트랜지스터의 게이트는, 제1 기억 노드에 접속된다. 제3 및 제7 트랜지스터의 게이트는, 제2 기억 노드에 접속된다. 제2 트랜지스터의 게이트는, 제1 서치선 쌍의 한쪽(SLA0)에 접속된다. 제4 트랜지스터의 게이트는, 제1 서치선 쌍의 다른 쪽(/SLA0)에 접속된다. 제6 트랜지스터의 게이트는, 제2 서치선 쌍의 한쪽(SLB0)에 접속된다. 제8 트랜지스터의 게이트는, 제2 서치선 쌍의 다른 쪽(/SLB0)에 접속된다. 데이터 셀은, 제1 기억 노드에 입력이 접속되고, 제2 기억 노드에 출력이 접속되는 제1 인버터와, 제2 기억 노드에 입력이 접속되고, 제1 기억 노드에 출력이 접속되는 제2 인버터와, 한쪽 단부가 제1 기억 노드에 접속되고, 다른 쪽 단부가 비트선 쌍의 한쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제9 트랜지스터(NA0)와, 한쪽 단부가 제2 기억 노드에 접속되고, 다른 쪽 단부가 비트선 쌍의 다른 쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제10 트랜지스터(NA1)를 포함한다. 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역(PW0)과, 제1 도전형의 제2 영역(NW0)과, 제2 도전형의 제3 영역(PW1)이 순서대로 형성된다. 제1 영역에는, 제9 및 제10 트랜지스터와, 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터(ND0)와, 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터(ND1)가 배치된다. 제2 영역에는, 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터(P0)와, 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터(P1)가 배치된다. 제3 영역에는, 제1 도전형의 제1 내지 제8 트랜지스터(NS0 내지 NS7)가 배치된다.
이에 의해, BCAM 장치로서 기능할 수 있는 반도체 장치는, 데이터 서치를 위한 트랜지스터로서, NMOS 트랜지스터를 사용하여, 복수의 검색 데이터를 동시에 검색할 수 있다. 또한, 이 반도체 장치는, 종래보다도 데이터 서치를 위한 트랜지스터 수가 많기 때문에, 당해 트랜지스터를 배치하기 위한 웰이 종래보다도 폭이 넓어진다. 이에 의해, 이 반도체 장치는, 멀티 비트 에러가 일어날 확률을 저감할 수 있다.
(부기 14)
(부기 12)에 있어서, 반도체 장치는, 제1 방향을 따라서 연장되고, 데이터 셀에 접속되는 비트선 쌍(BL0, /BL0)과, 제1 방향을 따라서 연장되고, 데이터 셀에 접속되는 워드선(WL0)을 더 구비한다. 제1 논리 연산 셀은, 제1 매치선과 전원선(VDD)과의 사이에 접속되고, 제1 데이터 검색 시에, 데이터 셀의 제1 기억 노드(A0)에 유지되는 정보와 제1 서치선 쌍 중 한쪽의 서치선(SLA0)에 전달되는 정보와의 비교 결과에 따라서 제1 매치선을 구동하기 위한 제1 논리 유닛과, 제1 매치선과 전원선과의 사이에 접속되고, 제1 데이터 검색 시에, 데이터 셀의 제2 기억 노드(A1)에 유지되는 정보와 제1 서치선 쌍 중 다른 쪽의 서치선(/SLA0)에 전달되는 정보와의 비교 결과에 따라서 제1 매치선을 구동하기 위한 제2 논리 유닛을 포함한다. 제2 논리 연산 셀은, 제2 매치선과 전원선과의 사이에 접속되고, 제2 데이터 검색 시에, 제1 기억 노드에 유지되는 정보와 제2 서치선 쌍 중 한쪽의 서치선(SLB0)에 전달되는 정보와의 비교 결과에 따라서 제2 매치선을 구동하기 위한 제3 논리 유닛과, 제2 매치선과 전원선과의 사이에 접속되고, 제2 데이터 검색 시에, 제2 기억 노드에 유지되는 정보와 제2 서치선 쌍 중 다른 쪽의 서치선(/SLB0)에 전달되는 정보와의 비교 결과에 따라서 제2 매치선을 구동하기 위한 제4 논리 유닛을 포함한다. 제1 논리 유닛은, 전원선과 제1 매치선과의 사이에 직렬로 접속되는 제1 (PS0) 및 제2 트랜지스터(PS1)를 갖는다. 제2 논리 유닛은, 전원선과 제1 매치선과의 사이에 직렬로 접속되는 제3 (PS3) 및 제4 트랜지스터(PS2)를 갖는다. 제3 논리 유닛은, 전원선과 제2 매치선과의 사이에 직렬로 접속되는 제5 (PS5) 및 제6 트랜지스터(PS4)를 갖는다. 제4 논리 유닛은, 전원선과 제2 매치선과의 사이에 직렬로 접속되는 제7 (PS7) 및 제8 트랜지스터(PS6)를 갖는다. 제1 및 제5 트랜지스터의 게이트는, 제1 기억 노드에 접속된다. 제3 및 제7 트랜지스터의 게이트는, 제2 기억 노드에 접속된다. 제2 트랜지스터의 게이트는, 제1 서치선 쌍의 한쪽(SLA0)에 접속된다. 제4 트랜지스터의 게이트는, 제1 서치선 쌍의 다른 쪽(/SLA0)에 접속된다. 제6 트랜지스터의 게이트는, 제2 서치선 쌍의 한쪽(SLB0)에 접속된다. 제8 트랜지스터의 게이트는, 제2 서치선 쌍의 다른 쪽(/SLB0)에 접속된다. 데이터 셀은, 제1 기억 노드에 입력이 접속되고, 제2 기억 노드에 출력이 접속되는 제1 인버터와, 제2 기억 노드에 입력이 접속되고, 제1 기억 노드에 출력이 접속되는 제2 인버터와, 한쪽 단부가 제1 기억 노드에 접속되고, 다른 쪽 단부가 비트선 쌍의 한쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제9 트랜지스터(NA0)와, 한쪽 단부가 제2 기억 노드에 접속되고, 다른 쪽 단부가 비트선 쌍의 다른 쪽에 접속되고, 게이트가 워드선에 접속된 제1 도전형의 제10 트랜지스터(NA1)를 포함한다. 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역(PW0)과, 제1 도전형의 제2 영역(NW0)이 형성된다. 제1 영역에는, 제9 및 제10 트랜지스터와, 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터(ND0)와, 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터(ND1)가 배치된다. 제2 영역에는, 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터(P0)와, 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터(P1)와, 제2 도전형의 제1 내지 제8 트랜지스터(PS0 내지 PS7)가 배치된다.
이에 의해, BCAM 장치로서 기능할 수 있는 반도체 장치는, 데이터 서치를 위한 트랜지스터로서, PMOS 트랜지스터를 사용하여, 복수의 검색 데이터를 동시에 검색할 수 있다. 또한, 이 반도체 장치는, 트랜지스터를 배치하는 웰의 수가 적기 때문에, 장치의 대형화를 억제할 수 있다. 또한, 이 반도체 장치는, 종래보다도 데이터 서치를 위한 트랜지스터 수가 많기 때문에, 당해 트랜지스터를 배치하기 위한 웰이 종래보다도 폭이 넓어진다. 이에 의해, 이 반도체 장치는, 멀티 비트 에러가 일어날 확률을 저감할 수 있다. 다른 국면에 있어서, 반도체 장치는, 데이터 서치를 위한 PMOS 트랜지스터의 소스 및 드레인 영역에, 실리콘 게르마늄 등의 채널부의 실리콘에 스트레스를 주는 재료를 채용함으로써, 검색 속도를 향상시킬 수 있다.
본 발명의 실시 형태에 대해서 설명했지만, 금회 개시된 실시 형태는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 청구범위에 의해 나타나며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (14)

1비트의 정보를 유지 가능하게 구성된 제1 셀과,
1비트의 정보를 유지 가능하게 구성되고, 상기 제1 셀에 인접하는 제2 셀과,
제1 방향을 따라서 연장되는 제1 및 제2 매치선과,
상기 제1 방향과 직교하는 제2 방향을 따라서 연장되고, 제1 데이터 검색 시에 제1 데이터를 전달하는 제1 서치선 쌍과,
상기 제2 방향을 따라서 연장되고, 제2 데이터 검색 시에 제2 데이터를 전달하는 제2 서치선 쌍과,
상기 제1 서치선 쌍과 상기 제1 매치선에 접속되고, 상기 제1 및 제2 셀이 유지하는 정보와 상기 제1 서치선 쌍에 전달되는 제1 데이터와의 비교 결과에 기초하여 상기 제1 매치선을 구동하는 제1 논리 연산 셀과,
상기 제2 서치선 쌍과 상기 제2 매치선에 접속되고, 상기 제1 및 제2 셀이 유지하는 정보와 상기 제2 서치선 쌍에 전달되는 제2 데이터와의 비교 결과에 기초하여 상기 제2 매치선을 구동하는 제2 논리 연산 셀을 구비하는, 반도체 장치.
제1항에 있어서,
상기 제2 셀은, 상기 제1 셀에 대하여 상기 제1 방향으로 인접하고,
상기 제2 방향을 따라서 연장되고, 상기 제1 셀에 접속되는 제1 비트선 쌍과,
상기 제2 방향을 따라서 연장되고, 상기 제2 셀에 접속되는 제2 비트선 쌍과,
상기 제1 방향을 따라서 연장되고, 상기 제1 및 제2 셀의 양쪽에 접속되는 워드선을 더 구비하는, 반도체 장치.
제1항에 있어서,
상기 제2 셀은, 상기 제1 셀에 대하여 상기 제2 방향으로 인접하고,
상기 제2 방향을 따라서 연장되고, 상기 제1 및 제2 셀의 양쪽에 접속되는 비트선 쌍과,
상기 제1 방향을 따라서 연장되고, 상기 제1 셀에 접속되는 제1 워드선과,
상기 제1 방향을 따라서 연장되고, 상기 제2 셀에 접속되는 제2 워드선을 더 구비하는, 반도체 장치.
제1항에 있어서,
상기 제1 논리 연산 셀은,
상기 제1 매치선과 전원선과의 사이에 접속되고, 상기 제1 데이터 검색 시에, 상기 제1 셀이 유지하는 정보와 상기 제1 서치선 쌍 중 한쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제1 매치선을 구동하기 위한 제1 논리 유닛과,
상기 제1 매치선과 전원선과의 사이에 접속되고, 상기 제1 데이터 검색 시에, 상기 제2 셀이 유지하는 정보와 상기 제1 서치선 쌍 중 다른 쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제1 매치선을 구동하기 위한 제2 논리 유닛을 포함하고,
상기 제2 논리 연산 셀은,
상기 제2 매치선과 전원선과의 사이에 접속되고, 상기 제2 데이터 검색 시에, 상기 제1 셀이 유지하는 정보와 상기 제2 서치선 쌍 중 한쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제2 매치선을 구동하기 위한 제3 논리 유닛과,
상기 제2 매치선과 전원선과의 사이에 접속되고, 상기 제2 데이터 검색 시에, 상기 제2 셀이 유지하는 정보와 상기 제2 서치선 쌍 중 다른 쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제2 매치선을 구동하기 위한 제4 논리 유닛을 포함하는, 반도체 장치.
제4항에 있어서,
상기 제1 논리 유닛은, 상기 전원선과 상기 제1 매치선과의 사이에 직렬로 접속되는 제1 및 제2 트랜지스터를 포함하고,
상기 제2 논리 유닛은, 상기 전원선과 상기 제1 매치선과의 사이에 직렬로 접속되는 제3 및 제4 트랜지스터를 포함하고,
상기 제3 논리 유닛은, 상기 전원선과 상기 제2 매치선과의 사이에 직렬로 접속되는 제5 및 제6 트랜지스터를 포함하고,
상기 제4 논리 유닛은, 상기 전원선과 상기 제2 매치선과의 사이에 직렬로 접속되는 제7 및 제8 트랜지스터를 포함하고,
상기 제1 및 제5 트랜지스터의 게이트는, 상기 제1 셀이 정보를 유지하는 노드에 접속되고,
상기 제3 및 제7 트랜지스터의 게이트는, 상기 제2 셀이 정보를 유지하는 노드에 접속되고,
상기 제2 트랜지스터의 게이트는, 상기 제1 서치선 쌍의 한쪽에 접속되고,
상기 제4 트랜지스터의 게이트는, 상기 제1 서치선 쌍의 다른 쪽에 접속되고,
상기 제6 트랜지스터의 게이트는, 상기 제2 서치선 쌍의 한쪽에 접속되고,
상기 제8 트랜지스터의 게이트는, 상기 제2 서치선 쌍의 다른 쪽에 접속되는, 반도체 장치.
제5항에 있어서,
상기 제2 셀은, 상기 제1 셀에 대하여 상기 제1 방향으로 인접하고,
상기 제2 방향을 따라서 연장되고, 상기 제1 셀에 접속되는 제1 비트선 쌍과,
상기 제2 방향을 따라서 연장되고, 상기 제2 셀에 접속되는 제2 비트선 쌍과,
상기 제1 방향을 따라서 연장되고, 상기 제1 및 제2 셀의 양쪽에 접속되는 워드선을 더 구비하고,
상기 제1 셀은,
상기 제1 및 제5 트랜지스터의 게이트에 접속되는 제1 기억 노드에 입력이 접속되고, 제2 기억 노드에 출력이 접속되는 제1 인버터와,
상기 제2 기억 노드에 입력이 접속되고, 상기 제1 기억 노드에 출력이 접속되는 제2 인버터와,
한쪽 단부가 상기 제1 기억 노드에 접속되고, 다른 쪽 단부가 상기 제1 비트선 쌍의 한쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제9 트랜지스터와,
한쪽 단부가 상기 제2 기억 노드에 접속되고, 다른 쪽 단부가 상기 제1 비트선 쌍의 다른 쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제10 트랜지스터를 포함하고,
상기 제2 셀은,
상기 제3 및 제7 트랜지스터의 게이트에 접속되는 제3 기억 노드에 입력이 접속되고, 제4 기억 노드에 출력이 접속되는 제3 인버터와,
상기 제4 기억 노드에 입력이 접속되고, 상기 제3 기억 노드에 출력이 접속되는 제4 인버터와,
한쪽 단부가 상기 제3 기억 노드에 접속되고, 다른 쪽 단부가 상기 제2 비트선 쌍의 한쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제11 트랜지스터와,
한쪽 단부가 상기 제4 기억 노드에 접속되고, 다른 쪽 단부가 상기 제2 비트선 쌍의 다른 쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제12 트랜지스터를 포함하고,
상기 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역과, 상기 제1 도전형의 제2 영역과, 상기 제2 도전형의 제3 영역과, 상기 제1 도전형의 제4 영역과, 상기 제2 도전형의 제5 영역이 순서대로 형성되고,
상기 제1 영역에는, 상기 제9 및 제10 트랜지스터와, 상기 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터와, 상기 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터가 배치되고,
상기 제2 영역에는, 상기 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터와, 상기 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터가 배치되고,
상기 제3 영역에는, 제1 도전형의 상기 제1 내지 제8 트랜지스터가 배치되고,
상기 제4 영역에는, 상기 제3 인버터를 구성하는 제2 도전형의 제17 트랜지스터와, 상기 제4 인버터를 구성하는 제2 도전형의 제18 트랜지스터가 배치되고,
상기 제5 영역에는, 상기 제11 및 제12 트랜지스터와, 상기 제3 인버터를 구성하는 제1 도전형의 제19 트랜지스터와, 상기 제4 인버터를 구성하는 제1 도전형의 제20 트랜지스터가 배치되는, 반도체 장치.
제5항에 있어서,
상기 제2 셀은, 상기 제1 셀에 대하여 상기 제1 방향으로 인접하고,
상기 제2 방향을 따라서 연장되고, 상기 제1 셀에 접속되는 제1 비트선 쌍과,
상기 제2 방향을 따라서 연장되고, 상기 제2 셀에 접속되는 제2 비트선 쌍과,
상기 제1 방향을 따라서 연장되고, 상기 제1 및 제2 셀의 양쪽에 접속되는 워드선을 더 구비하고,
상기 제1 셀은,
상기 제1 및 제5 트랜지스터의 게이트에 접속되는 제1 기억 노드에 입력이 접속되고, 제2 기억 노드에 출력이 접속되는 제1 인버터와,
상기 제2 기억 노드에 입력이 접속되고, 상기 제1 기억 노드에 출력이 접속되는 제2 인버터와,
한쪽 단부가 상기 제1 기억 노드에 접속되고, 다른 쪽 단부가 상기 제1 비트선 쌍의 한쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제9 트랜지스터와,
한쪽 단부가 상기 제2 기억 노드에 접속되고, 다른 쪽 단부가 상기 제1 비트선 쌍의 다른 쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제10 트랜지스터를 포함하고,
상기 제2 셀은,
상기 제3 및 제7 트랜지스터의 게이트에 접속되는 제3 기억 노드에 입력이 접속되고, 제4 기억 노드에 출력이 접속되는 제3 인버터와,
상기 제4 기억 노드에 입력이 접속되고, 상기 제3 기억 노드에 출력이 접속되는 제4 인버터와,
한쪽 단부가 상기 제3 기억 노드에 접속되고, 다른 쪽 단부가 상기 제2 비트선 쌍의 한쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제11 트랜지스터와,
한쪽 단부가 상기 제4 기억 노드에 접속되고, 다른 쪽 단부가 상기 제2 비트선 쌍의 다른 쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제12 트랜지스터를 포함하고,
상기 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역과, 상기 제1 도전형의 제2 영역과, 상기 제2 도전형의 제3 영역이 순서대로 형성되고,
상기 제1 영역에는, 상기 제9 및 제10 트랜지스터와, 상기 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터와, 상기 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터가 배치되고,
상기 제2 영역에는, 상기 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터와, 상기 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터와, 제2 도전형의 상기 제1 내지 제8 트랜지스터와, 상기 제3 인버터를 구성하는 제2 도전형의 제17 트랜지스터와, 상기 제4 인버터를 구성하는 제2 도전형의 제18 트랜지스터가 배치되고,
상기 제3 영역에는, 상기 제11 및 제12 트랜지스터와, 상기 제3 인버터를 구성하는 제1 도전형의 제19 트랜지스터와, 상기 제4 인버터를 구성하는 제1 도전형의 제20 트랜지스터가 배치되는, 반도체 장치.
제5항에 있어서,
상기 제2 셀은, 상기 제1 셀에 대하여 상기 제2 방향으로 인접하고,
상기 제2 방향을 따라서 연장되고, 상기 제1 및 제2 셀의 양쪽에 접속되는 비트선 쌍과,
상기 제1 방향을 따라서 연장되고, 상기 제1 셀에 접속되는 제1 워드선과,
상기 제1 방향을 따라서 연장되고, 상기 제2 셀에 접속되는 제2 워드선을 더 구비하고,
상기 제1 셀은,
상기 제1 및 제5 트랜지스터의 게이트에 접속되는 제1 기억 노드에 입력이 접속되고, 제2 기억 노드에 출력이 접속되는 제1 인버터와,
상기 제2 기억 노드에 입력이 접속되고, 상기 제1 기억 노드에 출력이 접속되는 제2 인버터와,
한쪽 단부가 상기 제1 기억 노드에 접속되고, 다른 쪽 단부가 상기 비트선 쌍의 한쪽에 접속되고, 게이트가 상기 제1 워드선에 접속된 제1 도전형의 제9 트랜지스터와,
한쪽 단부가 상기 제2 기억 노드에 접속되고, 다른 쪽 단부가 상기 비트선 쌍의 다른 쪽에 접속되고, 게이트가 상기 제1 워드선에 접속된 제1 도전형의 제10 트랜지스터를 포함하고,
상기 제2 셀은,
상기 제3 및 제7 트랜지스터의 게이트에 접속되는 제3 기억 노드에 입력이 접속되고, 제4 기억 노드에 출력이 접속되는 제3 인버터와,
상기 제4 기억 노드에 입력이 접속되고, 상기 제3 기억 노드에 출력이 접속되는 제4 인버터와,
한쪽 단부가 상기 제3 기억 노드에 접속되고, 다른 쪽 단부가 상기 비트선 쌍의 한쪽에 접속되고, 게이트가 상기 제2 워드선에 접속된 제1 도전형의 제11 트랜지스터와,
한쪽 단부가 상기 제4 기억 노드에 접속되고, 다른 쪽 단부가 상기 비트선 쌍의 다른 쪽에 접속되고, 게이트가 상기 제2 워드선에 접속된 제1 도전형의 제12 트랜지스터를 포함하고,
상기 제1 및 제2 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역과, 상기 제1 도전형의 제2 영역과, 상기 제2 도전형의 제3 영역이 순서대로 형성되고,
상기 제1 영역에는, 상기 제9 및 제11 트랜지스터와, 상기 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터와, 상기 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터가 배치되고,
상기 제2 영역에는, 상기 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터와, 상기 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터와, 상기 제3 인버터를 구성하는 제2 도전형의 제17 트랜지스터와, 상기 제4 인버터를 구성하는 제2 도전형의 제18 트랜지스터가 배치되고,
상기 제3 영역에는, 제1 도전형의 상기 제1 내지 제8 트랜지스터와, 상기 제10 및 제12 트랜지스터와, 상기 제3 인버터를 구성하는 제1 도전형의 제19 트랜지스터와, 상기 제4 인버터를 구성하는 제1 도전형의 제20 트랜지스터가 배치되는, 반도체 장치.
제8항에 있어서,
상기 제1 내지 제20 트랜지스터 중 적어도 하나의 트랜지스터는, 멀티 게이트 트랜지스터를 포함하는, 반도체 장치.
제8항에 있어서,
상기 제11 트랜지스터 및 상기 제19 트랜지스터가 공유하는 확산층과, 상기 제18 트랜지스터의 게이트를 접속하는 제1 로컬 배선과,
상기 제9 트랜지스터 및 상기 제13 트랜지스터가 공유하는 확산층과, 상기 제16 트랜지스터의 게이트를 접속하는 제2 로컬 배선과,
상기 제12 트랜지스터 및 상기 제20 트랜지스터가 공유하는 확산층과, 상기 제17 트랜지스터의 게이트를 접속하는 제3 로컬 배선과,
상기 제10 트랜지스터 및 상기 제14 트랜지스터가 공유하는 확산층과, 상기 제15 트랜지스터의 게이트를 접속하는 제4 로컬 배선을 더 구비하는, 반도체 장치.
제4항에 있어서,
상기 제1 셀 및 상기 제2 셀에 접속되는 제1 전원선과,
상기 제1 논리 유닛 및 상기 제2 논리 유닛에 접속되는 제2 전원선과,
상기 제3 논리 유닛 및 상기 제4 논리 유닛에 접속되는 제3 전원선과,
상기 제1 전원선과 상기 제2 전원선을 접속하는 제1 스위치와,
상기 제1 전원선과 상기 제3 전원선을 접속하는 제2 스위치를 더 구비하고,
상기 제1 스위치는, 상기 제1 데이터 검색 시에 온으로, 상기 제1 데이터 비검색 시에 오프로 설정되고,
상기 제2 스위치는, 상기 제2 데이터 검색 시에 온으로, 상기 제2 데이터 비검색 시에 오프로 설정되는, 반도체 장치.
1비트의 정보를 유지 가능하게 구성된 데이터 셀과,
제1 방향을 따라서 연장되는 제1 및 제2 매치선과,
상기 제1 방향과 직교하는 제2 방향을 따라서 연장되고, 제1 데이터 검색 시에 제1 데이터를 전달하는 제1 서치선 쌍과,
상기 제2 방향을 따라서 연장되고, 제2 데이터 검색 시에 제2 데이터를 전달하는 제2 서치선 쌍과,
상기 제1 서치선 쌍과 상기 제1 매치선에 접속되고, 상기 데이터 셀이 유지하는 정보와 상기 제1 서치선 쌍에 전달되는 제1 데이터와의 비교 결과에 기초하여 상기 제1 매치선을 구동하는 제1 논리 연산 셀과,
상기 제2 서치선 쌍과 상기 제2 매치선에 접속되고, 상기 데이터 셀이 유지하는 정보와 상기 제2 서치선 쌍에 전달되는 제2 데이터와의 비교 결과에 기초하여 상기 제2 매치선을 구동하는 제2 논리 연산 셀을 구비하는, 반도체 장치.
제12항에 있어서,
상기 제1 방향을 따라서 연장되고, 상기 데이터 셀에 접속되는 비트선 쌍과,
상기 제1 방향을 따라서 연장되고, 상기 데이터 셀에 접속되는 워드선을 더 구비하고,
상기 제1 논리 연산 셀은,
상기 제1 매치선과 전원선과의 사이에 접속되고, 상기 제1 데이터 검색 시에, 상기 데이터 셀의 제1 기억 노드에 유지되는 정보와 상기 제1 서치선 쌍 중 한쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제1 매치선을 구동하기 위한 제1 논리 유닛과,
상기 제1 매치선과 전원선과의 사이에 접속되고, 상기 제1 데이터 검색 시에, 상기 데이터 셀의 제2 기억 노드에 유지되는 정보와 상기 제1 서치선 쌍 중 다른 쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제1 매치선을 구동하기 위한 제2 논리 유닛을 포함하고,
상기 제2 논리 연산 셀은,
상기 제2 매치선과 전원선과의 사이에 접속되고, 상기 제2 데이터 검색 시에, 상기 제1 기억 노드에 유지되는 정보와 상기 제2 서치선 쌍 중 한쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제2 매치선을 구동하기 위한 제3 논리 유닛과,
상기 제2 매치선과 전원선과의 사이에 접속되고, 상기 제2 데이터 검색 시에, 상기 제2 기억 노드에 유지되는 정보와 상기 제2 서치선 쌍 중 다른 쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제2 매치선을 구동하기 위한 제4 논리 유닛을 포함하고,
상기 제1 논리 유닛은, 상기 전원선과 상기 제1 매치선과의 사이에 직렬로 접속되는 제1 및 제2 트랜지스터를 갖고,
상기 제2 논리 유닛은, 상기 전원선과 상기 제1 매치선과의 사이에 직렬로 접속되는 제3 및 제4 트랜지스터를 갖고,
상기 제3 논리 유닛은, 상기 전원선과 상기 제2 매치선과의 사이에 직렬로 접속되는 제5 및 제6 트랜지스터를 갖고,
상기 제4 논리 유닛은, 상기 전원선과 상기 제2 매치선과의 사이에 직렬로 접속되는 제7 및 제8 트랜지스터를 갖고,
상기 제1 및 제5 트랜지스터의 게이트는, 상기 제1 기억 노드에 접속되고,
상기 제3 및 제7 트랜지스터의 게이트는, 상기 제2 기억 노드에 접속되고,
상기 제2 트랜지스터의 게이트는, 상기 제1 서치선 쌍의 한쪽에 접속되고,
상기 제4 트랜지스터의 게이트는, 상기 제1 서치선 쌍의 다른 쪽에 접속되고,
상기 제6 트랜지스터의 게이트는, 상기 제2 서치선 쌍의 한쪽에 접속되고,
상기 제8 트랜지스터의 게이트는, 상기 제2 서치선 쌍의 다른 쪽에 접속되고,
상기 데이터 셀은,
상기 제1 기억 노드에 입력이 접속되고, 상기 제2 기억 노드에 출력이 접속되는 제1 인버터와,
상기 제2 기억 노드에 입력이 접속되고, 상기 제1 기억 노드에 출력이 접속되는 제2 인버터와,
한쪽 단부가 상기 제1 기억 노드에 접속되고, 다른 쪽 단부가 상기 비트선 쌍의 한쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제9 트랜지스터와,
한쪽 단부가 상기 제2 기억 노드에 접속되고, 다른 쪽 단부가 상기 비트선 쌍의 다른 쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제10 트랜지스터를 포함하고,
상기 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역과, 상기 제1 도전형의 제2 영역과, 상기 제2 도전형의 제3 영역이 순서대로 형성되고,
상기 제1 영역에는, 상기 제9 및 제10 트랜지스터와, 상기 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터와, 상기 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터가 배치되고,
상기 제2 영역에는, 상기 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터와, 상기 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터가 배치되고,
상기 제3 영역에는, 제1 도전형의 상기 제1 내지 제8 트랜지스터가 배치되는, 반도체 장치.
제12항에 있어서,
상기 제1 방향을 따라서 연장되고, 상기 데이터 셀에 접속되는 비트선 쌍과,
상기 제1 방향을 따라서 연장되고, 상기 데이터 셀에 접속되는 워드선을 더 구비하고,
상기 제1 논리 연산 셀은,
상기 제1 매치선과 전원선과의 사이에 접속되고, 상기 제1 데이터 검색 시에, 상기 데이터 셀의 제1 기억 노드에 유지되는 정보와 상기 제1 서치선 쌍 중 한쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제1 매치선을 구동하기 위한 제1 논리 유닛과,
상기 제1 매치선과 전원선과의 사이에 접속되고, 상기 제1 데이터 검색 시에, 상기 데이터 셀의 제2 기억 노드에 유지되는 정보와 상기 제1 서치선 쌍 중 다른 쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제1 매치선을 구동하기 위한 제2 논리 유닛을 포함하고,
상기 제2 논리 연산 셀은,
상기 제2 매치선과 전원선과의 사이에 접속되고, 상기 제2 데이터 검색 시에, 상기 제1 기억 노드에 유지되는 정보와 상기 제2 서치선 쌍 중 한쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제2 매치선을 구동하기 위한 제3 논리 유닛과,
상기 제2 매치선과 전원선과의 사이에 접속되고, 상기 제2 데이터 검색 시에, 상기 제2 기억 노드에 유지되는 정보와 상기 제2 서치선 쌍 중 다른 쪽의 서치선에 전달되는 정보와의 비교 결과에 따라서 상기 제2 매치선을 구동하기 위한 제4 논리 유닛을 포함하고,
상기 제1 논리 유닛은, 상기 전원선과 상기 제1 매치선과의 사이에 직렬로 접속되는 제1 및 제2 트랜지스터를 갖고,
상기 제2 논리 유닛은, 상기 전원선과 상기 제1 매치선과의 사이에 직렬로 접속되는 제3 및 제4 트랜지스터를 갖고,
상기 제3 논리 유닛은, 상기 전원선과 상기 제2 매치선과의 사이에 직렬로 접속되는 제5 및 제6 트랜지스터를 갖고,
상기 제4 논리 유닛은, 상기 전원선과 상기 제2 매치선과의 사이에 직렬로 접속되는 제7 및 제8 트랜지스터를 갖고,
상기 제1 및 제5 트랜지스터의 게이트는, 상기 제1 기억 노드에 접속되고,
상기 제3 및 제7 트랜지스터의 게이트는, 상기 제2 기억 노드에 접속되고,
상기 제2 트랜지스터의 게이트는, 상기 제1 서치선 쌍의 한쪽에 접속되고,
상기 제4 트랜지스터의 게이트는, 상기 제1 서치선 쌍의 다른 쪽에 접속되고,
상기 제6 트랜지스터의 게이트는, 상기 제2 서치선 쌍의 한쪽에 접속되고,
상기 제8 트랜지스터의 게이트는, 상기 제2 서치선 쌍의 다른 쪽에 접속되고,
상기 데이터 셀은,
상기 제1 기억 노드에 입력이 접속되고, 상기 제2 기억 노드에 출력이 접속되는 제1 인버터와,
상기 제2 기억 노드에 입력이 접속되고, 상기 제1 기억 노드에 출력이 접속되는 제2 인버터와,
한쪽 단부가 상기 제1 기억 노드에 접속되고, 다른 쪽 단부가 상기 비트선 쌍의 한쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제9 트랜지스터와,
한쪽 단부가 상기 제2 기억 노드에 접속되고, 다른 쪽 단부가 상기 비트선 쌍의 다른 쪽에 접속되고, 게이트가 상기 워드선에 접속된 제1 도전형의 제10 트랜지스터를 포함하고,
상기 워드선이 신장되는 방향으로, 제2 도전형의 제1 영역과, 상기 제1 도전형의 제2 영역이 형성되고,
상기 제1 영역에는, 상기 제9 및 제10 트랜지스터와, 상기 제1 인버터를 구성하는 제1 도전형의 제13 트랜지스터와, 상기 제2 인버터를 구성하는 제1 도전형의 제14 트랜지스터가 배치되고,
상기 제2 영역에는, 상기 제1 인버터를 구성하는 제2 도전형의 제15 트랜지스터와, 상기 제2 인버터를 구성하는 제2 도전형의 제16 트랜지스터와, 제2 도전형의 상기 제1 내지 제8 트랜지스터가 배치되는, 반도체 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019033161A (ja) * 2017-08-07 2019-02-28 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP6670341B2 (ja) * 2018-05-25 2020-03-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及び多数検出器
CN110827869B (zh) * 2018-08-14 2023-02-28 华邦电子股份有限公司 存储器装置及其多数检测器
JP7065007B2 (ja) * 2018-10-01 2022-05-11 ルネサスエレクトロニクス株式会社 半導体装置
US11631459B2 (en) 2018-10-30 2023-04-18 Hewlett Packard Enterprise Development Lp Dual compare ternary content addressable memory
JP7149198B2 (ja) 2019-02-07 2022-10-06 ルネサスエレクトロニクス株式会社 半導体装置
CN111951850B (zh) * 2019-05-16 2022-10-04 联华电子股份有限公司 双端口三态内容可寻址存储器及其布局图案及存储器装置
US11437320B2 (en) 2019-07-23 2022-09-06 Samsung Electronics Co., Ltd. Semiconductor devices
US11088151B2 (en) * 2019-10-01 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. 4Cpp SRAM cell and array
US11521973B2 (en) * 2020-07-23 2022-12-06 Macronix International Co., Ltd. 3D architecture of ternary content-addressable memory method for the same
US11398268B1 (en) * 2021-02-02 2022-07-26 Macronix International Co., Ltd. Memory device and operation method for the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63201999A (ja) * 1987-02-17 1988-08-22 Matsushita Electric Ind Co Ltd 連想記憶装置
JPH02192098A (ja) 1988-10-28 1990-07-27 Matsushita Electric Ind Co Ltd 連想メモリセル及び連想記憶装置
US6888730B2 (en) * 2001-04-03 2005-05-03 Mosaid Technologies Incorporated Content addressable memory cell
CA2342575A1 (en) * 2001-04-03 2002-10-03 Mosaid Technologies Incorporated Content addressable memory cell
JP4278338B2 (ja) * 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
JP4282319B2 (ja) * 2002-12-13 2009-06-17 株式会社ルネサステクノロジ 半導体記憶装置
US7324362B1 (en) * 2005-03-01 2008-01-29 Netlogic Microsystems Inc. Content addressable memory cell configurable between multiple modes and method therefor
US7298635B1 (en) * 2005-03-15 2007-11-20 Netlogic Microsystems, Inc. Content addressable memory (CAM) cell with single ended write multiplexing
JP4624198B2 (ja) * 2005-07-06 2011-02-02 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20070247885A1 (en) * 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
JP2008192218A (ja) * 2007-02-02 2008-08-21 Renesas Technology Corp 内容参照メモリ
US20090141530A1 (en) * 2007-12-03 2009-06-04 International Business Machines Corporation Structure for implementing enhanced content addressable memory performance capability
US7859878B2 (en) * 2007-12-03 2010-12-28 International Business Machines Corporation Design structure for implementing matrix-based search capability in content addressable memory devices
US7924588B2 (en) * 2007-12-03 2011-04-12 International Business Machines Corporation Content addressable memory with concurrent two-dimensional search capability in both row and column directions
JP5140849B2 (ja) * 2008-02-13 2013-02-13 ルネサスエレクトロニクス株式会社 内容参照メモリ
US7944724B2 (en) * 2009-04-28 2011-05-17 Netlogic Microsystems, Inc. Ternary content addressable memory having reduced leakage effects
US7907432B2 (en) * 2009-06-30 2011-03-15 Netlogic Microsystems, Inc. Content addressable memory device for simultaneously searching multiple flows
JP5477621B2 (ja) * 2009-08-03 2014-04-23 ルネサスエレクトロニクス株式会社 連想メモリ
US8130525B2 (en) * 2009-10-09 2012-03-06 International Business Machines Corporation Method and apparatus for configuring a content-addressable memory (CAM) design as binary CAM or ternary CAM
JP5596335B2 (ja) * 2009-12-24 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5893465B2 (ja) * 2012-03-27 2016-03-23 ルネサスエレクトロニクス株式会社 連想記憶装置
US8891273B2 (en) * 2012-12-26 2014-11-18 Qualcomm Incorporated Pseudo-NOR cell for ternary content addressable memory
US9177646B2 (en) * 2013-05-06 2015-11-03 International Business Machines Corporation Implementing computational memory from content-addressable memory
JP6308216B2 (ja) * 2013-06-26 2018-04-11 日本電気株式会社 連想メモリセル及び連想メモリ
US9183933B2 (en) * 2014-01-10 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US9230649B2 (en) * 2014-01-20 2016-01-05 National Tsing Hua University Non-volatile ternary content-addressable memory 4T2R cell with RC-delay search
US20150262667A1 (en) * 2014-03-11 2015-09-17 Lsi Corporation Low power hit bitline driver for content-addressable memory
JP6441708B2 (ja) * 2015-02-25 2018-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9418741B1 (en) * 2015-08-25 2016-08-16 Freescale Semiconductor, Inc. Content addressable memory with search line test circuitry
JP6659486B2 (ja) * 2016-07-20 2020-03-04 ルネサスエレクトロニクス株式会社 半導体装置
JP6832799B2 (ja) * 2016-09-07 2021-02-24 ルネサスエレクトロニクス株式会社 半導体装置
US9768179B1 (en) * 2016-11-18 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits

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