JP5893465B2 - 連想記憶装置 - Google Patents
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Description
[第1の実施形態]
(連想メモリ全体の構成)
図1は、連想記憶装置(CAM(Content Addressable Memory Chip)の基本構成表わす図である。
クロックバッファ504は、ピンPN3を通じて、クロック信号を受ける。
サーチラインドライバ509は、入力されたサーチデータ(アドレスキーと呼ぶ)をすべてのエントリへ伝達する。
図2は、CAMセルの構成を表わす図である。
サーチ部352は、サーチトランジスタN51〜N54で構成される。サーチトランジスタN51〜N54は、オフリーク電流を軽減するために、HVthのNMOSを使用している。本明細書の以下の記載では、MVthは、通常の一般的なMOSトランジスタのしきい値を意味する。HVthとは、MVthよりも高いしきい値である。LVthは、MVthよりも低いしきい値である。本明細書では、特に記載しない場合には、MOSトランジスタのしきい値は、MVthであるとする。
図3は、第1の実施形態のCAMセルアレイおよびマッチアンプの構成を表わす図である。
図4は、マッチアンプ前半部11[m]の構成を表わす図である。
マッチアンプ中間部12[m]は、PMOSトランジスタ198,199と、初段NAND回路23_A,23_Bと、次段NOR回路24と、バッファ部BF2とを備える。
マッチアンプ後半部13[m]は、プリラッチ121と出力ラッチ122とを含む。
第1条件下における、図4の初段NAND回路21_Aを構成するNMOSトランジスタNMOS1,NMOS2をHVth化し、PMOSトランジスタPMOS1をLVth化した場合における論理しきい値と不感帯を説明する。図4の初段NAND回路21_Bと、図5の初段NAND回路23_Aと初段NAND回路23_Bでも、ここで説明する特性は、同様である。ここで、第1条件とは、電源電圧VDDが下限値(約0.7V)、低温(−40度)である条件である。
図8は、不感帯のシミュレーション結果を表わす図である。
図9は、図4の初段NAND回路21_A,21_Bによる不感帯の効果を表わす図である。
図10は、前半で、マッチラインML1[m]またはML2[m]のみがMiss(不一致)し、後半で全てのマッチラインがHit(一致)した場合の連続サーチ動作波形でを表わす図である。
以上のように、本実施の形態によれば、マッチアンプは、入力であるマッチラインMLの電圧に対する不感帯を有し、マッチアンプ内に貫通電流が流れることがない特性を有する。これによって、マッチアンプ活性化信号MAEを立ち上げるタイミングを早めることができ、サーチ動作周期を短くしてサーチ動作周波数を高速化することができる。
図12は、第1の実施形態の変更例1のCAMセルアレイおよびマッチアンプの構成を表わす図である。
この変形例では、たとえば、図4の初段NAND回路21_Aを構成するのうちNMOS1をHVth化し、PMOSトランジスタPMOS1をLVth化した場合における論理しきい値と不感帯を説明する。つまり、この変形例では、NMOSトランジスタNMOS2は、MVthのMOSトランジスタとする。図4の初段NAND回路21_B、図5の初段NAND回路21_Aと初段NAND回路21_Bも同様である。
図14は、次段NOR回路の入力に対する、論理しきい値と不感帯を表わす図である。
図16は、第1の実施形態の変形例4のCAMセルアレイおよびマッチアンプの構成を表わす図である。
マッチアンプ後半部13[m]は、内部データ配線MAOUT1[m]の電圧を取込んで、プリラッチ信号MALATおよび出力ラッチ信号MALAT_SYNCに従って、出力データ配線MAOUTNにマッチアンプ出力信号を出力する。
本実施の形態のマッチアンプは、従来のクロックドインバーター型マッチアンプやクロスカップル型マッチアンプに比べて制御信号の本数が少なく、制御信号の充放電電流を削減することができる。たとえば、図3ではマッチアンプ活性化信号MAEの信号線が2本、マッチラインプリチャージ信号MLPRE_Nの信号線が2本、プリラッチ信号MALATとその反転信号の信号数が2本、出力ラッチ信号MALAT_SYNCとその反転信号の信号線が2本であり、これらを合計すると8本であり、複数のマッチラインに分割している割には比較的に少ない。また、信号の系統がMAE、MLPRE_N、MALAT、MALAT_SYNCの4系統と少ないことも、高周波数での信号の生成を容易にしている。
図17は、第2の実施形態のCAMセルアレイおよびマッチアンプの構成を表わす図である。
図18は、第2の実施形態の変形例1のCAMセルアレイおよびマッチアンプの構成を表わす図である。
本実施の形態では、ダミーサーチ機能を追加される。
図20に示すマッチアンプ前半部81[m]は、図4のマッチアンプ前半部11[m]と同様に、PMOSトランジスタ198,199と、次段NOR回路22と、バッファ部BF1とを備える。
図21のマッチアンプ中間部82[m]は、図5のマッチアンプ中間部12[m]と同様に、PMOSトランジスタ198,199と、次段NOR回路24と、バッファ部BF2とを備える。
図22に示すように、サーチラインSL[l]、SL_N[l]は活性化する必要が無く、グランドVSSのままである。マッチラインプリチャージ信号MLPRE_Nも非活性状態であるVDDのままである。
図24は、第3の実施形態の変形例1のCAMセルアレイおよびマッチアンプの構成を表わす図である。
ブロック3の隣に、マッチアンプ中間部62[m]が配置されている。マッチアンプ中間部62[m]の隣に、マッチアンプ後半部13[m]が配置されている。
図25のマッチアンプ前半部61[m]は、図20のマッチアンプ前半部81[m]と同様に、PMOSトランジスタ198,199と、初段NAND回路31,32と、次段NOR回路22とを備える。マッチアンプ前半部61[m]は、さらに、バッファ部BF11を備える。
図26のマッチアンプ中間部62[m]は、図21のマッチアンプ中間部82[m]と同様に、PMOSトランジスタ199と、初段NAND回路31を備える。
本変形例のCAMセルアレイおよびマッチアンプの構成は、図19の第3の実施形態と同様である。
図27の次段NOR回路63は、図4の次段NOR回路22と同様にPMOSトランジスタPMOS3,PMOS4、NMOSトランジスタNMOS5,NMOS6を備える。
図28の次段NOR回路63は、図5の次段NOR回路24と同様に、PMOSトランジスタPMOS3,PMOS4、NMOSトランジスタNMOS5,NMOS6を備える。
本変形例のCAMセルアレイおよびマッチアンプの構成は、図24の第3の実施形態の変形例1と同様である。
図29のマッチアンプ前半部591[m]は、図27のマッチアンプ前半部491[m]と同様に、PMOSトランジスタ198,199と、初段NAND回路21_A,21_Bと、次段NOR回路63とを備える。マッチアンプ前半部591[m]は、さらに、バッファ部BF11を備える。
図30のマッチアンプ中間部592[m]は、図28のマッチアンプ中間部492[m]と同様に、PMOSトランジスタ199と、初段NAND回路23_Aを備える。
本実施の形態は、第3の実施形態のダミーサーチ動作時にさらに、別の電流を消費させる機能を追加したものである。
このタイミング制御回路78は、図1の制御回路510に含まれる。
図32を参照して、従来は、一致データが伝搬するまでにプリラッチ信号MALATが“L”レベルに活性化されると、スタンバイ状態の不一致状態を表わすデータ(インバリッドデータ)を出力してしまうという問題があった。そのため、プリラッチ信号MALATの立ち下がりエッジを一致データが伝搬するまで遅らせていた。
図34は、タイミング制御回路88の構成を表わす図である。
図34を参照して、タイミング制御回路88は、遅延回路81と、NOR回路82と、インバータ83とを備える。
さらに、出力ラッチ信号MALAT_SYNCの立ち下がりエッジをマッチアンプ活性化信号MAEの立ち上がりエッジ、プリラッチ信号MALATの立下りと同様に早める。これによって、出力ラッチ122内部のデータ配線と出力データ配線MAOUTN[m]に、故意にインバリッドデータを伝える。これによって、第4の実施形態よりも、さらに消費電流を増やすことができ、電源電圧の揺れをさらに改善することができる。
第6の実施形態は、第5の実施形態の機能にさらに、さらに出力データ配線を充放電電流を増加する機能を追加する。
図37は、第6の実施形態の変形例1の出力データ配線に接続される負荷容量を説明するための図である。
CAMセルの構成は、図2で説明したものに限定されるものではない。
このCAMセルはTCAM(Ternary CAM)と呼ばれるもので、“L”か“H”、“Always Hit(常時一致)”、“Always Miss(常時不一致)”の4値の内の何れか1つを格納できる。これらのCAMセルは用途によって構成を選択することができる。また、DRAMやロジックでCAMセルを構成する場合もある。また、CAMセル内の各SRAMはデータベースの書き込みが可能で、ベリファイ(正常にデータ書き込みが行われているかの確認)用に読み出しも可能である。
Claims (20)
- 連想記憶装置であって、
連想メモリセルが行列状に配置されたメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチラインと、
各々が、前記マッチラインの電圧に応じて、前記メモリアレイのエントリ内の連想メモリセルに記憶されたデータと検索データとの一致または不一致を判定する複数のマッチアンプと、
前記マッチアンプは、前記マッチラインの電圧とマッチアンプ活性化信号を受けるNAND回路とを含み、
前記NAND回路は、ゲートが前記マッチラインと接続し、一端がグランドと接続される第1のNMOSトランジスタを含み、
前記第1のNMOSトランジスタのしきい値は、前記連想記憶装置を構成する標準のNMOSトランジスタのしきい値よりも高い、連想記憶装置。 - 前記NAND回路は、ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第1のPMOSトランジスタを含み、
前記第1のPMOSトランジスタのしきい値は、前記連想記憶装置を構成する標準のPMOSトランジスタのしきい値よりも低い、請求項1記載の連想記憶装置。 - 前記NAND回路は、ゲートに前記マッチアンプ活性化信号を受け、一端が前記第1のNMOSトランジスタの他端と接続され、他端が前記第1のPMOSトランジスタの他端と接続される第2のNMOSトランジスタを含み、
前記第2のNMOSトランジスタのしきい値は、前記連想記憶装置を構成する標準のNMOSトランジスタのしきい値よりも高い、請求項2記載の連想記憶装置。 - 前記メモリアレイおよび前記マッチラインは、1〜2×n番目(nは自然数)のブロックに分割され、
前記マッチアンプは、
第1〜第n番目の判定回路と、
前記第n番目の判定回路の出力をラッチして、出力するラッチ回路とを備え、
前記連想記憶装置は、
1エントリごとに、前記第1〜第n番目の判定回路と、前記ラッチ回路とを直列接続する内部データ配線とを備え、
第i番目(1≦i≦n)の判定回路は、
第(2×i−1)番目のブロックと第(2×i)番目のブロックの間に配置され、
第(2×i−1)番目のブロックのマッチラインと第(2×i)番目のブロックのマッチラインがそれぞれ入力される第1および第2のNAND回路と、
前記第1および第2のNAND回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路とを含み、
前記ラッチ回路は、第2×n番目のブロックの両隣のうちのいずれかに配置される、請求項1記載の連想記憶装置。 - 前記判定回路に含まれる論理回路は、
前記第1および第2のNAND回路の出力を受けるNOR回路を含み、
前記NOR回路は、
ゲートが前記第1のNAND回路の出力と接続し、一端が電源と接続される第2のPMOSトランジスタを含み、
前記第2のPMOSトランジスタのしきい値は、前記連想記憶装置を構成する標準のPMOSトランジスタのしきい値よりも高い、請求項4記載の連想記憶装置。 - 前記NOR回路は、
ゲートが前記第2のNAND回路の出力と接続し、前記第2のPMOSトランジスタの他端と接続される第3のPMOSトランジスタを含み、
前記第3のPMOSトランジスタのしきい値は、前記連想記憶装置を構成する標準のPMOSトランジスタのしきい値よりも高い、請求項5記載の連想記憶装置。 - 前記第1および第2のNAND回路の出力を受けるNOR回路を含み、
前記第1および第2のNAND回路は、ダミーサーチ時に、ダミーサーチ信号によって、一致を表わすLレベルの信号を出力するNMOSトランジスタを含む、請求項4記載の連想記憶装置。 - 前記第1および第2のNAND回路は、ダミーサーチ時に、ダミーサーチ信号によってVDD電源から前記第1および第2のNAND回路の出力への電源の供給をカットするためのPMOSトランジスタを含む、請求項7記載の連想記憶装置。
- 前記第1および第2のNAND回路の出力を受けるNOR回路を含み、
前記NOR回路は、ダミーサーチ時に、ダミーサーチ信号によって、前記内部データ配線をHレベルに充電するために前記NOR回路の出力をHレベルとするためのPMOSトランジスタを含む、請求項4記載の連想記憶装置。 - 前記NOR回路は、ダミーサーチ時に、ダミーサーチ信号によって、前記NOR回路の出力のグランドへの放電をカットするためのNMOSトランジスタを含む、請求項9記載の連想記憶装置。
- 前記メモリアレイおよび前記マッチラインは、1〜(2×n+1)番目(nは自然数)のブロックに分割され、
前記マッチアンプは、
第1〜第(n+1)番目の判定回路と、
前記第(n+1)番目の判定回路の出力をラッチして、出力するラッチ回路とを備え、
前記連想記憶装置は、
1エントリごとに、前記第1〜第(n+1)番目の判定回路と、前記ラッチ回路とを直列接続する内部データ配線を備え、
前記第i番目(1≦i≦n)の判定回路は、
第(2×i−1)番目のブロックと第(2×i)番目のブロックの間に配置され、
第(2×i−1)番目のブロックのマッチラインと第(2×i)番目のブロックのマッチラインがそれぞれ入力される第1および第2のNAND回路と、
前記第1および第2のNAND回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路とを含み、
前記第(n+1)番目の判定回路は、
第(2×n+1)番目のブロックの両隣のうちのいずれかに配置され、
第(2×n+1)番目のブロックのマッチラインが入力されるNAND回路と、
前記NAND回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路とを含み、
前記ラッチ回路は、第(n+1)番目の判定回路の隣、または前記第(2×n+1)番目のブロックの隣に配置される、請求項1記載の連想記憶装置。 - 2番目以降の判定回路は、前段の判定回路の出力を一致判定を開始させる活性化信号として用いる、請求項4〜11のいずれか1項に記載の連想記憶装置。
- 前記各マッチアンプは、ダミーサーチ時において、前記内部データ配線を一致を表わすHレベルに一時的に設定する、請求項4〜11のいずれか1項に記載の連想記憶装置。
- 前記マッチアンプは、
プリラッチ信号に従ってプリラッチするプリラッチ回路と、
出力ラッチ信号に従って、プリラッチされた信号を出力する出力ラッチ回路とを備え、
前記プリラッチ回路は、ダミーサーチ時に、前記プリラッチ信号の活性化タイミングを通常動作時よりも早めて、インバリッドデータによって、前記プリラッチ回路内部の配線と、前記プリラッチ回路と前記出力ラッチ回路とを接続する配線に充放電を起こさせる、請求項13記載の連想記憶装置。 - 前記出力ラッチ回路は、ダミーサーチ時に、前記出力ラッチ信号の活性化タイミングを通常動作時よりも早めて、インバリッドデータによって、前記出力ラッチ回路内部の配線と、前記出力ラッチ回路から出力される出力データ配線に充放電を起こさせる、請求項14記載の連想記憶装置。
- 前記連想記憶装置は、さらに、
前記出力データ配線に、ダミーサーチ時のみ接続する1以上の可変負荷容量を備える、請求項15記載の連想記憶装置。 - 前記NAND回路は、ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第1のPMOSトランジスタを含み、
前記第1のPMOSトランジスタのしきい値は、前記連想記憶装置を構成する標準のPMOSトランジスタのしきい値よりも低い、請求項1記載の連想記憶装置。 - 前記NAND回路は、ゲートに前記マッチアンプ活性化信号を受け、一端が前記第1のNMOSトランジスタの他端と接続され、他端が前記第1のPMOSトランジスタの他端と接続される第2のNMOSトランジスタを含み、
前記第2のNMOSトランジスタのしきい値は、前記連想記憶装置を構成する標準のNMOSトランジスタのしきい値よりも高い、請求項17記載の連想記憶装置。 - 連想記憶装置であって、
連想メモリセルが行列状に配置されたメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチラインと、
各々が、前記マッチラインの電圧に応じて、前記メモリアレイのエントリ内の連想メモリセルに記憶されたデータと検索データとの一致または不一致を判定する複数のマッチアンプとを備え、
前記連想メモリセルは、前記記憶されたデータと前記検索データとに基づき対応する前記マッチラインの電圧を変化させるサーチ部を含み、
前記マッチアンプは、前記マッチラインの電圧とマッチアンプ活性化信号を受けるNAND回路を含み、
前記NAND回路は、ゲートが前記マッチラインと接続し、一端がグランドと接続される第1のNMOSトランジスタを含み、
前記第1のNMOSトランジスタのしきい値は、前記サーチ部を構成するトランジスタのしきい値と同じであり、
前記第1のNMOSトランジスタのしきい値は、前記サーチ部以外の前記連想記憶装置を構成する標準のNMOSトランジスタのしきい値よりも高い、連想記憶装置。 - 前記NAND回路は、
ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第1のPMOSトランジスタと、
ゲートに前記マッチアンプ活性化信号を受け、一端が前記第1のNMOSトランジスタの他端と接続され、他端が前記第1のPMOSトランジスタの他端と接続される第2のNMOSトランジスタとを含み、
前記第2のNMOSトランジスタのしきい値は、前記サーチ部を構成するトランジスタのしきい値と同じである、請求項19記載の連想記憶装置。
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