JP2009026350A

JP2009026350A - 半導体装置

Info

Publication number: JP2009026350A
Application number: JP2007185966A
Authority: JP
Inventors: Masayuki Kuroiwa; 政行黒岩
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-07-17
Filing date: 2007-07-17
Publication date: 2009-02-05

Abstract

【課題】製造ばらつきおよび特性変動による影響を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１のメモリ回路ＣＭ１の記憶データに基づく信号が現われる第１の制御線ＭＬ１と、第１の制御線ＭＬ１に現われた信号に対する読み出し特性を調整する第１の特性調整回路ＣＬ１と、第２のメモリ回路ＣＭ１Ｔの記憶データに基づく信号が現われる第２の制御線ＭＬＴと、第２の制御線ＭＬＴに現われた信号に対する読み出し特性を調整する第２の特性調整回路ＣＬＴと、第２の特性調整回路ＣＬＴによる調整結果に基づいて制御信号を生成する制御信号生成回路１１とを備え、第１の特性調整回路ＣＬ１は、第１の制御線ＭＬ１に現われた信号に対する読み出し特性を制御信号に基づいて調整し、第２のメモリ回路ＣＭ１Ｔには、第１のメモリ回路ＣＭ１と異なる電源電圧が供給される。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、製造ばらつきおよび特性変動による影響を抑制する構成を備えた半導体装置に関する。

連想メモリ（ＣＡＭ：Content Addressable Memory）は、ルータおよびスイッチ等のネットワーク機器におけるアドレス経路検索のために近年用いられているＬＳＩ（Large Scale Integration）である（たとえば、特許文献１参照）。

インターネット内に設置されたルータにパケットが到着すると、ルータは、次ホップ先すなわち次の経由先を見つけるためにアドレス検索を行なう。ここで、ルータ内のＣＡＭはハードウエアベースの検索を担当する。すなわち、ＣＡＭは、パケットが含む宛て先ネットワークアドレスを次ホップ先アドレス検索のためのサーチリクエストデータとして受けて、ＣＡＭ内で予め保持されている複数個のネットワークアドレスとサーチリクエストデータとを一斉に並列比較する。そして、ＣＡＭは、保持しているデータの中にパケットが含む宛て先ネットワークアドレスと一致するデータがある場合、次ホップ先アドレスが認識されたものとして、一致したデータが記憶されているアドレスの値を出力する。

一方、ＣＡＭの保持データの中にパケットが含む宛て先ネットワークアドレスと一致するアドレスがない場合には、ルータは、パケットの次ホップ先アドレスをＣＡＭによるハードウエアベースの検索ではない別の方法で検索する。たとえば、ルータは、ソフトウエアベースでパケットの次ホップ先アドレスの検索を行なうか、あるいはそのままパケット落ちとして処理する。

ところで、ＣＡＭの仕様については、さらなる高速化および低電圧化が要求されている。また、製造プロセスの微細化に伴い、製造ばらつきが大きくなることに加え、トランジスタのゲートリークおよびオフリークの影響、ならびにＮＢＴＩ（Negative Bias Temperature Instability）、ホットキャリアおよび温度特性等による特性変動の影響等が無視できなくなっていることから、安定した歩留を実現することが難しくなってきている。
特開２００３−３１６６６２号公報

従来は、冗長構成によって、すなわち製造欠陥および製造ばらつきにより不良の生じたメモリセルを、予備のメモリセルに置き換えることでこのような製造不良を救済している。なお、ＮＢＴＩ等の特性変動に対しては、あらかじめワーストケースを想定したテスト規格を設けてＣＡＭを選別することにより、マージンを確保している。

しかしながら、冗長構成を用いた従来の救済方法では、メモリセルの動作特性が製造ばらつきにより要求仕様を満たすことができなかった場合には、予備のＣＡＭメモリセルの動作特性も同様に要求仕様を満たすことができないことが多いため、製造不良を救済することは困難である。したがって、製造ばらつきおよび特性変動を考慮してマージンを多くとる必要があるため、安定した歩留を実現することが困難である。

それゆえに、本発明の目的は、製造ばらつきおよび特性変動による影響を抑制することが可能な半導体装置を提供することである。

本発明に係る半導体装置は、要約すれば、第１の制御線は、第１のメモリ回路に結合される。第１の特性調整回路は、第１の制御線に結合され、第１の制御線に関する特性を調整する。第２の制御線は、第２のメモリ回路に結合される。第２の特性調整回路は、第２の制御線に結合され、第２の制御線に関する特性を調整する。制御信号生成回路は、第２の特性調整回路による調整結果に基づいて制御信号を生成する。第１の特性調整回路は、制御信号に基づいて第１の制御線に関する特性を調整する。

本発明によれば、第２の特性調整回路の特性調整結果に基づいて第１の特性調整回路による特性調整が行なわれる。したがって、本発明によれば、製造ばらつきおよび特性変動による影響を抑制することができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置１０１の構成を示す機能ブロック図である。

図１を参照して、半導体装置１０１は、メモリ部５１と、チューニング部５２とを備える。メモリ部５１は、ＣＡＭメモリ回路ＣＭ１〜ＣＭ７２と、プリチャージ回路ＰＲ１と、クランプ回路（第１の特性調整回路）ＣＬ１と、電位判定回路ＭＡ１と、マッチラインＭＬ１とを含む。図１では、マッチラインＭＬ１に対応する回路を示しているが、メモリ部５１は、複数本のマッチラインＭＬおよびこれらに対応する回路を備える構成であってもよい。

プリチャージ回路ＰＲ１は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ２１を含む。クランプ回路ＣＬ１は、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を含む。

チューニング部５２は、ＣＡＭメモリ回路ＣＭ１Ｔ〜ＣＭ７９Ｔと、プリチャージ回路ＰＲＴと、クランプ回路（第２の特性調整回路）ＣＬＴと、電位判定回路ＭＡＴと、マッチラインＭＬＴと、クランプ制御信号生成回路１１とを含む。プリチャージ回路ＰＲＴは、ＰチャネルＭＯＳトランジスタＭ４１を含む。クランプ回路ＣＬＴは、ＰチャネルＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４を含む。クランプ制御信号生成回路１１は、ＮＯＴゲートＧ１と、ＡＮＤゲートＧ２と、カウンター回路Ｇ３とを含む。

以下、ＣＡＭメモリ回路ＣＭ１〜ＣＭ７２，ＣＭ１Ｔ〜ＣＭ７９Ｔの各々をＣＡＭメモリ回路ＣＭと称する場合がある。また、以下ではＣＡＭメモリ回路ＣＭの説明としてＣＡＭメモリ回路ＣＭ１について代表的に説明する場合があるが、他のＣＡＭメモリ回路の構成および動作はＣＡＭメモリ回路ＣＭ１と同様であるため、詳細な説明は繰り返さない。

ただし、ＣＡＭメモリ回路ＣＭ１〜ＣＭ７２には電源電圧ＶＤＤ１が供給される一方で、ＣＡＭメモリ回路ＣＭ１Ｔ〜ＣＭ７９Ｔには電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤＴが供給される。

ＣＡＭメモリ回路ＣＭ１は、「０」、「１」および「Ｘ」（don't careを表わす）の３値を記憶するternary CAM cellである。ＣＡＭメモリ回路ＣＭ１は、たとえばＳＲＡＭ（Static Random Access Memory）セルであるメモリセルＭＣ１およびＭＣ２と、ＮチャネルＭＯＳトランジスタ（以下、検索トランジスタとも称する。）Ｍ１〜Ｍ４とを含む。

ＣＡＭメモリ回路ＣＭ１は、記憶データと検索データとを比較し、比較結果に基づいて、マッチラインＭＬ１をプリチャージレベルに維持するか、あるいは、ディスチャージすることによりプリチャージレベルから低下させる。

より詳細には、ＮチャネルＭＯＳトランジスタＭ２は、ゲートが検索ラインＳＬ１に接続され、ソースが接地電位に接続され、ドレインがＮチャネルＭＯＳトランジスタＭ１のソースに接続される。ＮチャネルＭＯＳトランジスタＭ１は、ゲートがメモリセルＭＣ１の記憶ノードＮ１に接続され、ドレインがマッチラインＭＬ１に接続される。なお、マッチラインＭＬ１はデータ検索が行なわれる前にプリチャージ回路ＰＲ１によって論理ハイレベルにプリチャージされる。

ＮチャネルＭＯＳトランジスタＭ４は、ゲートが検索ライン／ＳＬ１に接続され、ソースが接地電位に接続され、ドレインがＮチャネルＭＯＳトランジスタＭ３のソースに接続される。ＮチャネルＭＯＳトランジスタＭ３は、ゲートがメモリセルＭＣ２の記憶ノードＮ２に接続され、ドレインがマッチラインＭＬ１に接続される。

記憶ノードＮ１が論理ハイレベルであり、かつ記憶ノードＮ２が論理ローレベルである場合であって検索ラインＳＬ１が論理ハイレベルであり、かつ検索ライン／ＳＬ１が論理ローレベルであるときには、ＮチャネルＭＯＳトランジスタＭ１およびＭ２がいずれもオン状態となるためマッチラインＭＬ１が論理ローレベルとなる。この場合、マッチラインＭＬ１は、検索ラインＳＬ１および／ＳＬ１を介して受けた検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致していない状態を示す。

一方、記憶ノードＮ１が論理ハイレベルであり、かつ記憶ノードＮ２が論理ローレベルである場合であって検索ラインＳＬ１が論理ローレベルであり、かつ検索ライン／ＳＬ１が論理ハイレベルであるときには、ＮチャネルＭＯＳトランジスタＭ１がオフ状態となり、ＮチャネルＭＯＳトランジスタＭ４がオフ状態となるためマッチラインＭＬ１は論理ハイレベルを維持する。この場合、マッチラインＭＬ１は、検索ラインＳＬ１および／ＳＬ１を介して受けた検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致している状態を示す。

また、記憶ノードＮ１およびＮ２がいずれも論理ローレベルである場合には、ＮチャネルＭＯＳトランジスタＭ１およびＭ３がいずれもオフ状態となるためマッチラインＭＬ１は論理ハイレベルを維持する。この場合、検索ラインＳＬ１および／ＳＬ１の論理レベルに関わらずマッチラインＭＬ１は常に論理ハイレベルとなるため、ＣＡＭメモリ回路ＣＭ１は「Ｘ」（don't care）を記憶している状態である。

図２（ａ）および（ｂ）は、検索トランジスタの製造ばらつきによる影響を示すグラフ図である。図２（ａ）は、検索トランジスタの閾値電圧が製造ばらつきによって小さくなった場合を示している。図２（ｂ）は、検索トランジスタの閾値電圧が製造ばらつきによって大きくなった場合を示している。

図２（ａ）を参照して、プリチャージ制御信号／ＰＲＥが論理ローレベルになると、プリチャージ回路ＰＲ１におけるＰチャネルＭＯＳトランジスタＭ２１がオン状態となるため、マッチラインＭＬ１が論理ハイレベルにプリチャージされる。そして、検索ラインＳＬおよび／ＳＬを介して検索データがＣＡＭメモリ回路ＣＭ１へ出力される。検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致しない場合には、マッチラインＭＬ１は放電により論理ローレベルとなる。ここで、検索トランジスタの閾値電圧が小さいことから、マッチラインＭＬ１の放電は容易にすなわち短時間で行なわれる（図２（ａ）のＡ）。

一方、検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致する場合には、ＣＡＭメモリ回路ＣＭ１は、マッチラインＭＬ１をプリチャージレベルである論理ハイレベルに維持する。しかしながら、検索トランジスタの閾値電圧が小さいことから、検索トランジスタのオフリーク電流が大きくなるため、プリチャージレベルの維持が困難となり、マッチラインＭＬ１は放電されてしまう（図２（ａ）のＢ）。

図２（ｂ）を参照して、検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致する場合には、ＣＡＭメモリ回路ＣＭ１は、マッチラインＭＬ１をプリチャージレベルである論理ハイレベルに維持する。ここで、検索トランジスタの閾値電圧が大きいことから、マッチラインＭＬ１のプリチャージレベルの維持は容易に行なわれる（図２（ｂ）のＢ）。

一方、検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致しない場合には、マッチラインＭＬ１は放電により論理ローレベルとなる。しかしながら、検索トランジスタの閾値電圧が大きいことから、マッチラインＭＬ１の放電が困難となる、すなわちマッチラインＭＬ１が論理ローレベルになるまでに時間を要してしまう（図２（ｂ）のＡ）。

再び図１を参照して、メモリ部５１は、マッチライン１本あたり７２ビット分のＣＡＭメモリ回路ＣＭを備える。

クランプ回路ＣＬ１は、メモリ部５１の特性調整回路である。すなわち、クランプ回路ＣＬ１は、ＣＡＭメモリ回路ＣＭ１がマッチラインＭＬ１をディスチャージしない間、マッチラインＭＬ１の電位が放電によりプリチャージレベル未満にならないようにマッチラインＭＬ１に電流を供給する。ここで、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、サイズを小さく設定することにより、オン状態における出力電流を抑制したものである。すなわち、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の出力電流は、検索トランジスタがオン状態となってマッチラインＭＬ１がディスチャージされるべき場合において、マッチラインＭＬ１の電位が論理ローレベルであると判定されるような電流値に抑制される。

クランプ回路ＣＬ１は、チューニング部５２から受けたクランプ制御信号ＣＬＰ［３：０］に基づいて、クランプ強度すなわち電流供給能力を変更する。より詳細には、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、クランプ制御信号ＣＬＰのＬＳＢである１ビット目，２ビット目，３ビット目，ＭＳＢである４ビット目にそれぞれ基づいてオン状態およびオフ状態を切り替える。そして、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、この順番にサイズがたとえば２倍になっていくように設定される。

チューニング部５２は、メモリ部５１とほぼ同一の構成を有しているが、メモリ部５１とは異なり、マッチライン１本あたり７９ビット分のＣＡＭメモリ回路ＣＭを含む。

電位判定回路ＭＡ１は、マッチラインＭＬ１の電位と閾値電圧Ｖｔｈ１とを比較し、比較結果に基づいてマッチラインＭＬ１の電位が論理ハイレベルであるか論理ローレベルであるかを判定する。この判定結果すなわち検索データのサーチ結果を示す信号が電位判定回路ＭＡ１から出力される。

クランプ回路ＣＬＴは、チューニング部５２の特性調整回路である。すなわち、クランプ回路ＣＬＴは、ＣＡＭメモリ回路ＣＭＴがマッチラインＭＬＴをディスチャージしない間、マッチラインＭＬＴの電位が放電によりプリチャージレベル未満にならないようにマッチラインＭＬＴに電流を供給する。クランプ回路ＣＬＴは、クランプ強度調整信号Ｔｕｎｅ［３：０］に基づいて、クランプ強度すなわち電流供給能力を変更する。より詳細には、クランプ回路ＣＬ１と同様に、ＰチャネルＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４は、クランプ制御信号ＣＬＰのＬＳＢである１ビット目，２ビット目，３ビット目，ＭＳＢである４ビット目にそれぞれ基づいてオン状態およびオフ状態を切り替える。そして、ＰチャネルＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４は、この順番にサイズがたとえば２倍になっていくように設定される。

電位判定回路ＭＡＴは、マッチラインＭＬＴの電位と閾値電圧Ｖｔｈ２とを比較し、比較結果に基づいてマッチラインＭＬＴの電位がプリチャージレベルに対応する論理ハイレベルであるか、プリチャージレベル未満のレベルに対応する論理ローレベルであるかを判定し、判定結果を示す判定信号をクランプ制御信号生成回路１１へ出力する。

クランプ制御信号生成回路１１は、マッチラインＭＬＴの電位およびクランプ回路ＣＬＴのマッチラインＭＬＴに対する電流供給能力に基づいてクランプ制御信号ＣＬＰ［３：０］を生成する。

より詳細には、ＮＯＴゲートＧ１は、電位判定回路ＭＡＴから受けた判定信号の論理レベルを反転する。

ＡＮＤゲートＧ２は、ＮＯＴゲートＧ１から受けた信号と外部から受けたクロックＣＬＫとの論理積を出力する。

カウンター回路Ｇ３は、マッチラインＭＬＴの電位の論理レベルがどのクランプ強度で変わったかを監視する。カウンター回路Ｇ３は、電位判定回路ＭＡＴから受けた判定信号の論理レベルが変わる直前のクランプ強度調整信号Ｔｕｎｅ［３：０］を保持し、保持しているクランプ強度調整信号に基づいてクランプ制御信号ＣＬＰ［３：０］を生成する。

図３は、チューニング部５２がクランプ制御信号を生成する際の動作を示すタイムチャートである。

図３を参照して、まず、リセット信号／ＲＳＴおよびプリチャージ制御信号／ＰＲＥを論理ローレベルにすることによりマッチラインＭＬＴをプリチャージする。

次に、リセット信号／ＲＳＴおよびプリチャージ制御信号／ＰＲＥを論理ハイレベルにした後、クランプ強度調整信号Ｔｕｎｅ［３：０］をクロックＣＬＫに同期させて”００００”から１ずつカウントアップさせる。

ここで、クランプ強度調整信号Ｔｕｎｅ［３：０］が”００００”の場合、クランプ回路ＣＬＴの電流供給能力が最大となる。この場合において、検索トランジスタ等のオフリークおよびゲートリークに関わらず、マッチラインＭＬＴが確実にプリチャージレベルを維持することができるように、クランプ回路ＣＬＴが設計される。これは、クランプ回路ＣＬ１も同様である。

そして、クロックＣＬＫに同期してクランプ強度調整信号Ｔｕｎｅ［３：０］がカウントアップしていくことにより、クランプ回路ＣＬＴの電流供給能力が次第に下がっていく。図３では、クランプ強度調整信号Ｔｕｎｅ［３：０］が”０１１０”になったときにマッチラインＭＬＴがプリチャージレベルから低下する、すなわち電位判定回路ＭＡＴによる判定結果が論理ハイレベルから論理ローレベルに遷移した一例を示している。

この場合、カウンター回路Ｇ３は、マッチラインＭＬＴの電位が論理ローレベルであると判定される直前のクランプ強度調整信号Ｔｕｎｅ［３：０］の値である”０１０１”を保持する。ここでは、カウンター回路Ｇ３は、”０１０１”の値を有するクランプ制御信号ＣＬＰ［３：０］をクランプ回路ＣＬ１へ出力する。すなわち、チューニング部５２は、マッチラインＭＬＴのプリチャージレベルを維持できる最小限のクランプ強度に対応するクランプ制御信号ＣＬＰ［３：０］をメモリ部５１の特性調整回路であるクランプ回路ＣＬ１へ出力する。

ところで、冗長構成を用いた従来の救済方法では、製造ばらつきおよび特性変動を考慮してマージンを多くとる必要があるため、安定した歩留を実現することが困難である。しかしながら、本発明の第１の実施の形態に係る半導体装置１０１では、チューニング部５２におけるＣＡＭメモリ回路ＣＭの動作特性に応じてメモリ部５１におけるクランプ回路ＣＬ１の電流供給能力を設定する。

ここで、製造ばらつきにより検索トランジスタの閾値電圧が小さくなった場合には、マッチラインＭＬ１の放電は容易になる一方で、検索トランジスタのオフリークが増加することから、マッチラインＭＬ１におけるプリチャージレベルの維持が難しくなる。しかしながら、本発明の第１の実施の形態に係る半導体装置１０１では、クランプ回路ＣＬ１のクランプ強度をマッチラインＭＬ１のプリチャージレベルが低下しないレベルに設定するため、製造ばらつきおよび特性変動による影響を抑制することができる。

一方、製造ばらつきにより検索トランジスタの閾値電圧が大きくなった場合には、検索トランジスタのオフリークが減少することによりマッチラインＭＬ１におけるプリチャージレベルの維持が容易になるが、マッチラインＭＬ１の放電は困難になる。しかしながら、本発明の第１の実施の形態に係る半導体装置１０１では、カウンター回路Ｇ３は、マッチラインＭＬＴの電位が論理ローレベルであると判定される直前のクランプ強度調整信号Ｔｕｎｅ［３：０］を保持し、このクランプ強度調整信号Ｔｕｎｅ［３：０］に対応するクランプ制御信号ＣＬＰ［３：０］をクランプ回路ＣＬ１へ出力する。このような構成により、クランプ回路ＣＬ１のクランプ強度をマッチラインＭＬ１のプリチャージレベルを維持できる最小限のレベルに設定するため、検索トランジスタの閾値電圧がばらつきによって大きくなった場合でもマッチラインＭＬ１の放電に対する妨げを最小限にすることができる。

また、本発明の第１の実施の形態に係る半導体装置１０１では、チューニング部５２は、メモリ部５１と同様の構成を有している。すなわち、チューニング部５２は、メモリ部５１と同様の構成を有するＣＡＭメモリ回路と、プリチャージ回路と、クランプ回路と、電位判定回路とを備える。このような構成により、チューニング部５２においてメモリ部５１の特性を正確に再現することができるため、検索トランジスタ等の製造ばらつきおよび特性変動に適切に対応したメモリ部５１の特性調整を行なうことができる。

したがって、本発明の第１の実施の形態に係る半導体装置１０１では、製造ばらつきおよび特性変動による影響を抑制することができるため、歩留を安定させることができる。

また、本発明の第１の実施の形態に係る半導体装置１０１では、メモリ部５１は、マッチライン１本あたり７２ビット分のＣＡＭメモリ回路ＣＭを含む。これに対して、チューニング部５２は、マッチライン１本あたり７９ビット分のＣＡＭメモリ回路ＣＭを含む。このような構成により、クランプ回路ＣＬ１の電流供給能力に（７９−７２）／７２＝９．７％のマージンを持たせることができるため、検索トランジスタ等の製造ばらつきおよび特性変動に対するマッチラインＭＬ１のプリチャージレベルの維持特性を改善することができる。また、このように、チューニング部５１におけるＣＡＭメモリ回路ＣＭの個数を変更することにより、検索トランジスタ等の製造ばらつきおよび特性変動に対するマージン値を正確かつ容易に設定することができる。

なお、本発明の第１の実施の形態に係る半導体装置１０１では、マッチラインＭＬ１のプリチャージレベルの維持特性に対する検索トランジスタ等の製造ばらつきおよび特性変動の影響を抑制することを目的としているが、これに限定するものではない。半導体装置が、マッチラインＭＬ１の放電特性に対する検索トランジスタ等の製造ばらつきおよび特性変動の影響を抑制する構成であってもよい。この場合、クランプ回路ＣＬ１，ＣＬＴにおけるＰチャネルＭＯＳトランジスタは、電源電圧が供給される電源電圧ノードではなく接地電圧が供給される接地電圧ノードに接続される導通電極を有する。すなわち、クランプ回路ＣＬ１，ＣＬＴは、ＣＡＭメモリ回路ＣＭがマッチラインＭＬ１をディスチャージするとき、マッチラインＭＬ１の放電が十分に行なわれるように、マッチラインＭＬ１から接地電圧ノードへの電流を供給する。また、この場合、メモリ部５１におけるマッチライン１本あたりのＣＡＭメモリ回路ＣＭの個数が、チューニング部５２におけるマッチライン１本あたりのＣＡＭメモリ回路ＣＭの個数より多い構成とする。このような構成により、マッチラインＭＬ１の放電特性を改善するためのマージンを向上させることができる。

また、チューニング部５２におけるＣＡＭメモリ回路ＣＭが含むメモリセルの記憶データの値を変えることにより、マッチラインＭＬＴの電位に対するオフリークおよびゲートリークの影響度を変えることができるため、このような方法でもマッチラインＭＬ１のプリチャージレベルの維持特性のマージンを容易に変更することが可能である。

また、本発明の第１の実施の形態に係る半導体装置１０１では、メモリ部５１およびチューニング部５２は、同じ半導体チップに搭載される、すなわち１個の半導体集積回路に含まれる。このような構成により、チューニング部５２は、メモリ部５１における検索トランジスタ等の特性変動および製造ばらつきに正確に対応した電流供給能力をクランプ回路ＣＬ１に設定することができる。たとえば、大口径ウエハで見られるウエハ面内の製造ばらつきの影響を抑制することができる。

ここで、クランプ回路ＣＬ１およびＣＬＴのクランプ強度すなわちクランプ回路内のＰチャネルＭＯＳトランジスタのゲート電圧設定を半導体チップ内の電気ヒューズ等により物理的に固定する場合には、この固定されたゲート電圧はメモリ部５１に供給される電源電圧ＶＤＤ１に依存しない。このため、クランプ強度が設定されたメモリ部５１が電源電圧等の製品規格を満足するかどうかを確認する製品規格テストにおいて、メモリ部５１に供給される電源電圧ＶＤＤ１に依存しないようなクランプ強度の設定値をチューニング部５２が生成する必要がある。

そこで、本発明の第１の実施の形態に係る半導体装置１０１では、メモリ部５１に供給される電源電圧ＶＤＤ１とは別の電源電圧ＶＤＤＴをチューニング部５２に供給する。このような構成により、製品規格テスト時にチューニング部５２をメモリ部５１と別の一定電圧で動作させることができる。これにより、クランプ回路ＣＬ１のクランプ強度をメモリ部５１に供給される電源電圧に依存せずに安定して設定することができるため、メモリ部５１の製品規格テストを安定して行なうことができる。

なお、チューニング部５２にメモリ部５１と同一の電源電圧が供給されると仮定した場合、クランプ回路ＣＬ１のクランプ強度をメモリ部５１に供給される電源電圧に依存せずに安定して設定するためには、チューニング部５２に供給される電源電圧を所定電圧とした状態でクランプ回路ＣＬ１のクランプ強度を設定し、その後、メモリ部５１およびチューニング部５２の電源電圧を、製品規格テストを行なうための所望の電圧値に変更する必要がある。そして、この電圧変更によってテスト時間が増大する等の問題が発生してしまう。しかしながら、本発明の第１の実施の形態に係る半導体装置１０１では、メモリ部５１に供給される電源電圧ＶＤＤ１とは別の電源電圧ＶＤＤＴをチューニング部５２に供給する構成により、このような問題を解決することができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてマージンを設定するための構成を変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図４は、本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
図４を参照して、半導体装置１０２は、メモリ部５１と、チューニング部６２とを備える。チューニング部６２は、ＣＡＭメモリ回路ＣＭ１Ｔ〜ＣＭ７２Ｔと、プリチャージ回路ＰＲＴと、クランプ回路（第２の特性調整回路）ＣＬＴＢと、電位判定回路ＭＡＴと、マッチラインＭＬＴと、クランプ制御信号生成回路１１とを含む。クランプ回路ＣＬＴＢは、ＰチャネルＭＯＳトランジスタＭ５１，Ｍ５２，Ｍ５３，Ｍ５４を含む。

ＰチャネルＭＯＳトランジスタＭ５１，Ｍ５２，Ｍ５３，Ｍ５４のサイズは、それぞれクランプ回路ＣＬ１におけるＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のサイズの９０％である。このような構成により、クランプ回路ＣＬ１の電流供給能力に１０％のマージンを持たせることができるため、検索トランジスタ等の製造ばらつきおよび特性変動に対するマッチラインＭＬ１のプリチャージレベルの維持特性を改善することができる。

このため、チューニング部６２は、メモリ部５１と同様に、マッチライン１本あたり７２ビット分のＣＡＭメモリ回路ＣＭを含む構成でよいことから、本発明の第１の実施の形態に係る半導体装置１０１と比べて回路構成の簡易化を図ることができる。

その他の構成および動作は第１の実施の形態に係る半導体装置１０１と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第２の実施の形態に係る半導体装置１０２では、本発明の第１の実施の形態に係る半導体装置と同様に、製造ばらつきおよび特性変動による影響を抑制することができるため、歩留を安定させることができる。

なお、本発明の第１の実施の形態において述べたように、半導体装置は、マッチラインＭＬ１の放電特性に対する検索トランジスタ等の製造ばらつきおよび特性変動の影響を抑制する構成であってもよい。この場合、クランプ回路ＣＬＴＢにおけるＰチャネルＭＯＳトランジスタＭ５１，Ｍ５２，Ｍ５３，Ｍ５４のサイズは、それぞれクランプ回路ＣＬ１におけるＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のサイズより大きくなるように設定される。このような構成により、マッチラインＭＬ１の放電特性を改善するためのマージンを向上させることができる。

＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて特性調整方法を変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図５は、本発明の第３の実施の形態に係る半導体装置の構成を示す図である。
図５を参照して、半導体装置１０３は、メモリ部７１と、チューニング部７２とを備える。メモリ部７１は、ＣＡＭメモリ回路ＣＭ１〜ＣＭ７２と、プリチャージ回路ＰＲ１と、電位判定回路（第１の特性調整回路）ＭＡ２と、マッチラインＭＬ１とを含む。図５では、マッチラインＭＬ１に対応する回路を示しているが、メモリ部７１は、複数本のマッチラインＭＬおよびこれらに対応する回路を備える構成であってもよい。

プリチャージ回路ＰＲ１は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ２１を含む。電位判定回路ＭＡ２は、ＰチャネルＭＯＳトランジスタＭ６１と、ＮチャネルＭＯＳトランジスタＭ６２，Ｍ６３，Ｍ６４，Ｍ６５，Ｍ６６とを含む。

チューニング部７２は、ＣＡＭメモリ回路ＣＭ１Ｔ〜ＣＭ７２Ｔと、プリチャージ回路ＰＲＴと、電位判定回路（第２の特性調整回路）ＭＡＴ２と、マッチラインＭＬＴと、閾値制御信号生成回路１４とを含む。プリチャージ回路ＰＲＴは、ＰチャネルＭＯＳトランジスタＭ４１を含む。電位判定回路ＭＡＴ２は、ＰチャネルＭＯＳトランジスタＭ６１Ｔと、ＮチャネルＭＯＳトランジスタＭ６２Ｔ，Ｍ６３Ｔ，Ｍ６４Ｔ，Ｍ６５Ｔ，Ｍ６６Ｔとを含む。閾値制御信号生成回路１４は、ＮＯＴゲートＧ３１と、ＡＮＤゲートＧ３２と、カウンター回路Ｇ３３とを含む。

図６（ａ）および（ｂ）は、検索トランジスタの製造ばらつきによる影響を示すグラフ図である。図６（ａ）は、検索トランジスタの閾値電圧が製造ばらつきによって小さくなった場合を示している。図６（ｂ）は、検索トランジスタの閾値電圧が製造ばらつきによって大きくなった場合を示している。図６において、Ｖｔｈ１はマッチラインＭＬ１の電位が論理ハイレベルであるか論理ローレベルであるかを電位判定回路ＭＡＴ２が判定するための閾値電圧である。

図６（ａ）を参照して、プリチャージ制御信号／ＰＲＥが論理ローレベルになると、プリチャージ回路ＰＲ１におけるＰチャネルＭＯＳトランジスタＭ２１がオン状態となるため、マッチラインＭＬ１が論理ハイレベルにプリチャージされる。そして、検索ラインＳＬ１および／ＳＬ１を介して検索データがＣＡＭメモリ回路ＣＭ１へ出力される。

検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致する場合には、ＣＡＭメモリ回路ＣＭ１は、マッチラインＭＬ１をプリチャージレベルである論理ハイレベルに維持する。ここで、検索トランジスタの閾値電圧が大きいことから、検索トランジスタのオフリーク電流が小さい。このため、マッチラインＭＬ１の電位の低下レベルが小さいことから、マッチラインＭＬ１の電位と閾値電圧Ｖｔｈ１との差が大きくなる、すなわちマッチラインＭＬ１の電位が論理ハイレベルであると正しく判定されるためのマージンＶＭＨが大きくなる（図６（ａ）のＡ）。

一方、検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致しない場合には、マッチラインＭＬ１は放電により論理ローレベルとなる。しかしながら、検索トランジスタの閾値電圧が大きいことから、マッチラインＭＬ１の放電が困難となり、マッチラインＭＬ１の電位の低下レベルが小さい。このため、マッチラインＭＬ１の電位と閾値電圧Ｖｔｈ１との差が小さくなる、すなわちマッチラインＭＬ１の電位が論理ローレベルであると正しく判定されるためのマージンＶＭＬが小さくなる（図６（ａ）のＢ）。

図６（ｂ）を参照して、検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致しない場合には、マッチラインＭＬ１は放電により論理ローレベルとなる。ここで、検索トランジスタの閾値電圧が大きいことから、検索トランジスタのオフリーク電流が大きくなるため、マッチラインＭＬ１の電位の低下レベルが大きい。このため、マッチラインＭＬ１の電位と閾値電圧Ｖｔｈ１との差が大きくなる、すなわちマッチラインＭＬ１の電位が論理ローレベルであると正しく判定されるためのマージンＶＭＬが大きくなる（図６（ｂ）のＡ）。

一方、検索データとＣＡＭメモリ回路ＣＭ１の記憶データとが一致する場合には、ＣＡＭメモリ回路ＣＭ１は、マッチラインＭＬ１をプリチャージレベルである論理ハイレベルに維持する。しかしながら、検索トランジスタの閾値電圧が小さいことから、検索トランジスタのオフリーク電流が大きくなるため、プリチャージレベルの維持が困難となり、マッチラインＭＬ１の電位の低下レベルが大きい。このため、マッチラインＭＬ１の電位と閾値電圧Ｖｔｈ１との差が小さくなる、すなわちマッチラインＭＬ１の電位が論理ハイレベルであると正しく判定されるためのマージンＶＭＨが小さくなる（図６（ｂ）のＢ）。

再び図５を参照して、メモリ部７１およびチューニング部７２は、マッチライン１本あたり７２ビット分のＣＡＭメモリ回路ＣＭを備える。

電位判定回路ＭＡ２は、メモリ部７１の特性調整回路である。すなわち、電位判定回路ＭＡ２は、チューニング部７２から受けた閾値制御信号ＴＨＣ［３：０］に基づいて、マッチラインＭＬ１の電位レベルを判定するための閾値電圧Ｖｔｈ１を変更する。より詳細には、ＮチャネルＭＯＳトランジスタＭ６３，Ｍ６４，Ｍ６５，Ｍ６６は、閾値制御信号ＴＨＣのＬＳＢである１ビット目，２ビット目，３ビット目，ＭＳＢである４ビット目にそれぞれ基づいてオン状態およびオフ状態を切り替える。そして、ＮチャネルＭＯＳトランジスタＭ６３，Ｍ６４，Ｍ６５，Ｍ６６は、この順番にサイズがたとえば２倍になっていくように設定される。

チューニング部７２は、メモリ部７１とほぼ同一の構成を有しているが、メモリ部７１とは異なり、電位判定回路ＭＡＴ２の閾値電圧を調整するためのＮチャネルＭＯＳトランジスタＭ６３Ｔ，Ｍ６４Ｔ，Ｍ６５Ｔ，Ｍ６６ＴのサイズがそれぞれＮチャネルＭＯＳトランジスタＭ６２，Ｍ６３，Ｍ６４，Ｍ６５，Ｍ６６のサイズより小さい。このような構成により、電位判定回路ＭＡ２の閾値電圧にマージンを持たせることができるため、トランジスタ等の製造ばらつきおよび特性変動によるマッチラインＭＬ１の電位レベルの誤判定をさらに確実に防ぐことができる。

なお、本発明の第１の実施の形態において述べたように、半導体装置は、マッチラインＭＬ１の放電特性に対する検索トランジスタ等の製造ばらつきおよび特性変動の影響を抑制する構成であってもよい。この場合、電位判定回路ＭＡＴ２の閾値電圧を調整するためのＮチャネルＭＯＳトランジスタＭ６３Ｔ，Ｍ６４Ｔ，Ｍ６５Ｔ，Ｍ６６ＴのサイズがそれぞれＮチャネルＭＯＳトランジスタＭ６２，Ｍ６３，Ｍ６４，Ｍ６５，Ｍ６６のサイズより大きくなるように設定される。

電位判定回路ＭＡ２は、マッチラインＭＬ１の電位と閾値電圧Ｖｔｈ１とを比較し、比較結果に基づいてマッチラインＭＬ１の電位が論理ハイレベルであるか論理ローレベルであるかを判定する。この判定結果すなわち検索データのサーチ結果を示す信号が電位判定回路ＭＡ２から出力される。

電位判定回路ＭＡＴ２は、チューニング部７２の特性調整回路である。すなわち、電位判定回路ＭＡＴ２は、閾値調整信号Ｔｕｎｅ［３：０］に基づいて、マッチラインＭＬＴの電位レベルを判定するための閾値電圧Ｖｔｈ２を変更する。より詳細には、ＮチャネルＭＯＳトランジスタＭ６３，Ｍ６４，Ｍ６５，Ｍ６６は、閾値調整信号ＴｕｎｅのＬＳＢである１ビット目，２ビット目，３ビット目，ＭＳＢである４ビット目にそれぞれ基づいてオン状態およびオフ状態を切り替える。そして、ＮチャネルＭＯＳトランジスタＭ６３，Ｍ６４，Ｍ６５，Ｍ６６は、この順番にサイズがたとえば２倍になっていくように設定される。

電位判定回路ＭＡＴ２は、マッチラインＭＬＴの電位と閾値電圧Ｖｔｈ２とを比較し、比較結果に基づいてマッチラインＭＬＴの電位が論理ハイレベルであるか論理ローレベルであるかを判定し、判定結果を示す判定信号を閾値制御信号生成回路１４へ出力する。

閾値制御信号生成回路１４は、マッチラインＭＬＴの電位判定結果および閾値電圧Ｖｔｈ２に基づいて閾値制御信号ＴＨＣ［３：０］を生成する。

より詳細には、ＮＯＴゲートＧ３１は、電位判定回路ＭＡＴ２から受けた判定信号の論理レベルを反転する。

ＡＮＤゲートＧ３２は、ＮＯＴゲートＧ３１から受けた信号と外部から受けたクロックＣＬＫとの論理積を出力する。

カウンター回路Ｇ３３は、マッチラインＭＬＴの電位の論理レベルがどの閾値電圧で変わったかを監視する。カウンター回路Ｇ３３は、電位判定回路ＭＡＴ２から受けた判定信号の論理レベルが変わる直前の閾値調整信号Ｔｕｎｅ［３：０］を保持し、保持している閾値調整信号に基づいて閾値制御信号ＴＨＣ［３：０］を生成する。

図７は、チューニング部７２が閾値制御信号を生成する際の動作を示すタイムチャートである。

図７を参照して、まず、リセット信号／ＲＳＴおよびプリチャージ制御信号／ＰＲＥを論理ローレベルにすることによりマッチラインＭＬＴをプリチャージする。

次に、リセット信号／ＲＳＴおよびプリチャージ制御信号／ＰＲＥを論理ハイレベルにした後、閾値調整信号Ｔｕｎｅ［３：０］をクロックＣＬＫに同期させて”００００”から１ずつカウントアップさせる。

ここで、閾値調整信号Ｔｕｎｅ［３：０］が”００００”の場合、電位判定回路ＭＡＴ２の閾値電圧Ｖｔｈ２が最大となる。この場合において、検索トランジスタ等のオフリークおよびゲートリークに関わらず、プリチャージレベルを維持すべきときにマッチラインＭＬＴが確実に論理ハイレベルであると判定されるように、電位判定回路ＭＡＴ２が設計される。これは、電位判定回路ＭＡ２も同様である。

そして、クロックＣＬＫに同期して閾値調整信号Ｔｕｎｅ［３：０］がカウントアップしていくことにより、電位判定回路ＭＡＴ２の閾値電圧が次第に下がっていく。図７では、閾値調整信号Ｔｕｎｅ［３：０］が”０１１０”になったときに電位判定回路ＭＡＴ２による判定結果が論理ハイレベルから論理ローレベルに遷移した一例を示している。

この場合、カウンター回路Ｇ３３は、マッチラインＭＬＴの電位が論理ローレベルであると判定される直前の閾値調整信号Ｔｕｎｅ［３：０］の値である”０１０１”を保持する。ここでは、カウンター回路Ｇ３３は、”０１０１”の値を有する閾値制御信号ＴＨＣ［３：０］を電位判定回路ＭＡ２へ出力する。すなわち、チューニング部７２は、マッチラインＭＬＴの電位が論理ハイレベルであると正しく判定される最小限の閾値電圧Ｖｔｈ２に対応する閾値制御信号ＴＨＣ［３：０］をメモリ部７１の特性調整回路である電位判定回路ＭＡ２へ出力する。

ところで、冗長構成を用いた従来の救済方法では、製造ばらつきおよび特性変動を考慮してマージンを多くとる必要があるため、安定した歩留を実現することが困難である。しかしながら、本発明の第３の実施の形態に係る半導体装置１０３では、チューニング部７２におけるＣＡＭメモリ回路ＣＭの動作特性に応じてメモリ部７１における電位判定回路ＭＡ２の閾値電圧を設定する。

ここで、製造ばらつきにより検索トランジスタの閾値電圧が大きくなった場合には、マッチラインＭＬ１の電位が論理ローレベルであると正しく判定されるためのマージンＶＭＬが大きくなるが、マッチラインＭＬ１の電位が論理ハイレベルであると正しく判定されるためのマージンＶＭＨが小さくなる。しかしながら、本発明の第３の実施の形態に係る半導体装置１０３では、プリチャージレベルを維持すべき場合においてマッチラインＭＬＴが論理ローレベルであると判定されないレベルに電位判定回路ＭＡ２の閾値電圧を設定するため、検索トランジスタの閾値電圧がばらつきによって大きくなった場合でもマッチラインＭＬ１の電位の誤判定を防ぐことができる。

一方、製造ばらつきにより検索トランジスタの閾値電圧が小さくなった場合には、マッチラインＭＬ１の電位が論理ハイレベルであると正しく判定されるためのマージンＶＭＨが大きくなるが、マッチラインＭＬ１の電位が論理ローレベルであると正しく判定されるためのマージンＶＭＬが小さくなる。しかしながら、本発明の第３の実施の形態に係る半導体装置１０３では、カウンター回路Ｇ３３は、プリチャージレベルを維持すべき場合においてマッチラインＭＬＴの電位が論理ローレベルであると判定される直前の閾値調整信号Ｔｕｎｅ［３：０］を保持し、この閾値調整信号Ｔｕｎｅ［３：０］に対応する閾値制御信号ＴＨＣ［３：０］を電位判定回路ＭＡ２へ出力する。このような構成により、電位判定回路ＭＡ２の閾値電圧Ｖｔｈ１をマッチラインＭＬ１が論理ハイレベルであると判定される最小限のレベルに設定するため、検索トランジスタの閾値電圧がばらつきによって小さくなった場合でもマッチラインＭＬ１の電位の誤判定を防ぐことができる。

その他の構成および動作は第１の実施の形態に係る半導体装置１０１と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第３の実施の形態に係る半導体装置１０３では、本発明の第１の実施の形態に係る半導体装置と同様に、製造ばらつきおよび特性変動による影響を抑制することができるため、歩留を安定させることができる。

本発明の第１〜第３の実施の形態では、半導体装置がＣＡＭである場合について説明したが、半導体装置がＳＲＡＭ（Static Random Access Memory）およびＤＲＡＭ（Dynamic Random Access Memory）等の他のメモリであっても本発明を適用することが可能である。すなわち、データを記憶するメモリ回路と、メモリ回路に結合され、記憶データに基づく信号が現われる、たとえば記憶データの読み出し結果または検索結果を示す信号が現われる制御線とを備える半導体装置であれば、本発明を適用することが可能である。

＜第４の実施の形態＞
本実施の形態は、ＳＲＡＭである半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図８は、本発明の第４の実施の形態に係る半導体装置１０４の構成を示す機能ブロック図である。

図８を参照して、半導体装置１０４は、メモリ部８１と、チューニング部８２とを備える。メモリ部８１は、ＳＲＡＭメモリセルＭＣＳ１〜ＭＣＳ７２と、プリチャージ回路ＰＲ１，ＰＲ２と、ビットライン負荷回路（第１の特性調整回路）ＬＤ１，ＬＤ２と、ＳＲＡＭセンスアンプ（電位判定回路）ＳＳＡ１と、ビットラインＢＬ１，／ＢＬ１とを含む。図８では、ビットラインＢＬ１，／ＢＬ１に対応する回路を示しているが、メモリ部８１は、複数本のビットラインＢＬ，／ＢＬおよびこれらに対応する回路を備える構成であってもよい。

プリチャージ回路ＰＲ１は、ＰチャネルＭＯＳトランジスタＭ２１を含む。プリチャージ回路ＰＲ２は、ＰチャネルＭＯＳトランジスタＭ２２を含む。ビットライン負荷回路ＬＤ１は、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を含む。ビットライン負荷回路ＬＤ２は、ＰチャネルＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１７，Ｍ１８を含む。

チューニング部８２は、ＳＲＡＭメモリセルＭＣＳ１Ｔ〜ＭＣＳ７９Ｔと、プリチャージ回路ＰＲＴ１，ＰＲＴ２と、ビットライン負荷回路（第２の特性調整回路）ＬＤＴ１，ＬＤＴ２と、ＳＲＡＭセンスアンプＳＳＡＴと、ビットラインＢＬＴ，／ＢＬＴと、負荷制御信号生成回路１５とを含む。負荷制御信号生成回路１５は、ＡＮＤゲートＧ１１と、カウンター回路Ｇ１２とを含む。

以下、ＳＲＡＭメモリセルＭＣＳ１〜ＭＣＳ７２，ＭＣＳ１Ｔ〜ＭＣＳ７９Ｔの各々をＳＲＡＭメモリセルＭＣＳと称する場合がある。また、以下ではＳＲＡＭメモリセルＭＣＳの説明としてＳＲＡＭメモリセルＭＣＳ１について代表的に説明する場合があるが、他のＳＲＡＭメモリセルの構成および動作はＳＲＡＭメモリセルＭＣＳ１と同様であるため、詳細な説明は繰り返さない。

ただし、ＳＲＡＭメモリセルＭＣＳ１〜ＭＣＳ７２には電源電圧ＶＤＤ１が供給される一方で、ＳＲＡＭメモリセルＭＣＳ１Ｔ〜ＭＣＳ７９Ｔには電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤＴが供給される。

図９は、本発明の第４の実施の形態に係る半導体装置１０４におけるＳＲＡＭメモリセルの構成を示す回路図である。

図９を参照して、ＳＲＡＭメモリセルＭＣＳ１は、ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｍ９１，Ｍ９２と、ＮチャネルＭＯＳトランジスタＭ９３，Ｍ９４と、ＰチャネルＭＯＳトランジスタＭ９５，Ｍ９６とを含む。

ＳＲＡＭメモリセルＭＣＳ１は、データ読み出し時、記憶データに基づいて、ビットラインＢＬ１，／ＢＬ１をプリチャージレベルに維持するか、あるいは、ビットラインＢＬ１，／ＢＬ１をディスチャージすることによりプリチャージレベルから低下させる。

より詳細には、ＰチャネルＭＯＳトランジスタＭ９５は、電源電圧ＶＤＤ１の供給される電源電圧ノードとストレージノードＮＳ１との間に接続されかつそのゲートがストレージノードＮＳ２に接続される。ＮチャネルＭＯＳトランジスタＭ９３は、ストレージノードＮＳ１と接地電圧ＶＳＳの供給される接地電圧ノードとの間に接続されかつそのゲートがストレージノードＮＳ２に接続される。ＰチャネルＭＯＳトランジスタＭ９６は、電源電圧ノードとストレージノードＮＳ２の間に接続されかつそのゲートがストレージノードＮＳ１に接続される。ＮチャネルＭＯＳトランジスタＭ９４は、ストレージノードＮＳ２と接地電圧ノードとの間に接続されかつそのゲートがストレージノードＮＳ１に接続される。ＮチャネルＭＯＳトランジスタＭ９１およびＭ９２は、ワードラインＷＬに供給される電圧に従ってストレージノードＮＳ１およびＮＳ２を、それぞれ、ビットラインＢＬ１および／ＢＬ１に結合する。

ＳＲＡＭメモリセルＭＣＳ１においては、ＮチャネルＭＯＳトランジスタＭ９３およびＭ９５がＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＭ９４およびＭ９６が、ＣＭＯＳインバータを構成する。これらのインバータの入力および出力が交差結合されてインバータラッチ（フリップフロップ）を構成する。ストレージノードＮＳ１およびＮＳ２には、互いに相補なデータが保持される。

再び図８を参照して、ビットライン負荷回路ＬＤ１，ＬＤ２は、メモリ部８１の特性調整回路である。すなわち、ビットライン負荷回路ＬＤ１，ＬＤ２は、ＳＲＡＭメモリセルＭＣＳに対するデータ読み出し特性を向上するためにビットラインＢＬ１，／ＢＬ１に電流を供給する。

より詳細には、ビットライン負荷回路ＬＤ１，ＬＤ２は、ＳＲＡＭセンスアンプＳＳＡ１が高感度でかつ高速にビットラインＢＬ１，／ＢＬ１の電位差ΔＶＢＬを検出して増幅することができるように、ビットラインＢＬ１，／ＢＬ１の電位を最適化する。

ここで、一般的に、ＳＲＡＭメモリセルＭＣＳが含むトランジスタはサイズが小さいことから、ＳＲＡＭメモリセルＭＣＳの電流駆動能力は小さい。このため、電位差ΔＶＢＬが小さいことから、ビットラインＢＬ１，／ＢＬ１に適度な負荷を設ける必要がある。

たとえば、ＳＲＡＭメモリセルＭＣＳにおいて、記憶ノードＮＳ１が論理ハイレベルであり、記憶ノードＮＳ２が論理ローレベルであると仮定する。このとき、ビットラインＢＬ１，／ＢＬ１が電源電圧ＶＤＤレベルにプリチャージされている状態において、ワードラインＷＬの電位を論理ハイレベルとする。これにより、ＮチャネルＭＯＳトランジスタＭ９４を介してビットライン／ＢＬ１が論理ローレベル側に遷移するすなわちディスチャージされる。このとき、ビットラインＢＬ１とビットライン／ＢＬ１との間の寄生容量、およびＳＲＡＭメモリセルＭＣＳにおけるアクセストランジスタがＮチャネルＭＯＳトランジスタであることにより、ビットラインＢＬは電源電圧ＶＤＤレベルから（電源電圧ＶＤＤ−アクセストランジスタの閾値電圧Ｖｔｈ）レベルまで容易に低下する。このため、ΔＶＢＬは、電源電圧ＶＤＤレベルよりも低い電位で発生する。すなわち、ΔＶＢＬは、電源電圧ＶＤＤレベルとビットライン／ＢＬ１の電位との差ではなく、電源電圧ＶＤＤレベルからレベルの低下したビットラインＢＬ１の電位とビットライン／ＢＬ１の電位との差となる。このため、ＳＲＡＭセンスアンプＳＳＡ１の感度が最適となる電位が電源電圧ＶＤＤレベルに設定されている場合には、ΔＶＢＬに対するＳＲＡＭセンスアンプＳＳＡ１の感度が低下してしまう。

しかしながら、本発明の第４の実施の形態に係る半導体装置１０４では、ビットライン負荷回路ＬＤ１を備える構成により、ビットラインＢＬ１のプリチャージレベルを維持することができる。したがって、ΔＶＢＬが電源電圧ＶＤＤレベルで発生するため、アクセストランジスタの閾値電圧のばらつきに関わらずＳＲＡＭセンスアンプＳＳＡ１の感度が最適となる電位でΔＶＢＬの検出および増幅を行なうことができる。

図１０（ａ）および（ｂ）は、アクセストランジスタおよびビットライン負荷回路におけるトランジスタの製造ばらつきによる影響を示すグラフ図である。図１０（ａ）は、各トランジスタの閾値電圧が製造ばらつきによって大きくなった場合を示している。図１０（ｂ）は、各トランジスタの閾値電圧が製造ばらつきによって小さくなった場合を示している。

図１０（ａ）を参照して、プリチャージ制御信号／ＰＲＥが論理ローレベルになると、プリチャージ回路ＰＲ１，ＰＲ２，ＰＲ１Ｔ，ＰＲ２ＴにおけるＰチャネルＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ４１，Ｍ４２がそれぞれオン状態となるため、ビットラインＢＬ１，／ＢＬ１，ＢＬ１Ｔ，／ＢＬ１Ｔが論理ハイレベルにプリチャージされる。

アクセストランジスタの閾値電圧およびビットライン負荷回路におけるトランジスタの閾値電圧が大きくなった場合には、ΔＶＢＬが小さくなり、また、ΔＶＢＬが発生する電位が低くなる。このため、ΔＶＢＬに対するＳＲＡＭセンスアンプＳＳＡ１の感度が低下してしまい、データ読み出し特性が劣化してしまう。

図１０（ｂ）を参照して、アクセストランジスタの閾値電圧およびビットライン負荷回路におけるトランジスタの閾値電圧が小さくなった場合には、ΔＶＢＬが大きくなり、また、プリチャージレベルが維持されるべきビットラインの電位低下が小さくなるため、ΔＶＢＬが電源電圧ＶＤＤレベル付近で発生する。このため、ΔＶＢＬに対するＳＲＡＭセンスアンプＳＳＡ１の感度は低下せず、データ読み出し特性は良好である。しかしながら、この場合、ビットライン負荷回路からの貫通電流が大きくなるため、半導体装置１０４の動作電流が大きくなってしまう。

再び図８を参照して、メモリ部８１は、ビットライン１組あたり７９ビット分のＳＲＡＭメモリセルＭＣＳを備える。

ビットライン負荷回路ＬＤ１は、ＳＲＡＭメモリセルＭＣＳに対するデータ読み出し特性を向上するためにビットラインＢＬ１に電流を供給する。ビットライン負荷回路ＬＤ１は、チューニング部８２から受けた負荷制御信号ＬＤＣ［３：０］に基づいて、電流供給能力を変更する。より詳細には、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、負荷制御信号ＬＤＣのＬＳＢである１ビット目，２ビット目，３ビット目，ＭＳＢである４ビット目にそれぞれ基づいてオン状態およびオフ状態を切り替える。そして、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、この順番にサイズがたとえば２倍になっていくように設定される。

ビットライン／ＢＬ１に対応するビットライン負荷回路ＬＤ２の構成および動作はビットライン負荷回路ＬＤ１と同様であるため、ここでは詳細な説明を繰り返さない。

チューニング部８２は、メモリ部８１とほぼ同一の構成を有しているが、メモリ部８１とは異なり、ビットライン１組あたり７９ビット分のＳＲＡＭメモリセルＭＣＳを含む。

ＳＲＡＭセンスアンプＳＳＡ１は、ラッチ型のセンスアンプであり、ビットラインＢＬ１および／ＢＬ１に現われた読み出し信号すなわち電位差ΔＶＢＬを検出し、検出した電位差ΔＶＢＬを増幅する。そして、ＳＲＡＭセンスアンプＳＳＡ１は、増幅した電位差に基づいて論理ハイレベルまたは論理ローベルの信号をＳＲＡＭメモリセルＭＣＳに対するデータ読み出し結果として出力する。

チューニング部８２において、ビットライン負荷回路ＬＤＴ１は、ＳＲＡＭメモリセルＭＣＳに対するデータ読み出し特性を向上するためにビットラインＢＬＴに電流を供給する。ビットライン負荷回路ＬＤＴ１は、負荷調整信号Ｔｕｎｅ［３：０］に基づいて、電流供給能力を変更する。より詳細には、ＰチャネルＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４は、負荷調整信号ＴｕｎｅのＬＳＢである１ビット目，２ビット目，３ビット目，ＭＳＢである４ビット目にそれぞれ基づいてオン状態およびオフ状態を切り替える。そして、ＰチャネルＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４は、この順番にサイズがたとえば２倍になっていくように設定される。

ビットライン／ＢＬＴに対応するビットライン負荷回路ＬＤＴ２の構成および動作はビットライン負荷回路ＬＤＴ１と同様であるため、ここでは詳細な説明を繰り返さない。

ＳＲＡＭセンスアンプＳＳＡＴは、ラッチ型のセンスアンプであり、ビットラインＢＬＴおよび／ＢＬＴに現われた読み出し信号すなわち電位差ΔＶＢＬを検出し、検出した電位差ΔＶＢＬを増幅する。そして、ＳＲＡＭセンスアンプＳＳＡＴは、増幅した電位差に基づいて論理ハイレベルまたは論理ローベルの信号をＳＲＡＭメモリセルＭＣＳに対するデータ読み出し結果ＲＥ＿ＰＡＳＳとして負荷制御信号生成回路１５へ出力する。

負荷制御信号生成回路１５は、ＳＲＡＭセンスアンプＳＳＡＴの出力信号およびビットライン負荷回路ＬＤＴ１，ＬＤＴ２のビットラインＢＬＴ，／ＢＬＴに対する電流供給能力に基づいて負荷制御信号ＬＤＣ［３：０］を生成する。

より詳細には、ＡＮＤゲートＧ１１は、ＳＲＡＭセンスアンプＳＳＡＴから受けたデータ読み出し結果ＲＥ＿ＰＡＳＳと外部から受けたクロックＣＬＫとの論理積を出力する。

カウンター回路Ｇ１２は、データ読み出し結果ＲＥ＿ＰＡＳＳがビットライン負荷回路ＬＤＴ１，ＬＤＴ２のどの電流供給能力で変わったかを監視する。カウンター回路Ｇ１２は、ＳＲＡＭセンスアンプＳＳＡＴから受けたデータ読み出し結果ＲＥ＿ＰＡＳＳの論理レベルが変わる直前の負荷調整信号Ｔｕｎｅ［３：０］を保持し、保持している負荷調整信号に基づいて負荷制御信号ＬＤＣ［３：０］を生成する。

図１１は、チューニング部８２が負荷調整信号を生成する際の動作を示すタイムチャートである。ここでは、正常にデータ読み出しが行なわれた場合、ＳＲＡＭセンスアンプＳＳＡＴから出力されるデータ読み出し結果ＲＥ＿ＰＡＳＳが論理ハイレベルになると仮定して説明する。

図１１を参照して、まず、リセット信号／ＲＳＴおよびプリチャージ制御信号／ＰＲＥを論理ローレベルにすることによりビットラインＢＬＴ，／ＢＬＴをプリチャージする。

次に、リセット信号／ＲＳＴおよびプリチャージ制御信号／ＰＲＥを論理ハイレベルにした後、負荷調整信号Ｔｕｎｅ［３：０］をクロックＣＬＫに同期させて”００００”から１ずつカウントアップさせる。そして、負荷調整信号Ｔｕｎｅ［３：０］をカウントアップさせるごとに、ビットラインＢＬＴ，／ＢＬＴのプリチャージと読み出し動作とを行なう。

ここで、負荷調整信号Ｔｕｎｅ［３：０］が”００００”の場合、ビットライン負荷回路ＬＤＴ１，ＬＤＴ２の電流供給能力が最大となる。この場合において、アクセストランジスタの閾値電圧およびビットライン負荷回路におけるトランジスタの閾値電圧に関わらず、ＳＲＡＭセンスアンプＳＳＡＴがデータ読み出しを正常に行なうことができるように、ビットライン負荷回路ＬＤＴ１，ＬＤＴ２が設計される。これは、ビットライン負荷回路ＬＤ１，ＬＤ２も同様である。

そして、クロックＣＬＫに同期して負荷調整信号Ｔｕｎｅ［３：０］がカウントアップしていくことにより、ビットライン負荷回路ＬＤＴの電流供給能力が次第に下がっていく。図１０では、負荷調整信号Ｔｕｎｅ［３：０］が”０１１０”になったときにデータ読み出し結果ＲＥ＿ＰＡＳＳが論理ハイレベルから論理ローレベルに遷移した一例を示している。

この場合、カウンター回路Ｇ１２は、データ読み出し結果ＲＥ＿ＰＡＳＳが論理ローレベルであると判定される直前の負荷調整信号Ｔｕｎｅ［３：０］の値である”０１０１”を保持する。ここでは、カウンター回路Ｇ１２は、”０１０１”の値を有する負荷制御信号ＬＤＣ［３：０］をビットライン負荷回路ＬＤ１，ＬＤ２へ出力する。すなわち、チューニング部８２は、正しいデータ読み出し結果ＲＥ＿ＰＡＳＳが得られる最小限の電流供給能力に対応する負荷制御信号ＬＤＣ［３：０］をメモリ部８１の特性調整回路であるビットライン負荷回路ＬＤ１，ＬＤ２へ出力する。

ところで、冗長構成を用いた従来の救済方法では、製造ばらつきおよび特性変動を考慮してマージンを多くとる必要があるため、安定した歩留を実現することが困難である。しかしながら、本発明の第４の実施の形態に係る半導体装置１０４では、チューニング部８２におけるＳＲＡＭメモリセルＭＣＳの動作特性に応じてメモリ部８１におけるビットライン負荷回路ＬＤ１，ＬＤ２の電流供給能力を設定する。

ここで、製造ばらつきによりアクセストランジスタの閾値電圧およびビットライン負荷回路におけるトランジスタの閾値電圧が大きくなった場合には、ΔＶＢＬが小さくなり、また、ΔＶＢＬが発生する電位が低くなることから、ΔＶＢＬに対するＳＲＡＭセンスアンプＳＳＡ１の感度が低下してしまう。しかしながら、本発明の第４の実施の形態に係る半導体装置１０４では、ビットライン負荷回路ＬＤ１，ＬＤ２の電流供給能力を、ＳＲＡＭセンスアンプＳＳＡ１において正しいデータ読み出し結果ＲＥ＿ＰＡＳＳが得られるレベルに設定するため、誤ったデータ読み出しが行なわれることを防ぐことができる。

一方、製造ばらつきによりアクセストランジスタの閾値電圧およびビットライン負荷回路におけるトランジスタの閾値電圧が小さくなった場合には、ΔＶＢＬが大きくなり、また、プリチャージレベルが維持されるべきビットラインの電位低下が小さくなることから、ΔＶＢＬに対するＳＲＡＭセンスアンプＳＳＡ１の感度は低下しない。しかしながらその一方で、ビットライン負荷回路からの貫通電流が大きくなる。これに対して、本発明の第４の実施の形態に係る半導体装置１０４では、カウンター回路Ｇ１２は、ＳＲＡＭセンスアンプＳＳＡＴにおいて正しいデータ読み出し結果ＲＥ＿ＰＡＳＳが得られなくなる直前の負荷調整信号Ｔｕｎｅ［３：０］を保持し、この負荷調整信号Ｔｕｎｅ［３：０］に対応する負荷制御信号ＬＤＣ［３：０］をビットライン負荷回路ＬＤ１，ＬＤ２へ出力する。このような構成により、ビットライン負荷回路ＬＤ１，ＬＤ２の電流供給能力を正常なデータ読み出し結果を得ることができる最小限のレベルに設定することから、ＳＲＡＭセンスアンプＳＳＡ１の感度低下を防ぐとともに、半導体装置１０４の動作電流を低減することができる。

その他の構成および動作は第１の実施の形態に係る半導体装置１０１と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第４の実施の形態に係る半導体装置１０４では、製造ばらつきおよび特性変動による影響を抑制することができるため、歩留を安定させることができる。

＜第５の実施の形態＞
本実施の形態は、ＤＲＡＭである半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図１２は、本発明の第５の実施の形態に係る半導体装置１０５の構成を示す図である。
図１２を参照して、半導体装置１０５は、メモリ部９１と、チューニング部９２とを備える。メモリ部９１は、ＤＲＡＭメモリセルＭＣＤ１〜ＭＣＤ７２と、センスアンプ電源回路（第１の特性調整回路）１２と、ＤＲＡＭセンスアンプ（電位判定回路）ＤＳＡ１〜ＤＳＡ７２と、ビットラインＢＬ１〜ＢＬ７２と、ビットライン／ＢＬ１〜／ＢＬ７２とを含む。

チューニング部９２は、ＤＲＡＭメモリセルＭＣＤ１Ｔ〜ＭＣＤ７９Ｔと、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔと、ビットラインＢＬＴ１〜ＢＬＴ７９と、ビットライン／ＢＬＴ１〜／ＢＬＴ７９と、センスアンプ電源回路（第２の特性調整回路）１２Ｔと、電源制御信号生成回路１６とを含む。電源制御信号生成回路１６は、ＡＮＤゲートＧ２１と、カウンター回路Ｇ２２とを含む。

以下、ＤＲＡＭメモリセルＭＣＤ１〜ＭＣＤ７２，ＭＣＤ１Ｔ〜ＭＣＤ７９Ｔの各々をＤＲＡＭメモリセルＭＣＤと称する場合がある。また、以下ではＤＲＡＭメモリセルＭＣＤの説明としてＤＲＡＭメモリセルＭＣＤ１について代表的に説明する場合があるが、他のＤＲＡＭメモリセルの構成および動作はＤＲＡＭメモリセルＭＣＤ１と同様であるため、詳細な説明は繰り返さない。

また、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２，ＤＳＡ１Ｔ〜ＤＳＡ７９Ｔの各々をＤＲＡＭセンスアンプＤＳＡと称する場合がある。また、以下ではＤＲＡＭセンスアンプＤＳＡの説明としてＤＲＡＭセンスアンプＤＳＡ１について代表的に説明する場合があるが、他のＤＲＡＭセンスアンプの構成および動作はＤＲＡＭセンスアンプＤＳＡと同様であるため、詳細な説明は繰り返さない。

ただし、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２には電源電圧ＶＤＤ１が供給される一方で、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔには電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤＴが供給される。

図１３は、本発明の第５の実施の形態に係る半導体装置１０５におけるＤＲＡＭセンスアンプの構成を示す図である。

図１３を参照して、ＤＲＡＭセンスアンプＤＳＡ１は、ＰチャネルＭＯＳトランジスタＭ７３，Ｍ７４と、ＮチャネルＭＯＳトランジスタＭ７１，Ｍ７２とを含む。

ＤＲＡＭセンスアンプＤＳＡは、ラッチ型のセンスアンプであり、ビットラインＢＬ１および／ＢＬ１に対応して配置され、ビットラインＢＬ１および／ＢＬ１に現われた読み出し信号すなわち電位差ΔＶＢＬを検出し、検出した電位差ΔＶＢＬを増幅する。そして、ＤＲＡＭセンスアンプＤＳＡ１は、増幅した電位差に基づいて論理ハイレベルまたは論理ローベルの信号をＤＲＡＭメモリセルＭＣＤ１に対するデータ読み出し結果として出力する。

図１４は、本発明の第５の実施の形態に係る半導体装置１０５におけるセンスアンプ電源回路の構成を示す図である。

図１４を参照して、センスアンプ電源回路１２は、ＮチャネルＭＯＳトランジスタＭ７５〜Ｍ７８と、ＰチャネルＭＯＳトランジスタＭ７９とを含む。

センスアンプ電源回路１２は、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２にノードＳＰを介して電源電圧ＶＤＤ１を供給し、ノードＳＮを介して接地電圧ＶＳＳを供給する。

センスアンプ電源回路１２は、メモリ部９１の特性調整回路である。すなわち、センスアンプ電源回路１２は、チューニング部９２から受けた電源制御信号ＳＮＥ［３：０］に基づいてＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２の感度およびデータ読み出し速度を調整する。

より詳細には、センスアンプ電源回路１２は、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２が高感度でかつ高速にビットラインＢＬ１〜ＢＬ７２，／ＢＬ１〜／ＢＬ７２の電位差ΔＶＢＬを検出して増幅することができるように、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２に対する電流供給能力を最適化する。

センスアンプ電源回路１２は、データ読み出し時、ノードＳＰより先にノードＳＮを介してＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２に電源電圧を供給し、かつノードＳＮを介した電流供給能力を抑制している。このような構成により、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２の感度を高めることができる。ここで、ノードＳＮを介した電流供給能力を抑制すると、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２の感度が高くなる一方で、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２がΔＶＢＬを増幅する速度が遅くなるためにデータ読み出し速度が遅くなる。

センスアンプ電源回路１２は、チューニング部９２から受けた電源制御信号ＳＮＥ［３：０］に基づいて、ノードＳＮを介した電流供給能力を変更する。より詳細には、ＰチャネルＭＯＳトランジスタＭ７５，Ｍ７６，Ｍ７７，Ｍ７８は、電源制御信号ＳＮＥのＬＳＢである１ビット目，２ビット目，３ビット目，ＭＳＢである４ビット目にそれぞれ基づいてオン状態およびオフ状態を切り替える。そして、ＰチャネルＭＯＳトランジスタＭ７５，Ｍ７６，Ｍ７７，Ｍ７８は、この順番にサイズがたとえば２倍になっていくように設定される。

センスアンプ電源回路１２は、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２からノードＳＮを介した接地電圧ノードへの電流引出し能力を調整することにより、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２の感度およびデータ読み出し速度を調整する。

図１５は、本発明の第５の実施の形態に係る半導体装置１０５におけるＤＲＡＭメモリセルの構成を示す。

図１５を参照して、ＤＲＡＭメモリセルＭＣＤ１は、ＮチャネルＭＯＳトランジスタＭ８１，Ｍ８２と、セルキャパシタＣＣ１，ＣＣ２とを含む。

セルキャパシタＣＣ１およびＣＣ２には、記憶データの論理レベルに応じたビットラインＢＬ１および／ＢＬ１の電荷がそれぞれ蓄積される。そして、ワードラインＷＬ１およびＷＬ２を選択状態に駆動することにより、セルキャパシタＣＣ１およびＣＣ２にそれぞれ格納されたデータが、ビットラインＢＬ１および／ＢＬ１にそれぞれ伝達される。

図１６（ａ）および（ｂ）は、セルキャパシタの製造ばらつきによる影響を示すグラフ図である。図１６（ａ）は、セルキャパシタの容量が製造ばらつきによって小さくなった場合を示している。図１６（ｂ）は、セルキャパシタの容量が製造ばらつきによって大きくなった場合を示している。ここでは、ビットラインＢＬ１〜ＢＬ７２，／ＢＬ１〜／ＢＬ７２のうち、ビットラインＢＬ１，／ＢＬ１について代表的に説明する。

図１６（ａ）を参照して、まず、ワードラインＷＬが論理ハイレベルに駆動されると、ビットラインＢＬ１，／ＢＬ１に微小な電位差ΔＶＢＬが現われる。

次に、センスアンプ電源回路１２は、チューニング部９２から電源制御信号ＳＮＥ［３：０］を受けて、ＤＲＡＭセンスアンプＤＳＡ１にノードＳＮ経由で接地電圧ＶＳＳを供給する。

次に、センスアンプ電源回路１２におけるＰチャネルＭＯＳトランジスタＭ７９のゲートに論理ローレベルの制御信号／ＳＰＥが供給されると、ＰチャネルＭＯＳトランジスタＭ７９がオン状態となる。そうすると、ＤＲＡＭセンスアンプＤＳＡ１にノードＳＰを介して電源電圧ＶＤＤが供給されるため、ＤＲＡＭセンスアンプＤＳＡ１が活性化する。

ＤＲＡＭセンスアンプＤＳＡ１は活性化すると、ビットラインＢＬ１とビットライン／ＢＬ１との電位差ΔＶＢＬを増幅する。ここでは、ＤＲＡＭセンスアンプＤＳＡ１は、ビットラインＢＬ１のレベルを電源電圧ＶＤＤへ増幅し、かつビットライン／ＢＬ１のレベルを接地電圧へ増幅する。そして、ＤＲＡＭセンスアンプＤＳＡ１は、ビットラインＢＬ１および／ＢＬ１のレベルを保持する。

ＤＲＡＭメモリセルＭＣＤ１におけるセルキャパシタＣＣ１，ＣＣ２の容量が小さくなった場合には、ワードラインＷＬが選択状態に駆動されたときのビットラインＢＬ１とビットライン／ＢＬ１との電位差ΔＶＢＬが小さくなる。このため、電位差ΔＶＢＬに対するＤＲＡＭセンスアンプＤＳＡ１の感度を高く設定する必要があることから、データ読み出し速度が遅くなってしまう。

図１６（ｂ）を参照して、ＤＲＡＭメモリセルＭＣＤ１におけるセルキャパシタＣＣ１，ＣＣ２の容量が大きくなった場合には、ワードラインＷＬが選択状態に駆動されたときのビットラインＢＬ１とビットライン／ＢＬ１との電位差ΔＶＢＬが大きくなる。このため、電位差ΔＶＢＬに対するＤＲＡＭセンスアンプＤＳＡ１の感度を低く設定してもよいことから、データ読み出し速度を速く設定することができる。

再び図１２を参照して、メモリ部９１は、ビットライン１組あたり７２ビット分のＤＲＡＭメモリセルＭＣＤを備える。チューニング部９２は、メモリ部９１とほぼ同一の構成を有している。

ＤＲＡＭセンスアンプＤＳＡ１Ｔは、ラッチ型のセンスアンプであり、ビットラインＢＬＴ１および／ＢＬＴ１に現われた読み出し信号すなわち電位差ΔＶＢＬを検出し、検出した電位差ΔＶＢＬを増幅する。そして、ＤＲＡＭセンスアンプＤＳＡ１Ｔは、増幅した電位差に基づいて論理ハイレベルまたは論理ローベルの信号をＤＲＡＭメモリセルＭＣＤに対するデータ読み出し結果ＲＥ＿ＰＡＳＳとして出力する。

センスアンプ電源回路１２Ｔは、チューニング部９２の特性調整回路である。すなわち、センスアンプ電源回路１２Ｔは、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９ＴにノードＳＰＴを介して電源電圧ＶＤＤＴを供給し、ノードＳＮＴを介して接地電圧ＶＳＳを供給する。また、センスアンプ電源回路１２Ｔは、電源調整信号Ｔｕｎｅ［３：０］に基づいてＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔの感度およびデータ読み出し速度を調整する。

より詳細には、センスアンプ電源回路１２Ｔは、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔが高感度でかつ高速にビットラインＢＬＴ１〜ＢＬＴ７２とビットライン／ＢＬＴ１〜／ＢＬＴ７２との電位差ΔＶＢＬをそれぞれ検出して増幅することができるように、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔに対する電流供給能力を最適化する。

センスアンプ電源回路１２Ｔは、データ読み出し時、ノードＳＰＴより先にノードＳＮＴを介してＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔに電源電圧を供給し、かつノードＳＮを介した電流供給能力を抑制している。このような構成により、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔの感度を高めることができる。ここで、ノードＳＮＴを介した電流供給能力を抑制すると、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔの感度が高くなる一方で、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９ＴがΔＶＢＬを増幅する速度が遅くなるためにデータ読み出し速度が遅くなる。

センスアンプ電源回路１２Ｔは、電源調整信号Ｔｕｎｅ［３：０］に基づいて、ノードＳＮＴを介した電流供給能力を変更する。センスアンプ電源回路１２Ｔは、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９ＴからノードＳＮＴを介した接地電圧ノードへの電流引出し能力を調整することにより、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔの感度およびデータ読み出し速度を調整する。

センスアンプ電源回路１２Ｔのその他の構成および動作はセンスアンプ電源回路１２と同様であるため、ここでは詳細な説明を繰り返さない。

電源制御信号生成回路１６は、ＤＲＡＭセンスアンプＤＳＡ１Ｔの出力信号およびセンスアンプ電源回路１２ＴのＤＲＡＭセンスアンプＤＳＡ１Ｔに対する電流供給能力に基づいて電源制御信号ＳＮＥ［３：０］を生成する。

より詳細には、ＡＮＤゲートＧ２１は、たとえばＤＲＡＭセンスアンプＤＳＡ１Ｔから受けたデータ読み出し結果ＲＥ＿ＰＡＳＳと外部から受けたクロックＣＬＫとの論理積を出力する。

カウンター回路Ｇ２２は、データ読み出し結果ＲＥ＿ＰＡＳＳがセンスアンプ電源回路１２のどの電流供給能力で変わったかを監視する。カウンター回路Ｇ２２は、ＤＲＡＭセンスアンプＤＳＡ１Ｔから受けたデータ読み出し結果ＲＥ＿ＰＡＳＳの論理レベルが変わる直前の電源調整信号Ｔｕｎｅ［３：０］を保持し、保持している電源調整信号に基づいて電源制御信号ＳＮＥ［３：０］を生成する。

図１７は、チューニング部９２が電源調整信号を生成する際の動作を示すタイムチャートである。ここでは、正常にデータ読み出しが行なわれた場合、ＤＲＡＭセンスアンプＤＳＡ１Ｔから出力されるデータ読み出し結果ＲＥ＿ＰＡＳＳが論理ハイレベルになる、と仮定して説明する。

図１７を参照して、まず、リセット信号／ＲＳＴおよび図示しないプリチャージ制御信号を論理ローレベルにすることによりビットラインＢＬＴ１〜ＢＬＴ７９，／ＢＬＴ１〜／ＢＬＴ７９をプリチャージする。

次に、リセット信号／ＲＳＴおよびプリチャージ制御信号を論理ハイレベルにした後、電源調整信号Ｔｕｎｅ［３：０］をクロックＣＬＫに同期させて”００００”から１ずつカウントアップさせる。そして、負荷調整信号Ｔｕｎｅ［３：０］をカウントアップさせるごとに、ビットラインＢＬＴ，／ＢＬＴのプリチャージと読み出し動作とを行なう。

ここで、電源調整信号Ｔｕｎｅ［３：０］が”００００”の場合、センスアンプ電源回路１２Ｔの電流供給能力が最大となる。この場合において、セルキャパシタの容量に関わらず、ＤＲＡＭセンスアンプＤＳＡ１Ｔ〜ＤＳＡ７９Ｔがデータ読み出しを正常に行なうことができるように、センスアンプ電源回路１２Ｔが設計される。これは、センスアンプ電源回路１２も同様である。

そして、クロックＣＬＫに同期して電源調整信号Ｔｕｎｅ［３：０］がカウントアップしていくことにより、センスアンプ電源回路１２Ｔの電流供給能力が次第に下がっていく。図１７では、電源調整信号Ｔｕｎｅ［３：０］が”０１１０”になったときにデータ読み出し結果ＲＥ＿ＰＡＳＳが論理ハイレベルから論理ローレベルに遷移した一例を示している。

この場合、カウンター回路Ｇ２２は、ビットラインＢＬＴ１の電位が論理ローレベルであると判定される直前の電源調整信号Ｔｕｎｅ［３：０］の値である”０１０１”を保持する。ここでは、カウンター回路Ｇ２２は、”０１０１”の値を有する電源制御信号ＳＮＥ［３：０］をセンスアンプ電源回路１２へ出力する。すなわち、チューニング部９２は、正しいデータ読み出し結果ＲＥ＿ＰＡＳＳが得られる最小限の電流供給能力に対応する電源制御信号ＳＮＥ［３：０］をメモリ部９１の特性調整回路であるセンスアンプ電源回路１２へ出力する。

ところで、冗長構成を用いた従来の救済方法では、製造ばらつきおよび特性変動を考慮してマージンを多くとる必要があるため、安定した歩留を実現することが困難である。しかしながら、本発明の第５の実施の形態に係る半導体装置１０５では、チューニング部９２におけるＤＲＡＭメモリセルＭＣＤの動作特性に応じてメモリ部９１におけるセンスアンプ電源回路１２の電流供給能力を設定する。

ここで、製造ばらつきによりＤＲＡＭメモリセルＭＣＤにおけるセルキャパシタの容量が小さくなった場合には、ΔＶＢＬが小さくなる。このため、電位差ΔＶＢＬに対するＤＲＡＭセンスアンプＤＳＡの感度を高く設定する必要があることから、データ読み出し速度が遅くなってしまう。しかしながら、本発明の第５の実施の形態に係る半導体装置１０５では、センスアンプ電源回路１２の電流供給能力を、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２において正しいデータ読み出し結果ＲＥ＿ＰＡＳＳが得られる最小限のレベルに設定する。すなわち、ＤＲＡＭセンスアンプＤＳＡ１の感度を必要最低限のレベルに抑えることができるため、データ読み出し速度を最大限に高速化することができる。

一方、製造ばらつきによりＤＲＡＭメモリセルＭＣＤにおけるセルキャパシタの容量が大きくなった場合には、ΔＶＢＬが大きくなる。このため、電位差ΔＶＢＬに対するＤＲＡＭセンスアンプＤＳＡの感度を低く設定してもよい。本発明の第５の実施の形態に係る半導体装置１０５では、カウンター回路Ｇ２２は、ＤＲＡＭセンスアンプＤＳＡ１のデータ読み出し結果ＲＥ＿ＰＡＳＳが異常となる直前の電源調整信号Ｔｕｎｅ［３：０］を保持し、この電源調整信号Ｔｕｎｅ［３：０］に対応する電源制御信号ＳＮＥ［３：０］をセンスアンプ電源回路１２へ出力する。このような構成により、センスアンプ電源回路１２の電流供給能力をＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２において正しいデータ読み出し結果が得られる最小限のレベルに設定する。すなわち、ＤＲＡＭセンスアンプＤＳＡ１〜ＤＳＡ７２の感度を必要最低限のレベルに抑えることができるため、データ読み出し速度を最大限に高速化することができる。

その他の構成および動作は第１の実施の形態に係る半導体装置１０１と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第５の実施の形態に係る半導体装置１０５では、製造ばらつきおよび特性変動による影響を抑制することができるため、歩留を安定させることができる。

＜第６の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてさらに製造ばらつきの影響を防ぐ構成とした半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図１８は、本発明の第６の実施の形態に係る半導体装置１０６の構成を示す図である。
図１８を参照して、半導体装置１０６は、メモリ部５１と、チューニング部４２とを備える。チューニング部４２は、ＣＡＭメモリ回路ＣＭ１Ｔ〜ＣＭ１４４Ｔと、プリチャージ回路ＰＲＴと、クランプ回路（第２の特性調整回路）ＣＬＴ１，ＣＬＴ２と、電位判定回路ＭＡＴと、マッチラインＭＬＴと、クランプ制御信号生成回路１１とを含む。クランプ回路ＣＬＴ１は、ＰチャネルＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４を含む。クランプ回路ＣＬＴ２は、ＰチャネルＭＯＳトランジスタＭ３５，Ｍ３６，Ｍ３７，Ｍ３８を含む。

半導体装置１０６では、メモリ部５１と比べて、チューニング部４２のクランプ回路におけるＰチャネルＭＯＳトランジスタの個数が２倍である。

このような構成により、個々のＰチャネルＭＯＳトランジスタの製造ばらつきの影響を分散することができるため、クランプ回路ＣＬ１のクランプ強度をより正確に設定することができる。

ここで、チューニング部４２におけるＣＡＭメモリ回路ＣＭの個数は、メモリ部５１におけるＣＡＭメモリ回路ＣＭの個数の２倍である。このような構成により、チューニング部４２において、クランプ回路のマッチラインＭＬＴへの電流供給能力と、ＣＡＭメモリ回路ＣＭのマッチラインＭＬＴからの電流引き込み能力とのバランスが本発明の第１の実施の形態に係る半導体装置１０１と比べて崩れることを防ぐことができる。

なお、本発明の第６の実施の形態に係る半導体装置１０６では、メモリ部５１と比べて、チューニング部４２のクランプ回路におけるＰチャネルＭＯＳトランジスタの個数が２倍である構成であるとしたとが、これに限定するものではない。チューニング部４２のクランプ回路におけるＰチャネルＭＯＳトランジスタの個数がメモリ部５１と比べてＮ（Ｎは２以上の整数）倍である構成とすることができる。この場合、チューニング部４２におけるＣＡＭメモリ回路ＣＭの個数は、メモリ部５１におけるＣＡＭメモリ回路ＣＭの個数のＮ倍となる。

また、クランプ回路におけるＰチャネルＭＯＳトランジスタの個数に限らず、チューニング部４２のクランプ回路におけるＰチャネルＭＯＳトランジスタのサイズをメモリ部５１と比べてＮ倍に設定する構成であってもよい。

その他の構成および動作は第１の実施の形態に係る半導体装置１０１と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第６の実施の形態に係る半導体装置１０６では、製造ばらつきおよび特性変動による影響を抑制することができるため、歩留を安定させることができる。

なお、本発明は、上記実施の形態のように、データを記憶するメモリ回路と、メモリ回路に結合され、記憶データに基づく信号が現われる制御線とを備える構成に限らず、データを記憶するメモリ回路と、メモリ回路に結合され、メモリ回路に対するデータ書き込み、記憶データの読み出しおよび記憶データの検索のうちの少なくともいずれか１つを行なうために、プリチャージされかつメモリ回路によってディスチャージされる制御線とを備える半導体装置にも適用することが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る半導体装置１０１の構成を示す機能ブロック図である。（ａ）および（ｂ）は、検索トランジスタの製造ばらつきによる影響を示すグラフ図である。チューニング部５２がクランプ制御信号を生成する際の動作を示すタイムチャートである。本発明の第２の実施の形態に係る半導体装置の構成を示す図である。本発明の第３の実施の形態に係る半導体装置の構成を示す図である。（ａ）および（ｂ）は、検索トランジスタの製造ばらつきによる影響を示すグラフ図である。チューニング部７２が閾値制御信号を生成する際の動作を示すタイムチャートである。本発明の第４の実施の形態に係る半導体装置１０４の構成を示す機能ブロック図である。本発明の第４の実施の形態に係る半導体装置１０４におけるＳＲＡＭメモリセルの構成を示す回路図である。（ａ）および（ｂ）は、アクセストランジスタおよびビットライン負荷回路におけるトランジスタの製造ばらつきによる影響を示すグラフ図である。チューニング部８２が負荷調整信号を生成する際の動作を示すタイムチャートである。本発明の第５の実施の形態に係る半導体装置１０５の構成を示す図である。本発明の第５の実施の形態に係る半導体装置１０５におけるＤＲＡＭセンスアンプの構成を示す図である。本発明の第５の実施の形態に係る半導体装置１０５におけるセンスアンプ電源回路の構成を示す図である。本発明の第５の実施の形態に係る半導体装置１０５におけるＤＲＡＭメモリセルの構成を示す図である。（ａ）および（ｂ）は、セルキャパシタの製造ばらつきによる影響を示すグラフ図である。チューニング部９２が電源調整信号を生成する際の動作を示すタイムチャートである。本発明の第６の実施の形態に係る半導体装置１０６の構成を示す図である。

符号の説明

１１クランプ制御信号生成回路、１２センスアンプ電源回路（第１の特性調整回路）、１２Ｔセンスアンプ電源回路（第２の特性調整回路）、１４閾値制御信号生成回路、１５負荷制御信号生成回路、１６電源制御信号生成回路、５１，７１，８１，９１メモリ部、４２，５２，６２，７２，８２，９２チューニング部、１０１〜１０６半導体装置、ＣＭ１〜ＣＭ７２，ＣＭ１Ｔ〜ＣＭ１４４ＴＣＡＭメモリ回路、ＰＲ１，ＰＲ２，ＰＲＴ，ＰＲＴ２プリチャージ回路、ＣＬ１クランプ回路（第１の特性調整回路）、ＣＬＴ，ＣＬＴＢクランプ回路（第２の特性調整回路）、ＭＡ１，ＭＡＴ，電位判定回路、ＭＡ２電位判定回路（第１の特性調整回路）、ＭＡＴ２電位判定回路（第２の特性調整回路）、ＭＣ１，ＭＣ２メモリセル、ＭＬ１，ＭＬＴマッチライン、ＢＬ１〜ＢＬ７２，／ＢＬ１〜／ＢＬ７２，ＢＬＴ１〜ＢＬＴ７９，／ＢＬＴ１〜／ＢＬＴ７９ビットライン、Ｍ１１〜Ｍ１８，Ｍ２１，Ｍ２２，Ｍ３１〜Ｍ３８，Ｍ４１，Ｍ４２，Ｍ５１，Ｍ５２，Ｍ５３，Ｍ５４，Ｍ６１，Ｍ６１Ｔ，Ｍ７３，Ｍ７４，Ｍ７９，Ｍ９５，Ｍ９６ＰチャネルＭＯＳトランジスタ、Ｍ１〜Ｍ４ＮチャネルＭＯＳトランジスタ（検索トランジスタ）、Ｍ６２，Ｍ６３，Ｍ６４，Ｍ６５，Ｍ６６，Ｍ６２Ｔ，Ｍ６３Ｔ，Ｍ６４Ｔ，Ｍ６５Ｔ，Ｍ６６Ｔ，Ｍ７１，Ｍ７２，Ｍ７５〜Ｍ７８，Ｍ８１，Ｍ８２，Ｍ９３，Ｍ９４ＮチャネルＭＯＳトランジスタ、Ｍ９１，Ｍ９２ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）、Ｇ１，Ｇ３１ＮＯＴゲート、Ｇ２，Ｇ１１，Ｇ２１，Ｇ３２ＡＮＤゲート、Ｇ３，Ｇ１２，Ｇ２２，Ｇ３３カウンター回路、ＭＣＳ１〜ＭＣＳ７２，ＭＣＳ１Ｔ〜ＭＣＳ７９ＴＳＲＡＭメモリセル、ＬＤ１，ＬＤ２ビットライン負荷回路（第１の特性調整回路）、ＬＤＴ１，ＬＤＴ２ビットライン負荷回路（第２の特性調整回路）、ＳＳＡ１，ＳＳＡＴＳＲＡＭセンスアンプ（電位判定回路）、ＭＣＤ１〜ＭＣＤ７２，ＭＣＤ１Ｔ〜ＭＣＤ７９ＴＤＲＡＭメモリセル、ＤＳＡ１〜ＤＳＡ７２，ＤＳＡ１Ｔ〜ＤＳＡ７９ＴＤＲＡＭセンスアンプ（電位判定回路）、ＣＣ１，ＣＣ２セルキャパシタ。

Claims

データを記憶する第１のメモリ回路と、
前記第１のメモリ回路に結合され、前記第１のメモリ回路の記憶データに基づく信号が現われる第１の制御線と、
前記第１の制御線に結合され、前記第１の制御線に現われた信号に対する読み出し特性を調整する第１の特性調整回路と、
データを記憶する第２のメモリ回路と、
前記第２のメモリ回路に結合され、前記第２のメモリ回路の記憶データに基づく信号が現われる第２の制御線と、
前記第２の制御線に結合され、前記第２の制御線に現われた信号に対する読み出し特性を調整する第２の特性調整回路と、
前記第２の特性調整回路による調整結果に基づいて制御信号を生成する制御信号生成回路とを備え、
前記第１の特性調整回路は、前記第１の制御線に現われた信号に対する前記読み出し特性を前記制御信号に基づいて調整し、
前記第２のメモリ回路には、前記第１のメモリ回路と異なる電源電圧が供給される半導体装置。
半導体装置であって、
データを記憶する第１のメモリ回路と、
前記第１のメモリ回路に結合され、前記第１のメモリ回路の記憶データに基づく信号が現われる第１の制御線と、
前記第１の制御線に結合され、前記第１の制御線に現われた信号に対する読み出し特性を調整する第１の特性調整回路と、
データを記憶する第２のメモリ回路と、
前記第２のメモリ回路に結合され、前記第２のメモリ回路の記憶データに基づく信号が現われる第２の制御線と、
前記第２の制御線に結合され、前記第２の制御線に現われた信号に対する読み出し特性を調整する第２の特性調整回路と、
前記第２の特性調整回路による調整結果に基づいて制御信号を生成する制御信号生成回路とを備え、
前記第１の特性調整回路は、前記第１の制御線に現われた信号に対する前記読み出し特性を前記制御信号に基づいて調整し、
前記半導体装置は、前記第１のメモリ回路および前記第２のメモリ回路の少なくともいずれか一方を複数個備え、
前記第１のメモリ回路の個数は、前記第２のメモリ回路の個数と異なる半導体装置。
データを記憶する第１のメモリ回路と、
前記第１のメモリ回路に結合され、前記第１のメモリ回路の記憶データに基づく信号が現われる第１の制御線と、
前記第１の制御線に結合され、前記第１の制御線に現われた信号に対する読み出し特性を調整する第１の特性調整回路と、
データを記憶する第２のメモリ回路と、
前記第２のメモリ回路に結合され、前記第２のメモリ回路の記憶データに基づく信号が現われる第２の制御線と、
前記第２の制御線に結合され、前記第２の制御線に現われた信号に対する読み出し特性を調整する第２の特性調整回路と、
前記第２の特性調整回路による調整結果に基づいて制御信号を生成する制御信号生成回路とを備え、
前記第１の特性調整回路は、前記第１の制御線に現われた信号に対する前記読み出し特性を前記制御信号に基づいて調整し、
前記第１の特性調整回路は、前記第１の制御線に電流を供給するトランジスタを含み、
前記第２の特性調整回路は、前記第２の制御線に電流を供給するトランジスタを含み、
前記第１の特性調整回路が含む前記トランジスタのサイズと前記第２の特性調整回路が含む前記トランジスタのサイズとが異なる半導体装置。
前記第１の制御線は、前記第１のメモリ回路の前記記憶データの読み出しまたは検索を行なうために、プリチャージされかつ前記第１のメモリ回路によってディスチャージされ、
前記第２の制御線は、前記第２のメモリ回路の前記記憶データの読み出しまたは検索を行なうために、プリチャージされかつ前記第２のメモリ回路によってディスチャージされ、
前記第１の特性調整回路は、前記第１の制御線に電流を供給し、かつ前記電流供給能力が変更可能であり、
前記第２の特性調整回路は、前記第２の制御線に電流を供給し、かつプリチャージされた前記第２の制御線を前記第２のメモリ回路がディスチャージしない間、前記第２の制御線の電位が放電により前記プリチャージレベル未満にならないように前記第２の制御線に対する電流供給能力を変更し、
前記制御信号生成回路は、前記第２の制御線の電位および前記第２の特性調整回路の前記電流供給能力に基づいて前記制御信号を生成し、
前記第１の特性調整回路は、前記制御信号に基づいて前記第１の制御線に対する前記電流供給能力を変更する請求項１から３のいずれかに記載の半導体装置。
前記制御信号生成回路は、プリチャージされた前記第２の制御線を前記第２のメモリ回路がディスチャージしていない場合において、前記第２の特性調整回路の前記電流供給能力が徐々に変更されたとき、前記第２の制御線の電位が前記プリチャージレベルから低下する直前における前記第２の特性調整回路の前記電流供給能力を示す制御信号を生成する請求項４記載の半導体装置。
前記第１の特性調整回路は、前記第１の制御線の電位と第１の閾値とを比較し、前記比較結果に基づいて前記第１の制御線の電位が論理ハイレベルであるか論理ローレベルであるかを判定し、かつ前記第１の閾値が変更可能であり、
前記第２の特性調整回路は、前記第２の制御線の電位と第２の閾値とを比較し、前記比較結果に基づいて前記第１の制御線の電位が論理ハイレベルであるか論理ローレベルであるかを判定し、かつ前記第２の閾値が変更可能であり、
前記制御信号生成回路は、前記第２の特性調整回路による前記第２の制御線の電位判定結果および前記第２の閾値に基づいて前記制御信号を生成し、
前記第１の特性調整回路は、前記制御信号に基づいて前記第１の閾値を変更する請求項１から３のいずれかに記載の半導体装置。
前記第１の制御線は、前記記憶データの読み出しまたは検索を行なうために、プリチャージされかつ前記第１のメモリ回路によってディスチャージされ、
前記第２の制御線は、前記記憶データの読み出しまたは検索を行なうために、プリチャージされかつ前記第２のメモリ回路によってディスチャージされ、
前記制御信号生成回路は、プリチャージされた前記第２の制御線を前記第２のメモリ回路がディスチャージしていない場合において、前記第２の閾値が徐々に変更されたとき、前記第２の特性調整回路によって正しい前記第２の制御線の電位判定結果が得られる状態から誤った電位判定結果が得られる状態に遷移する直前における前記第２の閾値を示す制御信号を生成する請求項６記載の半導体装置。
前記半導体装置は、さらに、
前記第１の制御線の電位と第１の閾値とを比較し、前記比較結果に基づいて前記第１の制御線の電位が論理ハイレベルであるか論理ローレベルであるかを判定する第１の電位判定回路と、
前記第２の制御線の電位と第２の閾値とを比較し、前記比較結果に基づいて前記第２の制御線の電位が論理ハイレベルであるか論理ローレベルであるかを判定する第２の電位判定回路とを備え、
前記第１の特性調整回路は、前記第１の電位判定回路に電流を供給することにより前記第１の電位判定回路の感度を調整し、かつ前記電流供給能力が変更可能であり、
前記第２の特性調整回路は、前記第２の電位判定回路に電流を供給することにより前記第２の電位判定回路の感度を調整し、かつ前記電流供給能力が変更可能であり、
前記制御信号生成回路は、前記第２の電位判定回路による前記第２の制御線の電位判定結果および前記第２の特性調整回路の前記電流供給能力に基づいて前記制御信号を生成し、
前記第１の特性調整回路は、前記制御信号に基づいて前記第１の電位判定回路に対する前記電流供給能力を変更する請求項１から３のいずれかに記載の半導体装置。
前記第１の制御線は、前記記憶データの読み出しまたは検索を行なうために、プリチャージされかつ前記第１のメモリ回路によってディスチャージされ、
前記第２の制御線は、前記記憶データの読み出しまたは検索を行なうために、プリチャージされかつ前記第２のメモリ回路によってディスチャージされ、
前記制御信号生成回路は、プリチャージされた前記第２の制御線を前記第２のメモリ回路がディスチャージしていない場合において、前記第２の特性調整回路の前記電流供給能力が徐々に変更されたとき、前記第２の電位判定回路によって正しい前記第２の制御線の電位判定結果が得られる状態から誤った電位判定結果が得られる状態に遷移する直前における前記電流供給能力を示す制御信号を生成する請求項８記載の半導体装置。
データを記憶する第１のメモリ回路と、
前記第１のメモリ回路に結合され、前記第１のメモリ回路に対するデータ書き込み、記憶データの読み出しおよび記憶データの検索のうちの少なくともいずれか１つを行なうためにプリチャージされ、かつ前記第１のメモリ回路によってディスチャージされる第１の制御線と、
前記第１の制御線に電流を供給し、かつ前記電流供給能力が変更可能である第１の特性調整回路と、
データを記憶する第２のメモリ回路と、
前記第２のメモリ回路に結合され、前記第２のメモリ回路に対するデータ書き込み、記憶データの読み出しおよび記憶データの検索のうちの少なくともいずれか１つを行なうために、プリチャージされかつ前記第２のメモリ回路によってディスチャージされる第２の制御線と、
前記第２の制御線に電流を供給し、かつプリチャージされた前記第２の制御線を前記第２のメモリ回路がディスチャージしない間、前記第２の制御線の電位が放電により前記プリチャージレベル未満にならないように前記第２の制御線に対する前記電流供給能力を変更する第２の特性調整回路と、
前記第２の制御線の電位および前記第２の特性調整回路の前記電流供給能力に基づいて前記制御信号を生成する制御信号生成回路とを備え、
前記第１の特性調整回路は、前記制御信号に基づいて前記第１の制御線に対する前記電流供給能力を変更し、
前記第２のメモリ回路には、前記第１のメモリ回路と異なる電源電圧が供給される半導体装置。
半導体装置であって、
データを記憶する第１のメモリ回路と、
前記第１のメモリ回路に結合され、前記第１のメモリ回路に対するデータ書き込み、記憶データの読み出しおよび記憶データの検索のうちの少なくともいずれか１つを行なうためにプリチャージされ、かつ前記第１のメモリ回路によってディスチャージされる第１の制御線と、
前記第１の制御線に電流を供給し、かつ前記電流供給能力が変更可能である第１の特性調整回路と、
データを記憶する第２のメモリ回路と、
前記第２のメモリ回路に結合され、前記第２のメモリ回路に対するデータ書き込み、記憶データの読み出しおよび記憶データの検索のうちの少なくともいずれか１つを行なうために、プリチャージされかつ前記第２のメモリ回路によってディスチャージされる第２の制御線と、
前記第２の制御線に電流を供給し、かつプリチャージされた前記第２の制御線を前記第２のメモリ回路がディスチャージしない間、前記第２の制御線の電位が放電により前記プリチャージレベル未満にならないように前記第２の制御線に対する前記電流供給能力を変更する第２の特性調整回路と、
前記第２の制御線の電位および前記第２の特性調整回路の前記電流供給能力に基づいて前記制御信号を生成する制御信号生成回路とを備え、
前記第１の特性調整回路は、前記制御信号に基づいて前記第１の制御線に対する前記電流供給能力を変更し、
前記半導体装置は、前記第１のメモリ回路および前記第２のメモリ回路の少なくともいずれか一方を複数個備え、
前記第１のメモリ回路の個数は、前記第２のメモリ回路の個数と異なる半導体装置。
データを記憶する第１のメモリ回路と、
前記第１のメモリ回路に結合され、前記第１のメモリ回路に対するデータ書き込み、記憶データの読み出しおよび記憶データの検索のうちの少なくともいずれか１つを行なうためにプリチャージされ、かつ前記第１のメモリ回路によってディスチャージされる第１の制御線と、
前記第１の制御線に電流を供給し、かつ前記電流供給能力が変更可能である第１の特性調整回路と、
データを記憶する第２のメモリ回路と、
前記第２のメモリ回路に結合され、前記第２のメモリ回路に対するデータ書き込み、記憶データの読み出しおよび記憶データの検索のうちの少なくともいずれか１つを行なうために、プリチャージされかつ前記第２のメモリ回路によってディスチャージされる第２の制御線と、
前記第２の制御線に電流を供給し、かつプリチャージされた前記第２の制御線を前記第２のメモリ回路がディスチャージしない間、前記第２の制御線の電位が放電により前記プリチャージレベル未満にならないように前記第２の制御線に対する前記電流供給能力を変更する第２の特性調整回路と、
前記第２の制御線の電位および前記第２の特性調整回路の前記電流供給能力に基づいて前記制御信号を生成する制御信号生成回路とを備え、
前記第１の特性調整回路は、前記制御信号に基づいて前記第１の制御線に対する前記電流供給能力を変更し、
前記第１の特性調整回路は、前記第１の制御線に電流を供給するトランジスタを含み、
前記第２の特性調整回路は、前記第２の制御線に電流を供給するトランジスタを含み、
前記第１の特性調整回路が含む前記トランジスタのサイズと前記第２の特性調整回路が含む前記トランジスタのサイズとが異なる半導体装置。
前記制御信号生成回路は、プリチャージされた前記第２の制御線を前記第２のメモリ回路がディスチャージしていない場合において、前記第２の特性調整回路の前記電流供給能力が徐々に変更されたとき、前記第２の制御線の電位が前記プリチャージレベルから低下する直前における前記第２の特性調整回路の前記電流供給能力を示す制御信号を生成する請求項１０から１２のいずれかに記載の半導体装置。
前記第１のメモリ回路は、記憶データと検索データとを比較し、前記比較結果に基づいて前記第１の制御線を前記プリチャージレベルに維持するか、あるいは前記第１の制御線をディスチャージし、
前記第２のメモリ回路は、記憶データと検索データとを比較し、前記比較結果に基づいて前記第２の制御線を前記プリチャージレベルに維持するか、あるいは前記第２の制御線をディスチャージする請求項１、２、３、１０、１１、１２のいずれかに記載の半導体装置。
前記第１のメモリ回路と、前記第１の制御線と、前記第１の特性調整回路と、前記第２のメモリ回路と、前記第２の制御線と、前記第２の特性調整回路と、前記制御信号生成回路とは、１個の集積回路に含まれる請求項１、２、３、１０、１１、１２のいずれかに記載の半導体装置。
前記第１の特性調整回路は、前記第１の制御線に電流を供給するトランジスタを１個または複数個含み、
前記第２の特性調整回路は、前記第２の制御線に電流を供給するトランジスタを１個または複数個含み、
前記第２の特性調整回路が含む前記トランジスタの個数は、前記第１の特性調整回路が含む前記トランジスタの個数のＮ（Ｎは２以上の整数）倍であり、
前記半導体装置は、前記第１のメモリ回路および前記第２のメモリ回路の少なくともいずれか一方を複数個備え、
前記第２のメモリ回路の個数は、前記第１のメモリ回路の個数のＮ倍である請求項１または１０に記載の半導体装置。
前記第１の特性調整回路は、前記第１の制御線に電流を供給するトランジスタを含み、
前記第２の特性調整回路は、前記第２の制御線に電流を供給するトランジスタを含み、
前記第２の特性調整回路が含む前記トランジスタのサイズは、前記第１の特性調整回路が含む前記トランジスタのサイズのＮ（Ｎは２以上の整数）倍であり、
前記半導体装置は、前記第１のメモリ回路および前記第２のメモリ回路の少なくともいずれか一方を複数個備え、
前記第２のメモリ回路の個数は、前記第１のメモリ回路の個数のＮ倍である請求項１または１０に記載の半導体装置。