CN110033803B - 半导体设备 - Google Patents

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Abstract

本发明提供了可以减少功率消耗的半导体设备，包括：以矩阵布置的多个检索存储器单元；多个匹配线，被提供为对应于每个存储器单元行，以确定在检索存储器单元中存储的数据和检索数据之间的匹配/失配；多个匹配线保持电路，被提供为对应于匹配线中的每个匹配线；存储模块，用于存储与匹配线中的每个匹配线的状态有关的信息；以及选择电路，用于基于在存储模块中存储的信息选择性地激活匹配线保持电路。

Description

半导体设备
相关申请的交叉引用
包括说明书、附图和摘要的、于2017年11月29日提交的日本专利申请号2017-229304的公开内容通过引用整体并入本文。
技术领域
本发明涉及半导体设备，并且例如涉及关联存储器。
背景技术
被称为关联存储器或者CAM(内容可寻址存储器)的存储设备是从存储的数据字中检索匹配关键字的字并且当找到匹配的数据字时输出地址的设备。
存在两种类型的CAM：BCAM(二进制CAM)和TCAM(三进制CAM)。BCAM中的每个存储器单元存储“0”或“1”的信息。另一方面，在TCAM的情况中，每个存储器单元除了“0”和“1”之外还可以存储“无需理会”(在该示例中使用“*”)的信息。“*”符号表明“0”和“1”两者都是可接受的。
在网络路由器(诸如，因特网)中，TCAM设备广泛用于地址检索和存取控制。为了应对增加的容量需求，一般而言，TCAM设备具有多个阵列，以在每个阵列上同时执行检索操作。
TCAM设备可以同时将输入检索数据(输入分组)与TCAM单元数据进行比较，并且比所有检索应用中的RAM(随机存取存储器)快。
更具体地，TCAM设备包括匹配线(ML)，用于比较用户想要检索的数据以及在存储器单元中存储的数据，以便示出两个数据之间的匹配或失配。
一般而言，在检索之前，匹配线被设置为供电电压(VDD)。当在检索操作中被匹配时，匹配线保持在供电电压(VDD)水平，并且当没有被匹配时，匹配线改变到接地电压(VSS)水平。
另一方面，随着与半导体工艺的精细化相关联的晶体管泄漏的增加，并且由于用于数据比较的晶体管的制造分散以及由于老化退化导致的泄漏的变化，存在由于匹配线的供电电压(VDD)(即，“H”水平状态)的保持特性的退化导致产率降低的问题。
在这方面，为了改进匹配线的电势的保持特性，提出了电压保持电路，该电压保持电路在关于电路的检索操作中支持匹配线中电压的改变(专利文件1：美国专利号7920398)。
发明内容
然而，电压保持电路可以改进匹配线的保持特性，但是具有功率消耗增加的问题，因为检索操作中的失配条目中出现击穿电流。
本公开内容已经做出以解决以上问题，并且提供了可以减少功率消耗的半导体设备。
根据本说明书和附图的描述，本发明的以上和其它目的以及新颖的特征将是明显的。
根据一个方面，半导体设备包括以矩阵布置的多个检索存储器单元以及多个匹配线，多个匹配线被提供为对应于每个存储器单元行，以确定在检索存储器单元中存储的数据和检索数据之间的匹配/失配。进一步地，半导体设备还包括多个匹配线保持电路、存储模块和选择电路，多个匹配线保持电路被提供为对应于匹配线中的每个匹配线，存储模块用于存储与匹配线中的每个匹配线的状态有关的信息，选择电路用于基于在存储模块中存储的信息选择性地激活匹配线保持电路。
根据一个实施例，本公开的半导体设备可以减少功率消耗。
附图说明
图1是示出基于第一实施例的通信设备1的配置的示图；
图2是示出TCAM单元的配置的一个示例的电路图；
图3是示出图2中示出的X单元和Y单元的存储内容与TCAM数据之间的对应关系的视图；
图4是示出基于第一实施例的在检索存储器8中包括的区段(子块)12的配置的示图；
图5是示出基于第一实施例的匹配放大器模块的配置的示图；
图6是示出基于第一实施例的检索操作的时序图的示图；
图7是示出基于第二实施例的匹配放大器模块的配置的示图；
图8A和图8B是示出基于第二实施例的检索操作的示图；
图9是示出基于第三实施例的在检索存储器8中包括的多个区段的示图；
图10是示出基于第四实施例的匹配放大器的配置的示图；
图11A和图11B是示出基于第四实施例的检索操作的示图；
图12是示出基于第五实施例的检索存储器8#的配置的示图；
图13是示出基于第五实施例的测试电路100中的测试操作的流程图；
图14是示出基于第六实施例的测试电路100中的测试操作的流程图；
图15是示出基于第七实施例的测试电路100中的测试操作的流程图。
具体实施方式
本发明是优选的实施例将参照附图进行详细描述。应当注意，贯穿附图，通过相似的参考标号来指定相似或对应的部分，因此将不重复它们的描述。
第一实施例
<通信设备1的整体配置>
图1是示出基于第一实施例的通信设备1的配置的示图。
如图1所示，通信设备1是诸如开关或路由器的通信设备。
通信设备1包括CPU(中央处理单元)2、传输控制电路4、通用存储器6和检索存储器8。
CPU 2控制整个设备。
CPU 2与在通用存储器6中存储的程序合作实现各种功能。例如，通用存储器6可以被配置为具有DRAM(动态随机存取存储器)，以与CPU 2合作以建立操作系统(OS)。CPU 2通过与邻近的通信设备等交换信息来维持并管理用于传输处理所需要的信息。
传输控制电路4执行通信分组的传输处理。传输控制电路4被提供有专用硬件，诸如专用于传输处理或NPU(网络处理单元)的ASIC(专用集成电路)电路。传输控制电路4访问检索存储器8以获得用于传输处理所需要的信息。
该示例描述了其中检索存储器8使用TCAM设备的情况。
[TCAM单元的配置]
图2是示出TCAM单元的配置的一个示例的电路图。
参照图2，TCAM单元(也称为存储器单元MC)包括两个SRAM(静态随机存取存储器)单元11和12以及数据比较模块13。SRAM单元11还被称为X单元，并且SRAM单元14还被称为Y单元。X单元11相对于内部存储器节点对(ND1、ND1_n)存储彼此互补的1位数据(当一个是“1”时，另一个是“0”)。Y单元14相对于内部存储器节点对(ND2、ND2_n)存储彼此互补的1位数据。TCAM单元还被称为关联存储器单元。
TCAM单元被耦合到位线对(BL、/BL)、检索线对(SL、/SL)，匹配线对ML以及字线WLX和WLY。位线对(BL、/BL)在图6中示出的TCAM单元阵列20的列方向(Y方向)上延伸，其由在列方向上布置的多个TCAM单元共享。检索线对(SL、/SL)在TCAM单元阵列20的列方向(Y方向)上延伸，其由在列方向上布置的多个TCAM单元共享。
匹配线ML在TCAM单元阵列20的行方向(X方向)上延伸，其L由在行方向上布置的多个TCAM单元共享。字线WLX和WLY在TCAM单元阵列20的行方向(X方向)上延伸，其由在行方向上布置的多个TCAM单元共享。
X单元11包括反相器INV1和INV2以及N沟道MOS(金属氧化物半导体)晶体管Q1和Q2。反相器INV1被耦合在存储节点ND1和存储节点ND1_n之间，使得从存储节点ND1_n到存储节点ND1的方向是前向方向。反相器INV2以相反的方向并联耦合到INV1。MOS晶体管Q1被耦合在存储节点ND1和位线BL之间。MOS晶体管Q2被耦合在存储节点ND1_n和位线/BL之间。MOS晶体管Q1和Q2的栅极被耦合到字线WLX。
Y单元14包括反相器INV3和INV4以及MOS(金属氧化物半导体)晶体管Q3和Q4。反相器INV3被耦合在存储节点ND2和存储节点ND2_n之间，使得从存储节点ND2_n到存储节点ND2的方向是前向方向。反相器INV4以相反的方向并联耦合到INV3。MOS晶体管Q3被耦合在存储节点ND2和位线BL之间，并且MOS晶体管Q4被耦合在存储节点ND2_n和位线/BL之间。MOS晶体管Q3和Q4的栅极被耦合到字线WLY。
数据比较模块13包括N沟道MOS晶体管Q6到Q9。MOS晶体管Q6和Q7被串联耦合在节点ND3和接地节点GND之间，节点ND3是到匹配线ML的连接点。MOS晶体管Q8和Q9被串联耦合在节点ND3和接地节点GND之间，并且同时并联耦合到串联耦合的MOS晶体管Q6和Q7的整体。MOS晶体管Q6和Q8的栅极被分别耦合到存储节点ND1和ND2。MOS晶体管Q7和Q9的栅极被分别耦合到检索线SL和/SL。
图3是以表格形式示出图2中示出的X单元和Y单元的存储内容与TCAM数据之间的对应关系的视图。
参照图2和图3，TCAM单元可以利用2位SRAM单元存储三个值“0”、“1”和“*”(无需理会)。更具体地，假设当“1”被存储在X单元11的存储节点ND1中并且“0”被存储在Y单元14的存储节点ND2中时，“0”被存储在TCAM单元中。假设当“0”被存储在X单元11的存储节点ND1中并且“1”被存储在Y单元14的存储节点ND2中时，“1”被存储在TCAM单元中。假设当“0”被存储在X单元11的存储节点ND1中并且“0”被存储在Y单元14的存储节点ND2中时，“*”(无需理会)被存储在TCAM单元中。在“1”被存储在X单元11的存储节点ND1中并且“1”被存储在Y单元14的存储节点ND2中的情况中，没有使用TCAM单元数据。
根据上面描述的TCAM单元的配置，当检索数据为“1”(即，检索线SL为“1”并且检索线/SL为“0”)并且TCAM数据为“0”(检索节点ND1为“1”并且检索节点ND2为“0”)时，MOS晶体管Q6和Q7被接通。结果，预充电的匹配线ML的电势被拉低到接地电势。当检索数据为“0”(即，检索线SL为“0”并且检索线/SL为“1”)并且TCAM数据为“1”(检索节点ND1为“0”并且检索节点ND2为“1”)时，MOS晶体管Q8和Q9被接通。结果，预充电的匹配线ML的电势被拉低到接地电势。换句话说，当检索数据和TCAM数据不匹配时，匹配线ML的电势被拉低到接地电势。
另一方面，当输入检索数据为“1”并且TCAM数据为“1”或者“*”时，或者当检索数据为“0”并且TCAM数据为“0”或者“*”时(即，当两者匹配时)，维持预充电的匹配线ML的电势(供电电压VDD水平)。
如上所述，在TCAM中，在匹配线ML中积聚的电荷被拉低，除非被耦合到对应于一个条目(行)的匹配线ML的所有TCAM单元中的数据匹配输入检索数据。因此，TCAM中的检索很迅速，但是存在当前的消耗很大的问题。
图4是示出基于第一实施例的在检索存储器8中包括的区段(子块)12的配置的示图。
如图4中所示，区段12包括TCAM单元阵列20(也简单地称为单元阵列)、写入驱动器21、检索线驱动器22、匹配放大器模块23、控制逻辑电路24和读取电路25。
尽管未示出，但是区段12包括用于驱动字线WLX和WLY的字线驱动器(未示出)和用于接收诸如控制信号和地址信号的信号的输入的输入/输出电路(未示出)。
TCAM单元阵列20包括以矩阵(m行，k列)布置的TCAM单元。该示例示出其中行的数目(条目的数目)m是N并且列的数目(位的数目)k是40的单元阵列20的情况。注意，单元阵列20具有冗余存储器单元，用于存储与至少一个或多个匹配线的电势的保持特性有关的存储信息的保持存储器单元列。
存在k(k＝40)个位线对(BL0、/BL0到BL(k-1)、/BL(k-1))，其对应于单元阵列20的列中的每列。
存在m(m＝N)个匹配线(ML0到ML(N-1))、X单元的m个字线(WLX0到WLX(N-1))(未示出)和Y单元的m个字线(WLY0到WLY(N-1))(未示出)，其被提供为对应于单元阵列20的行中的每行。
写入驱动器21在写入过程中通过位线对(BL、/BL)将写入数据提供给TCAM单元。检索线驱动器22在检索过程中通过检索线对(SL、/SL)将检索数据提供给TCAM单元。
控制逻辑电路24控制整个区段12的操作。例如，在检索过程中，控制逻辑电路24接收检索命令并且将控制信号输出到检索线驱动器22和匹配放大器模块23，以控制检索线驱动器22、匹配放大器模块23和预充电电路的操作。在读取过程中，控制逻辑电路24接收读取命令并且输出控制信号，用于控制读取电路25。通过该方式，可以读取和输出在单元阵列20中存储的条目数据。
匹配放大器模块23包括多个匹配放大器MA，其对应于单元阵列的行中的每行。在检索中，匹配放大器MA基于对应的匹配线ML检测对应的TCAM单元数据和输入检索数据的对应部分是否匹配。在该实施例中，匹配放大器MA包括预充电电路，用于在检索中对对应的匹配线ML进行预充电。
图5是示出基于第一实施例的匹配放大器模块的配置的示图。
如图5所示，为每个条目提供匹配放大器。
该示例示出其中多个匹配放大器(MA0到MA(N-1))被提供为对应于多个条目(条目0到条目(N-1))中的每个条目的情况。
所有的匹配放大器(MA0到MA(N-1))具有相同的配置。
每个条目包括40个存储器单元MC和虚拟存储器单元DMC。虚拟存储器单元DMC存储与对应的匹配线ML的状态有关的信息。例如，虚拟存储器单元DMC存储与对应的匹配线ML的电势(“H”水平)的保持特性有关的信息。虚拟存储器单元DMC不执行与检索数据的比较，因此不被耦合到匹配线ML。
匹配放大器MA包括用于放大匹配线ML的数据的放大器AP、作为预充电电路的P沟道MOS晶体管PT1、用于维持匹配线ML的电势的匹配线保持电路50、AND电路AN以及设置电路ST。
AND电路AD和设置电路ST用作选择电路，其用于选择匹配线保持电路50。
P沟道MOS晶体管PT1接收控制信号/PRE的输入。P沟道MOS晶体管PT1响应于控制信号/PRE(“L”水平)而被接通。据此，供电电压VDD和匹配线ML被彼此电耦合，并且匹配线ML被预充电到供电电压VDD的电压水平。通过该方式，检索操作的准备被实行。
匹配线保持电路50包括P沟道MOS晶体管PT2。
在P沟道MOS晶体管PT2中，源极侧被耦合到供电电压VDD，并且漏极侧被耦合到匹配线ML。P沟道MOS晶体管PT2的栅极接收控制信号KEpre的输入。
设置电路ST响应于控制信号SE而被激活，并且基于在对应的虚拟存储器单元DMC中存储的信息来输出控制信号KE。
AND电路AD将基于匹配线ML的电势的信号进行逻辑AND操作的结果输出为控制信号KEpre。
例如，当数据“1”被存储在虚拟存储器单元DMC中时，设置电路ST响应于控制信号ST(“H”水平)输出控制信号KE(“H”水平)。
当匹配线ML的电势是“H”水平时，AND电路AD基于控制信号KE(“H”水平)和匹配线ML的电势(“H”水平)输出控制信号KEpre(“L”水平)。据此，P沟道MOS晶体管PT2被接通，然后供电电压VDD和匹配线ML彼此电耦合。结果，匹配线ML被充电，并且匹配线ML的电势被维持在“H”水平。因此，匹配线ML的电势(“H”水平)的保持特性被改进。
另一方面，当匹配线ML的电势是“L”水平时，AND电路AD输出控制信号KEpre(“H”水平)。在该情况中，P沟道MOS晶体管PT2被断开。然而，在匹配线ML的电势从“H”水平改变到“L”水平的时候，在匹配线保持电路50中出现击穿电流Ikp。
接下来，当数据“0”被存储在虚拟存储器单元DMC中时，设置电路ST响应于控制信号SE输出控制信号KE(“L”水平)。
在该情况中，无论匹配线ML的电势如何，AND电路AD都输出控制信号KEpre(“L”水平)。
因此，通过在不要求缓解匹配线的电势的保持特性的条目的虚拟存储器单元DMC中存储数据“0”，可以在在不要求缓解匹配线的电势的保持特性的条目显示出失配时阻止击穿电流的出现。
图6是示出基于第一实施例的检索操作的时序图的示图。
参照图6，这示出了在区段12的检索操作中其中所有条目失配的情况以及其中所有条目匹配的情况。
在该示例中，假设数据“1”被存储在条目(条目0)的虚拟存储器单元DMC中。进一步地，假设数据“0”被存储在条目(条目1到条目(N-1))的虚拟存储器单元DMC中。
时间T0和T1之间的时间段被设置为预充电时间段。在该情况中，控制信号/PRE被设置到“L”水平。
因此，所有条目的匹配线ML0到ML(N-1)通过预充电电路被预充电到供电电压VDD的电压水平。
接下来，在时间T1，执行检索操作的控制信号SE被激活(在“H”水平)。
据此，检索线驱动器22根据检索数据驱动检索线SL和/SL。
匹配线ML的电势根据检索结果(TCAM单元数据与输入检索数据的对应部分之间的比较)而改变。换句话说，当二者匹配(命中)时，匹配线ML的电势维持在供电电压VDD(“H”水平)，而当二者不匹配(失配)时，匹配线ML的电荷被放电到接地节点，使得匹配线的电势被改变到接地电压(“L”水平)。
该示例示出了所有条目中失配的情况，并且所有匹配线ML0到ML(N-1)被设置到接地电势(“L”水平)。
将描述在该情况中的匹配放大器MA 0。
由于数据“1”被存储在条目(条目0)的虚拟存储器单元DMC中，因此控制信号KE(“H”水平)响应于控制信号SE(“H”水平)而被输出。AND电路AD基于控制信号KE以及匹配线ML0的电势(“H”水平)而输出控制信号KEpre(“L”水平)。因此，P沟道MOS晶体管PT2被接通。
因此，在条目(条目0)中，击穿电流Ikp在检索时间段的初始级中流动穿过P沟道MOS晶体管PT2。在检索时间段的后半段中，AND电路AD根据匹配线ML0的电势(“L”水平)而输出控制信号KEpre(“H”水平)。据此，P沟道MOS晶体管PT2被关断，并且因此击穿电流Ikp不流动。
接下来，将描述匹配放大器MA1到MA(N-1)。
数据“0”被存储在条目(条目1到条目(N-1))的虚拟存储器单元DMC中。因此，控制信号KE(“L”水平)响应于控制信号SE(“H”水平)而输出。AND电路AD基于控制信号KE以及匹配线ML的电势(“H”水平)而输出控制信号KEpre(“H”水平)。因此，P沟道MOS晶体管PT2没有被接通。
因此，在条目(条目1到条目(N-1))中，在检索时间段内，P沟道MOS晶体管PT2被关断，并且因此击穿电流Ikp不流动。
接下来，在时间T2时，控制信号/PRE被设置到“L”水平。
因此，匹配线ML0到ML(N-1)的所有条目通过预充电电路被预充电到供电电压VDD的电压水平。
接下来，在时间T3，控制信号SE被激活(在“H”水平)，以执行检索操作。
据此，检索线驱动器22根据检索数据驱动检索线SL和/SL。
匹配线ML的电势根据检索结果(TCAM单元数据与输入检索数据的对应部分之间的比较)而改变。
该示例示出了所有条目中失配的情况，其中所有匹配线ML0到ML(N-1)被设置到供电电压VDD的电势(“H”水平)。
将描述在该情况中的匹配放大器MA0。
数据“1”被存储在条目(条目0)的虚拟存储器单元DMC中，并且控制信号KE(“H”水平)响应于控制信号SE(“H”水平)而被输出。AND电路AD基于控制信号KE以及匹配线ML0的电势(“H”水平)而输出控制信号KEpre(“L”水平)。因此，P沟道MOS晶体管PT2被接通。
因此，在条目(条目0)中，匹配线ML0在检索时间段中维持穿过P沟道MOS晶体管PT2的供电电压VDD的电势。
接下来，将描述匹配放大器MA1到MA(N-1)。
数据“0”被存储在条目(条目1到条目(N-1))的虚拟存储器单元DMC中。因此，控制信号KE(“L”水平)响应于控制信号SE(“H”水平)而被输出。AND电路AD基于控制信号KE以及匹配线ML(N-1)的电势(“H”水平)而输出控制信号KEpre(“H”水平)。因此，P沟道MOS晶体管PT2没有被接通。
据此，在条目(条目1到条目(N-1))中，在检索时间段内，P沟道MOS晶体管PT2被关断。已经示出，由于匹配线保持电路50不起作用，因此每个匹配线ML都被维持在比供电电压VDD低的电势。
传统方法不具有在检索操作中选择性地激活匹配线保持电路50的配置，使得在所有失配条目中出现击穿电流，并且功率消耗可能增加。
通过基于第一实施例的配置，可以选择性地激活匹配线保持电路50并且通过减少不必要的击穿电流来实现较低功率消耗。
进一步地，通过事先测试匹配线的电势的保持特性以及通过将根据测试结果确定是否要激活匹配线保持电路50的信息存储到虚拟存储器单元DMC中，可以改进匹配线的电势的保持特性以及通过选择性地激活具有较差的匹配线的电势的保持特性的匹配线ML的匹配线保持电路50来改进生产率。
进一步地，在该示例中，与匹配线的状态有关的信息(确定是否激活匹配线保持电路50)被存储在虚拟存储器单元DMC中，使得不需要单独提供设备来存储信息，因此可以利用简单的配置来实现。
注意，信息不必须存储在虚拟存储器DMC中，还可以存储在其它存储器(例如，ROM(只读存储器)等)或者保险丝或者电阻器中。在该情况中，设置电路ST通过从其它存储器(例如，ROM(只读存储器)等)或者保险丝或者电阻器获得信息，响应于控制信号SE设置控制信号KE。
第二实施例
图7是示出基于第二实施例的匹配放大器模块的配置的示图。
如图7所示，为每个条目提供匹配放大器。
该示例示出其中多个匹配放大器(MA#0到MA#(N-1))被提供为对应于多个条目(条目0到条目(N-1))中的每个条目的情况。
所有的匹配放大器(MA#0到MA#(N-1))具有相同的配置。注意，匹配放大器(MA#0到MA#(N-1))还被统称为匹配放大器MA#。
类似于第一实施例，每个条目包括40个存储器单元MC和虚拟存储器单元DMC。虚拟存储器单元DMC存储与对应的匹配线ML的电势的保持特性有关的信息。
匹配放大器MA#包括用于放大匹配线ML的数据的放大器AP、作为预充电电路的P沟道MOS晶体管PT1、用于维持匹配线ML的电势的匹配线保持电路50、N沟道MOS晶体管M0和P沟道MOS晶体管M1。
放大器AP响应于控制信号SP放大匹配线ML的数据。
N沟道MOS晶体管M0和P沟道MOS晶体管M1用作选择电路，用于选择匹配线保持电路51。
P沟道MOS晶体管PT1接收控制信号/PRE的输入。P沟道MOS晶体管PT1响应于控制信号/PRE(“L”水平)而被接通。据此，供电电压VDD和匹配线ML被彼此电耦合，并且匹配线ML被预充电到供电电压VDD的电压水平。通过该方式，检索操作的准备被实行。
匹配线保持电路51包括电容元件C。
电容元件C通过N沟道MOS晶体管M0被耦合到匹配线ML。进一步地，电容元件C通过P沟道MOS晶体管M1被耦合到供电线60，供电线60提供供电电源VDD，P沟道MOS晶体管M1被并联耦合到N沟道MOS晶体管M0。
N沟道MOS晶体管M0和P沟道MOS晶体管M1的栅极被耦合到虚拟存储器单元DMC的存储节点。因此，N沟道MOS晶体管M0和P沟道MOS晶体管M1具有基于在虚拟存储器DMC中存储的数据的开关功能，并且彼此互补地操作。
例如，当数据“1”被存储在虚拟存储器单元DMC中时，N沟道MOS晶体管M0被接通。因此，电容元件C被耦合到匹配线ML。另一方面，当数据“0”被存储在虚拟存储器单元DMC中时，P沟道MOS晶体管M1被接通。因此，电容元件C被耦合供电线60。
图8A和图8B示出基于第二实施例的检索操作的一个示例。
参照图8A，传统检索操作的一个示例被示出为一个比较性示例。
这里，描述了其中条目(条目0)的匹配线ML0的电势的保持特性较差的情况。已经示出，因为匹配线ML0的电势的保持特性较差，因此即使在匹配的情况中匹配线ML0的电势也被减小。
然后，在控制信号SP被输入到放大器AP的时间，匹配线ML0的电势被减小。因此，放大器AP根据匹配线ML0的电势将其输出为输出信号MOUT0(“L”水平)。换句话说，当匹配线ML0的电势的保持特性较差时，即使条目匹配，条目也可以被确定为失配。
将参照图8B描述基于第二实施例的匹配放大器MA#的操作。
这里，描述了其中当条目(条目0)的匹配线ML0的电势的保持特性较差时数据“1”被存储在虚拟存储器单元DMC中的情况。
在该情况中，N沟道MOS晶体管M0被接通，使得电容元件C被耦合到匹配线ML0。
因为电容元件C被耦合到匹配线ML0，因此匹配线ML0的电压是适度的。
匹配线ML0的电压改变可以从ΔV2进一步减小到ΔV1。
因此，在控制信号SP被输入到放大器AP的时刻，匹配线ML0的电势的减小被减小。因此，放大器AP根据匹配线ML0的电势将其输出为输出信号MOUT0(“H”水平)。换句话说，即使匹配线ML0的电势的保持特性较差，也可以在匹配的情况中合适地确定。
通过利用电容元件作为匹配线保持电路，可以消除对于控制匹配线保持电路的电路的需要，以及利用简单的配置来实现。
进一步地，当匹配线的电势的保持特性是好的，并且不需要运行匹配线保持电路来减轻匹配线的电势的保持特性时，可以通过将电容元件耦合到供电线60来将电容元件用作解耦电容。因此，还可以减小供电噪声。
第三实施例
近年来，对于高容量检索系统的需求日益增长，并且检索存储器8的版图面积也日益增加。
图9是示出基于第三实施例的在检索存储器8中包括的多个区段的示图。
如图9所示，该示例示出了320位×4k条目的阵列配置。
提供了N个块。
块(0到N-1)中的每个块被提供为具有8个区段12，8个区段12中的每个区段具有40位×128条目。
在第三实施例中，用于选择性地激活匹配线保持电路50的信息被存储在寄存器70中。寄存器70包括多个存储模块71。存储模块71存储信息，以确定对于每个块是否要激活匹配线保持电路50。
换言之，当信息被存储在相对于块(块0)的存储模块71中时，属于块的8个区段12的所有匹配线保持电路50被激活。
进一步地，在传统方法中，所有块(块0到块(N-1))的所有条目的匹配放大器MA中的匹配线保持电路被操作。因此，如上所述，在失配的情况中，不必要的击穿电流相对于匹配线的电势的保持特性不差的条目流动。
在该配置中，例如，当存在其中只在块(块0)中出现匹配线缺陷的条目时，用于激活块的匹配线保持电路50的信息被存储在存储模块71中。通过该方式，可以预期大约1/N的电流减小效应，其中N是整个阵列配置的块的数目。
进一步地，通过为每个块提供存储模块71以共享要存储的信息，可以减小布局面积，从而阻止芯片面积增大。
注意，尽管前面已经描述了用于在存储模块71中存储信息的方法，但是本发明不限于该示例。还可以在虚拟存储器单元DMC中存储信息，或者可以将信息写入其它存储器(例如，ROM(只读存储器))或者保险丝或者电阻器中。
第四实施例
在第四实施例中，描述了用于实现比根据第一实施例的方法中更低的功率消耗的方法。
图10是示出基于第四实施例的匹配放大器的配置的示图。
如图10所示，提供了基于第四实施例的匹配放大器MAD。
与匹配放大器MA相比，匹配放大器MAD的不同之处在于利用设置电路ST#替换了设置电路ST。其它配置是相同的，并且没有重复详细描述。
设置电路ST#调整输出控制信号KE的时间。更具体地，设置电路ST#通过延迟设置电路ST#输出的控制信号KE的时间来输出控制信号KE。作为一个示例，可以通过被配置为具有电阻和电容器的缓冲器或延迟电路来延迟时间。
图11A和图11B是示出基于第四实施例的检索操作的示图。
参照图11A，第一实施例的检索操作的一个示例被示出为一个比较性示例。
在该示例中，将描述条目(条目0)。
假设数据“1”被存储在虚拟存储器单元DMC中。
进一步地，描述了在条目(条目0)中失配的情况。
如上所述，在条目(条目0)中，击穿电流Ikp在检索时间段的初始级中流动穿过P沟道MOS晶体管PT2。当匹配线ML0的电势在检索时间段的后半段中变低时，AND电路AD根据匹配线ML0的电势(“L”水平)而输出控制信号KEpre(“H”水平)。据此，P沟道MOS晶体管PT2被关断，使得击穿电流Ikp将不从该点流动。
参照图11B，其示出了第四实施例的检索操作的一个示例。
在该示例中，设置电路ST#延迟控制信号KE的输出的时间。更具体地，设置电路ST#在时间T4时输出控制信号KE(“H”水平)。
AND电路AD将控制信号KE和匹配线ML的电势之间的逻辑AND操作的结果输出作为控制信号KEpre。
在该情况中，因为匹配线ML的电势在时间T4时被减小，因此从AND电路AD输出的控制信号KEpre(“H”水平)保持不变。
因此，P沟道MOS晶体管PT2没有被接通，并且因此击穿电流Ikp不流动。
通过该方式，即使不应该激活其匹配线保持电路的条目示出为失配，也可以通过进一步减小击穿电流Ikp来实现低的功率消耗。
进一步地，通过将该方法应用于图9中的大容量检索存储器8，可以通过减少不必要的击穿电流来显著减少功率消耗，这已经在第三实施例中进行了描述。附加地，通过为每个块提供的存储模块71来控制设置电路ST#的延迟，这已经在第三实施例中进行了描述。通过该方式，可以消除为每个块提供的虚拟存储器单元DMC的使用，从而减少面积。
第五实施例
图12是示出基于第五实施例的检索存储器8#的配置的示图。
参照图12，检索存储器8#包括区段12-1到12-3以及测试电路100。
测试电路100在每个区段12上执行测试操作。
更具体地，测试电路100确定并且缓解对应于在每个区段12中包括的所有条目的匹配线ML的电势的较差的保持特性。
图13是示出基于第五实施例的测试电路100中的测试操作的流程图。
参照图13，测试电路100执行匹配线的电势的保持特性测试(步骤S2)。
例如，测试电路100写入预定数据用于区段12的每个条目。在该示例中，如图12所示，测试电路100在条目的每个条目中写入不同的数据。在写入每个条目中的数据作为检索数据的情况下，测试电路100执行检索操作。
当对应于写入的数据的条目的匹配放大器MA输出匹配(“H”水平)时，测试电路100确定对应于条目的匹配线ML是好的。另一方面，当匹配放大器MA输出失配(“L”水平)时，测试电路100确定对应于条目的匹配线ML失效。
测试电路100通过检索操作确定匹配线ML是否失效(步骤S4)。
在步骤S4中，当确定匹配线ML没有失效(步骤S4中的否)时，测试电路100进行到步骤S14。
另一方面，在步骤4中，当确定匹配线ML失效(步骤S4中的是)时，测试电路100存储失效信息(步骤S6)。更具体地，测试电路100在对应的条目中所包括的虚拟存储器单元DMC中存储数据“1”。
接下来，测试电路重新尝试匹配线的电势的保持特性测试(步骤S8)。
更具体地，当对应于写入的数据的条目的匹配放大器MA输出匹配(“H”水平)时，测试电路100确定对应于条目的匹配线ML是好的。另一方面，当匹配放大器MA输出失配(“L”水平)时，测试电路100确定对应于条目的匹配线ML失效。注意，在该情况中，如第一实施例中所述，数据“1”被存储在虚拟存储器单元DMC中，使得匹配线保持电路50运行和操作。
接下来，测试电路100确定匹配线ML是否失效(步骤S10)。
在步骤S10中，当确定匹配线ML没有失效(步骤S10中的否)时，测试电路100进行到步骤S14。
另一方面，在步骤10中，当确定匹配线ML失效(步骤S10中的是)时，测试电路100利用冗余存储器替换匹配线ML(步骤S12)。更具体地，因为条目失效并且即使通过使用匹配线保持电路50也不能够减轻，因此测试电路100通过利用冗余存储器来减轻它。
接下来，测试电路100确定对于所有的条目是否完成了测试(步骤S14)。
在步骤S14中，当确定对于所有的条目完成了测试时，测试电路100结束过程(结束)。
在步骤S14中，当确定没有对所有的条目完成测试时，测试电路100返回步骤S2，并且重复以上过程，直到对于所有的条目完成测试。
通过该过程，测试电路100测试在区段12中所包括的匹配线ML的电势的保持特性，同时确定是否可以通过使用匹配线保持电路50获得缓解。当不可获得缓解时，测试电路100通过使用冗余存储器来提供缓解。通过该方式，由于匹配线ML的电势的差的保持特性，可以减少提取速率。
进一步地，当可以基于该方法通过使用匹配线保持电路50获得缓解时，不使用冗余存储器。在该情况中，还可以减少冗余存储器的容量并且实现尺寸的减小。
第六实施例
上面的实施例已经作为一个示例描述了通过在运输级中使用测试电路100来执行匹配线的电势的保持特性测试的情况。然而，在运输之后还可以执行相同的测试。
一般而言，具有检索存储器的半导体设备具有奇偶校验检查功能，奇偶校验检查功能是用于检查在存储器单元中存储的数据是否由于缺陷(诸如，软错误和老化退化)而被重新写入的功能。
匹配线的电势的保持特性测试还可以通过使用奇偶校验检查功能来执行。
图14是示出基于第六实施例的测试电路100中的测试操作的流程图。
参照图14，测试电路100执行奇偶校验检查(步骤S0)。
例如，测试电路100读取在区段12的条目的每个条目中存储的数据，并且基于奇偶校验数据执行奇偶校验检查。
接下来，测试电路100基于读取的数据执行匹配线的电势的保持特性测试(步骤S1)。
更具体地，在每个条目读取的数据作为检索数据的情况下，测试电路100执行检索操作。
当对应于读取的数据的条目的匹配放大器MA输出匹配(“H”水平)时，测试电路100确定对应于特定条目的匹配线ML是好的。另一方面，当匹配放大器MA输出失配(“L”水平)时，测试电路100确定对应于特定条目的匹配线ML失效。
测试电路100通过检索操作(步骤S4)确定匹配线ML是否失效。
在步骤S4中，当确定匹配线ML未失效(步骤S4中的否)时，测试电路进行到步骤S14。
另一方面，在步骤S4中，当确定匹配线ML失效(步骤S4中的是)时，测试电路100存储失效信息(步骤S6)。更具体地，测试电路100在对应的条目中所包括的虚拟存储器单元DMC中存储数据“1”。
接下来，测试电路100执行匹配线的电势的保持特性测试(步骤S8)。
更具体地，当对应于读取的数据的条目的匹配放大器MA输出匹配(“H”水平)时，测试电路100确定对应于特定条目的匹配线ML是好的。另一方面，当匹配放大器MA输出失配(“L”水平)时，测试电路100确定对应于特定条目的匹配线ML失效。注意，在该情况下，数据“1”被存储在虚拟存储器单元DMC中，使得匹配线保持电路50如第一实施例中所描述的那样运行和操作。
接下来，测试电路100确定匹配线ML是否失效(步骤S10)。
在步骤S10中，当确定匹配线ML未失效(步骤S10中的否)时，测试电路100进行到步骤S14。
另一方面，在步骤S10中，当确定匹配线ML失效(步骤S10中的是)时，测试电路100利用冗余存储器来替换匹配线ML(步骤S12)。更具体地，因为条目失效并且即使通过使用匹配线保持电路50也不能减轻，因此测试电路100通过使用冗余存储器来减轻条目。
接下来，测试电路100确定对于所有的条目是否完成了测试(步骤S14)。
在步骤S14中，当确定对于所有的条目完成了测试(步骤S14中的是)时，测试电路100结束过程(结束)。
在步骤S14中，当确定测试没有在所有的条目上执行(步骤S14中的否)时，测试电路100返回到步骤S0并且重复以上过程，直到对于所有的条目完成测试。
通过该过程，测试电路100在执行奇偶校验检查的同时执行匹配线的电势的保持特性测试。通过该方式，还可以在运输之后测试由于匹配线ML的老化或者其它原因导致电势的保持特性退化的匹配线ML。换句话说，测试电路100检查是否可以通过使用匹配线保持电路50获得缓解。当不可获得缓解时，测试电路通过使用冗余存储器来提供缓解。通过该方式，可以免除由于匹配线的电势的差的保持特性的错误。
进一步地，可以基于该方法通过使用匹配线保持电路50获得缓解时，不使用冗余存储器。在该情况中，还可以减少冗余存储器的容量并且实现尺寸的减小。
第七实施例
第六实施例已经描述了在执行奇偶校验检查的同时执行匹配线的电势的保持特性测试。然而，还可以在数据被存储在检索存储器中时执行该测试。
图15是示出基于第七实施例的测试电路100中的测试操作的流程图。
参照图15，测试电路100执行数据写入(步骤S110)。
例如，测试电路100指示区段12的条目执行数据写入。
接下来，测试电路100基于写入数据执行匹配线的电势的保持特性测试。
更具体地，在针对每个条目所写入的数据作为检索数据的情况下，测试电路100执行检索操作。
当对应于写入的数据的条目的匹配放大器MA输出匹配(“H”水平)时，测试电路100确定对应于特定条目的匹配线ML是好的。另一方面，当匹配放大器MA输出失配(“L”水平)时，测试电路100确定对应于特定条目的匹配线ML失效。
测试电路100通过检索操作确定匹配线ML是否失效(步骤S4)。
在步骤S4中，当确定匹配线ML没有失效(步骤S4中的否)时，测试电路100进行到步骤S14。
另一方面，在步骤4中，当确定匹配线ML失效(步骤S4中的是)时，测试电路100存储失效信息(步骤S6)。更具体地，测试电路100在对应的条目中所包括的虚拟存储器单元DMC中存储数据“1”。
接下来，测试电路重新尝试匹配线的电势的保持特性测试(步骤S8)。
更具体地，当对应于写入的数据的特定条目的匹配放大器MA输出匹配(“H”水平)时，测试电路100确定对应于条目的匹配线ML是好的。另一方面，当匹配放大器MA输出失配(“L”水平)时，测试电路100确定对应于特定条目的匹配线ML失效。注意，在该情况中，数据“1”被存储在虚拟存储器单元DMC中，使得匹配线保持电路50如第一实施例中所描述的那样运行和操作。
接下来，测试电路100确定匹配线ML是否失效(步骤S10)。
在步骤S10中，当确定匹配线ML未失效(步骤S10中的否)时，测试电路100进行到步骤S14。
另一方面，在步骤S10中，当确定匹配线ML失效(步骤S10中的是)时，测试电路100利用冗余存储器来替换匹配线ML(步骤S12)。更具体地，因为条目失效并且即使通过使用匹配线保持电路50也不能减轻，因此测试电路100通过使用冗余存储器来减轻条目。
接下来，测试电路100确定对于所有的条目是否完成了测试(步骤S14)。
在步骤S14中，当确定对于所有的条目完成了测试(步骤S14中的是)时，测试电路100结束过程(结束)。
在步骤S14中，当确定没有对所有的条目完成测试(步骤S14中的否)时，测试电路100返回步骤S110，并且重复以上过程，直到对于所有的条目完成测试。
通过该过程，在数据写入中也执行了匹配线的电势的保持特性测试。通过该方式，在运输之前和之后，还可以对由于匹配线ML的老化或者其它原因导致电势的保持特性降级的匹配线ML执行测试。换句话说，测试电路100检查是否可以通过使用匹配线保持电路50获得缓解，并且当不可获得缓解时，通过使用冗余存储器来提供缓解。通过该方式，可以免除由于匹配线的电势的差的保持特性的错误。
进一步地，当可以基于该方法通过使用匹配线保持电路50获得缓解时，不使用冗余存储器。在该情况中，还可以减少冗余存储器的容量并且实现尺寸的减小。
注意，该测试不一定在每次写入数据时执行，并且可以在预定时间时执行。
注意，该示例已经描述了通过在检索存储器内提供测试电路100用于执行测试的方法。然而，测试电路100不一定是在检索存储器内提供的，并且可以在检索存储器之外提供，以与检索存储器合作。进一步地，测试电路100的测试功能可以被提供给图1中描述的传输控制电路4，或者可以由CPU 2来执行。
已经给予优选的实施例详细描述了本公开内容。然而，不用说，本公开不限于特定实施例，并且可以在不偏离本公开的范围的情况下进行修改。

Claims (11)

1.一种半导体设备，包括：
以矩阵布置的多个检索存储器单元；
多个匹配线，被提供为对应于每个存储器单元行，以确定在所述检索存储器单元中存储的数据和检索数据之间的匹配/失配；
多个匹配线保持电路，被提供为对应于所述匹配线中的每个匹配线；
存储模块，用于存储与所述匹配线中的每个匹配线的状态有关的信息；
选择电路，用于基于在所述存储模块中存储的所述信息而选择性地激活所述匹配线保持电路；以及
用于提供供电电压的供电线，
其中所述匹配线保持电路中的每个匹配线保持电路包括电容元件，并且
其中所述选择电路包括：
第一开关，用于基于在所述存储模块中存储的所述信息而将所述电容元件和相对应的所述匹配线电耦合；以及
第二开关，所述第二开关以与所述第一开关互补的方式操作，以基于在所述存储模块中存储的所述信息而将所述电容元件和所述供电线电耦合。
2.根据权利要求1所述的半导体设备，
其中所述存储模块是寄存器，所述寄存器存储与所述匹配线中的每个匹配线的所述状态有关的信息。
3.根据权利要求1所述的半导体设备，
其中所述检索存储器单元的一部分被用作所述存储模块。
4.根据权利要求1所述的半导体设备，
其中所述检索存储器单元被划分成以矩阵布置的多个检索模块，
其中为每个检索模块提供所述匹配线、所述匹配线保持电路和所述选择电路，并且
其中，所述存储模块被共用地提供为对应于所述检索模块中的同一行检索模块。
5.根据权利要求1所述的半导体设备，
其中所述匹配线保持电路中的每个匹配线保持电路包括：
被提供在所述供电电压和相对应的所述匹配线之间的开关，并且所述开关响应于来自所述选择电路的选择信号而被激活；以及
定时调整电路，用于基于所述匹配线的所述电压而调整所述开关被激活的时间。
6.根据权利要求1所述的半导体设备，进一步包括用于测试所述匹配线的所述状态的测试电路，
其中所述测试电路基于测试结果而将所述信息存储在所述存储模块中。
7.根据权利要求6所述的半导体设备，
其中所述检索存储器单元具有冗余检索存储器单元，所述冗余检索存储器单元用于基于所述测试结果而替换所述检索存储器单元的部分。
8.根据权利要求6所述的半导体设备，
其中所述测试电路读取在所述存储器单元中存储的数据，以在所读取的所述数据作为所述检索数据的情况下测试所述匹配线的所述状态。
9.根据权利要求6所述的半导体设备，
其中所述测试电路在所述存储器单元中写入数据，以在所写入的所述数据作为所述检索数据的情况下测试所述匹配线的所述状态。
10.根据权利要求1所述的半导体设备，
其中所述匹配线保持电路中的每个匹配线保持电路基于来自所述选择电路的选择信号而对相对应的所述匹配线进行充电。
11.根据权利要求1所述的半导体设备，
其中在供电电压和相对应的匹配线之间提供所述匹配线保持电路中的每个匹配线保持电路，所述匹配线保持电路基于来自所述选择电路的选择信号、以及相对应的所述匹配线的电势，而将相对应的所述匹配线耦合到所述供电电压。
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