TW201935482A - 半導體裝置 - Google Patents

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  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

本發明之課題在於提供一種可實現低耗電化之半導體裝置。 本發明之半導體裝置具備：複數個檢索記憶體單元，其等呈行列狀配置；複數條匹配線，其等分別與記憶體單元列對應而設置，用於判定儲存於檢索記憶體單元之資料與檢索資料之一致/不一致；複數個匹配線保持電路，其等分別與複數條匹配線對應而設置；儲存部，其儲存與複數條匹配線各者之狀態相關之資訊；及選擇電路，其基於儲存於儲存部之資訊選擇性地使複數個匹配線保持電路活性化。

Description

半導體裝置
本發明係關於一種半導體裝置，例如關於一種相聯記憶體。
被稱為相聯記憶體或CAM(內容可定址記憶體：Content Addressable Memory)之記憶裝置係從記憶之資料字(中檢索與檢索字一致之資料字，當發現一致之資料字時輸出該位址者。
針對CAM有BCAM(Binary CAM，二元CAM)與TCAM(Ternary CAM，三元CAM)。BCAM之各記憶體單元記憶「0」或「1」之任一資訊。另一方面，在TCAM之情形下，各記憶體單元除記憶「0」及「1」之外還可記憶「不比對(Don't Care)」(在本例中使用「*」之記號)之資訊。「*」表示「0」及「1」任一者均可。
TCAM裝置在網際網路等之網路用之路由器中因位址檢索及存取控制而被廣泛利用。為了對應大容量化，而TCAM裝置通常採用具有複數個陣列且對各陣列同時執行搜尋動作的構成。
TCAM裝置由於可同時比較輸入搜尋資料(輸入封包)與TCAM單元資料，故在所有檢索用途中較RAM(Random Access Memory，隨機存取記憶體)更為高速。
具體而言，TCAM裝置具有用於比較儲存於記憶體單元之資訊與用戶欲檢索之資料並顯示兩者之資料一致、不一致的匹配線(ML)。
一般而言，在搜尋動作前，匹配線被設定為電源電壓(VDD)。在進行搜尋動作時，當一致時匹配線保持為電源電壓(VDD)位準，當不一致時匹配線變為接地電壓(VSS)位準。
另一方面，因伴隨著半導體製程之微細化之電晶體之洩漏增加、及因連接於匹配線之資料比較用之電晶體之製造不均一或經年劣化所致之掉電洩漏之變動，而存在因匹配線之電源電壓(VDD)、亦即「H」位準狀態之保持特性之惡化所致之成品率之降低的問題。
針對此點提案有電路性輔助搜尋動作時之匹配線之電壓變動之電壓保持電路作為匹配線之電位之保持特性的改善(專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]美國專利第7920398號說明書
[發明所欲解決之問題]
然而，電壓保持電路可改善匹配線之電位之保持特性，而另一方面在進行搜尋動作時因在不一致之條目產生貫通電流而有消耗電力增大之課題。
本發明係為解決上述之課題而完成者，提供一種可實現低耗電化之半導體裝置。
本發明之其他課題與新穎之特徵可由本說明書之記述及附圖而明確化。 [解決問題之技術手段]
本發明之某一態樣之半導體裝置具備：複數個檢索記憶體單元，其等呈行列狀配置；及複數條匹配線，其等分別與記憶體單元列對應而設置，用於判定儲存於檢索記憶體單元之資料與檢索資料之一致/不一致。又，半導體裝置具備：複數個匹配線保持電路，其等分別與複數條匹配線對應而設置；儲存部，其儲存與複數條配線各者之狀態相關之資訊；及選擇電路，其基於儲存於儲存部之資訊選擇性地使複數個匹配線保持電路活性化。 [發明之效果]
根據一實施例，本發明之半導體裝置可謀求低耗電化。
針對實施形態一面參照圖式一面詳細地說明。此外，對圖中相同或相當部分賦予相同之符號，且不重複其說明。
(實施形態1) ＜通訊機器1之整體構成＞ 圖1係說明基於實施形態1之通訊機器1之構成之圖。
如圖1所示般，通訊機器1係開關或路由器等之通訊裝置。 通訊機器1包含：CPU(Central Processing Unit，中央處理單元)2、傳送控制電路4、泛用記憶體6、及檢索記憶體8。
CPU 2控制機器整體。 CPU 2與儲存於泛用記憶體6之程式協同實現各種功能。例如，泛用記憶體6可由DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)構成，藉由與CPU 2協同而建構作業系統(OS)。CPU 2與相鄰之通訊機器交換資訊，並維持管理傳送處理所需之資訊。
傳送控制電路4執行通訊封包之傳送處理。傳送控制電路4設置有 特化用於傳送處理之ASIC(Application Specific Integrated Circuit，特殊應用積體電路)電路或NPU(Network Processing Unit，網路處理單元)之專用硬體。傳送控制電路4存取檢索記憶體8而取得傳送處理所需之資訊。
在本例中針對檢索記憶體8使用TCAM裝置之情形進行說明。 [TCAM單元之構成] 圖2係顯示TCAM單元之構成之一例之電路圖。
參照圖2，TCAM單元(亦稱為記憶體單元MC)包含2個SRAM單元(Static Random Access Memory Cell，靜態隨機存取記憶體單元)11、12、及資料比較部13。亦將SRAM單元11稱為X單元，將SRAM單元14稱為Y單元。X單元11記憶與內部之記憶節點對ND1、ND1_n互補(當一者為「1」時另一者為「0」)之1位元(bit)資料。Y單元14記憶與內部之記憶節點對ND2、ND2_n互補之1位元資料。TCAM單元亦稱為相聯記憶體單元。
TCAM單元與位元線對BL、/BL、搜尋線對SL、/SL、匹配線ML、及字元線WLX、WLY連接。位元線對BL、/BL朝圖6之TCAM單元陣列20之行方向(Y方向)延伸，且由在行方向排列之複數個TCAM單元所共有。搜尋線對SL、/SL朝TCAM單元陣列20之行方向(Y方向)延伸，且由在行方向排列之複數個TCAM單元所共有。
匹配線ML朝TCAM單元陣列20之列方向(X方向)延伸，且由在列方向排列之複數個TCAM單元所共有。字元線WLX、WLY朝TCAM單元陣列20之列方向(X方向)延伸，且由在列方向排列之複數個TCAM單元所共有。
X單元11包含反相器INV1、INV2、及N通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體Q1、Q2。反相器INV1以自記憶節點ND1_n朝向記憶節點ND1之方向為正向之方式連接於記憶節點ND1與記憶節點ND1_n之間。反相器INV2與INV1並聯且反向連接。MOS電晶體Q1連接於記憶節點ND1與位元線BL之間。MOS電晶體Q2連接於記憶節點ND1_n與位元線/BL之間。MOS電晶體Q1、Q2之閘極與字元線WLX連接。
Y單元14包含反相器INV3、INV4、及MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體Q3、Q4。反相器INV3以自記憶節點ND2_n朝向記憶節點ND2之方向為正向之方式連接於記憶節點ND2與記憶節點ND2_n之間。反相器INV4與INV3並聯且反向連接。MOS電晶體Q3連接於記憶節點ND2與位元線BL之間。MOS電晶體Q4連接於記憶節點ND2_n與位元線/BL之間。MOS電晶體Q3、Q4之閘極與字元線WLY連接。
資料比較部13包含N通道MOS電晶體Q6～Q9。MOS電晶體Q6、Q7串聯地連接於與匹配線ML之連接點即節點ND3與接地節點GND之間。MOS電晶體Q8、Q9串聯地連接於節點ND3與接地節點GND之間，且與串聯連接之MOS電晶體Q6、Q7之整體並聯地連接。MOS電晶體Q6、Q8之閘極分別與記憶節點ND1、ND2連接。MOS電晶體Q7、Q9之閘極分別與搜尋線SL、/SL連接。
圖3係以表格形式顯示圖2之X單元及Y單元之記憶內容與TCAM資料之對應關係的圖。
參照圖2及圖3，TCAM單元可使用2位元之SRAM單元儲存「0」「1」「*」(不比對：Don't Care)之3個值。具體而言，當在X單元11之記憶節點ND1儲存有「1」，在Y單元14之記憶節點ND2儲存有「0」時，在TCAM單元儲存有「0」。當在X單元11之記憶節點ND1儲存有「0」，在Y單元14之記憶節點ND2儲存有「1」時，在TCAM單元儲存有「1」。當在X單元11之記憶節點ND1儲存有「0」，在Y單元14之記憶節點ND2儲存有「0」時，在TCAM單元儲存有「*」(不比對)。當在X單元11之記憶節點ND1儲存有「1」，在Y單元14之記憶節點ND2儲存有「1」時不使用。
根據上述之TCAM單元之構成，由於當搜尋資料為「1」(亦即，搜尋線SL為「1」，且搜尋線/SL為「0」)，TCAM資料為「0」(記憶節點ND1為「1」，且記憶節點ND2為「0」)時，MOS電晶體Q6、Q7為導通狀態，故經預充電之匹配線ML之電位被抽出至接地電位。由於當搜尋資料為「0」(亦即，搜尋線SL為「0」，且搜尋線/SL為「1」)，TCAM資料為「1」(記憶節點ND1為「0」，且記憶節點ND2為「1」)時，MOS電晶體Q8、Q9為導通狀態，故經預充電之匹配線ML之電位被抽出至接地電位。亦即，當搜尋資料與TCAM資料不一致時，匹配線ML之電位被抽出至接地電位。
相反地，當所輸入之搜尋資料為「1」，且TCAM資料為「1」或「*」時，或當搜尋資料為「0」，且TCAM資料為「0」或「*」時(亦即，當兩者一致時)，維持經預充電之匹配線ML之電位(電源電壓VDD位準)。
如上述般，在TCAM中，只要連接於與1個條目(列)對應之匹配線ML之所有TCAM單元之資料與輸入搜尋資料不一致，則蓄積於匹配線ML之電荷被抽出。因此，有以TCAM之檢索為高速，但消耗電流為大之問題。
圖4係說明基於實施形態1之檢索記憶體8所包含之分段(子區塊)12之構成之圖。
如圖4所示般，分段12包含：TCAM單元陣列20(亦簡稱為單元陣列)、寫入驅動器21、搜尋線驅動器22、匹配放大器部23、控制邏輯電路24、及讀出電路25。
分段12包含：用於驅動未圖示之字元線WLX、WLY之字元線驅動器(未圖示)、及接收控制信號及位址信號等之輸入的輸入/輸出電路(未圖示)。
TCAM單元陣列20包含呈行列狀(m列；k行)排列之TCAM單元。在本例中單元陣列20顯示列數(條目數)m為N、行數(位元數)k為40之情形。此外，單元陣列20具有用於儲存與至少1條以上之匹配線之電位之保持特性相關之資訊的冗餘記憶體單元列。
與單元陣列20之各行對應地設置有k個(k=40)位元線對(BL0、/BL0至BL(k-1)、/BL(k-1))、及k個(k=40)搜尋線對(SL0、/SL0至SL(k-1)、/SL(k-1))。
與單元陣列20之各列對應地設置有m條(m=N)匹配線(ML0至ML(N-1))、未圖示之m條X單元用之字元線(WLX0至WLX(N-1))、及未圖示之m條Y單元用之字元線(WLY0至WLY(N-1))。
寫入驅動器21在寫入時經由位元線對BL、/BL對各TCAM單元供給寫入資料。搜尋線驅動器22在檢索時經由搜尋線對SL、/SL對各TCAM單元供給搜尋資料。
控制邏輯電路24控制分段12整體之動作。例如，控制邏輯電路24在檢索時藉由接收搜尋指令，對搜尋線驅動器22與匹配放大器部23輸出控制信號而控制搜尋線驅動器22、匹配放大器部23、及預充電電路之動作。控制邏輯電路24在讀出時接收讀出指令，輸出控制讀出電路25之控制信號。藉此可讀出儲存於單元陣列20之條目資料並將其輸出。
匹配放大器部23包含分別與單元陣列之列對應之複數個匹配放大器MA。匹配放大器MA在檢索時基於對應之匹配線ML之電位檢測對應之TCAM單元資料與輸入搜尋資料之對應部分是否一致。在此實施形態中，匹配放大器MA包含用於對檢索時所對應之匹配線ML進行預充電之預充電電路。
圖5係說明基於實施形態1之匹配放大器部之構成之圖。 如圖5所示般，於每個條目設置有匹配放大器。
在本例中顯示分別與複數個條目(條目0至條目(N-1))對應而設置有複數個匹配放大器(MA 0至MA (N-1))之情形。
各匹配放大器(MA 0至MA (N-1))之構成為相同之構成。 各條目包含40個記憶體單元MC、及虛設記憶體單元DMC。於虛設記憶體單元DMC儲存有與對應之匹配線ML之狀態相關之資訊。例如，於虛設記憶體單元DMC儲存有與對應之匹配線ML之電位(「H」位準)之保持特性相關之資訊。虛設記憶體單元DMC由於不進行與搜尋資料之比較，故不連接於匹配線ML。
匹配放大器MA包含：用於放大匹配線ML之資料之放大器AP、作為預充電電路之P通道MOS電晶體PT1、用於保持匹配線ML之電位之匹配線保持電路50、AND電路AD、及設定電路ST。
AND電路AD與設定電路ST作為用於選擇匹配線保持電路50之選擇電路而發揮功能。
P通道MOS電晶體PT1接收控制信號/PRE之輸入。P通道MOS電晶體PT1依據控制信號/PRE(「Ｌ」位準)而導通。伴隨於此，電源電壓VDD與匹配線ML電性耦合，匹配線ML被預充電為電源電壓VDD之電壓位準。藉此執行搜尋動作之準備。
匹配線保持電路50包含P通道MOS電晶體PT2。 P通道MOS電晶體PT2之源極側與電源電壓VDD連接，汲極側與匹配線ML連接。P通道MOS電晶體PT2之閘極接收控制信號KEpre之輸入。
設定電路ST依據控制信號SE而被活性化，基於儲存於對應之虛設記憶體單元DMC之資訊輸出控制信號KE。
AND電路AD將控制信號KE與基於匹配線ML之電位之信號的AND邏輯運算結果作為控制信號KEpre輸出。
例如，當在虛設記憶體單元DMC儲存有資料「「1」」時，設定電路ST依據控制信號ST(「H」位準)輸出控制信號KE(「H」位準)。
當匹配線ML之電位為「H」位準時，AND電路AD基於控制信號KE(「H」位準)與匹配線ML之電位(「H」位準)輸出控制信號KEpre(「L」位準)。伴隨於此，P通道MOS電晶體PT2導通，電源電壓VDD與匹配線ML電性耦合。其結果為，匹配線ML被充電，匹配線ML之電位維持為「H」位準。因此，可改善匹配線ML之電位(「H」位準狀態)之保持特性。
另一方面，當匹配線ML之電位為「L」位準時，AND電路AD輸出控制信號KEpre(「H」位準)。此時，P通道MOS電晶體PT2為關斷狀態。然而，當匹配線ML之電位自「H」位準變化為「L」位準時，於匹配線保持電路50產生貫通電流Ikp。
其次，當在虛設記憶體單元DMC儲存有資訊「「0」」時，設定電路ST依據控制信號SE輸出控制信號KE(「L」位準)。
此時，與匹配線ML之電位無關，AND電路AD輸出控制信號KEpre(「L」位準)。
因此，藉由在無需救濟匹配線之電位之保持特性之條目的虛設記憶體單元DMC儲存資料「「0」」，而可在無需救濟匹配線之電位之保持特性之條目顯示不一致時防止產生貫通電流。
圖6係針對基於實施形態1之搜尋動作之時序圖進行說明之圖。
參照圖6顯示分段12之搜尋動作中所有條目不一致之情形及一致之情形。
在本例中，設為在條目(條目0)之虛設記憶體單元DMC儲存有「「1」」之資料。又，設為在條目(條目1至條目(N-1))之虛設記憶體單元DMC儲存有「「0」」之資料。
在時刻T0～T1之期間，設定為預充電(precharge)期間。此時，控制信號/PRE設定為「L」位準。
因此，藉由預充電電路而所有條目之匹配線ML0～ML(N-1)被預充電為電源電壓VDD之電壓位準。
其次，在時刻T1，執行搜尋動作之控制信號SE被活性化(「H」位準)。
伴隨於此，搜尋線驅動器22依據搜尋資料驅動搜尋線SL、/SL。
匹配線ML之電位依存於搜尋結果(輸入搜尋資料之對應部分與TCAM單元資料之比較結果)而變化。亦即，當一致(命中：hit)時匹配線ML之電位維持電源電壓VDD(「H」位準)不變，當不一致(未命中：miss)時，由於匹配線ML之電荷朝接地節點放電而匹配線之電位變化為接地電壓(「L」位準)。
在本例之情形下，顯示在所有條目中不一致之情形，所有匹配線ML0～ML(N-1)被設定為接地電位(「L」位準)。
針對此時之匹配放大器MA0進行說明。 由於在條目(條目0)之虛設記憶體單元DMC儲存有「「1」」之資料，故依據控制信號SE(「H」位準)輸出控制信號KE(「H」位準)。AD電路AD基於控制信號KE及匹配線ML0之電位(「H」位準)輸出控制信號KEpre(「L」位準)。因此，P通道MOS電晶體PT2導通。
因此，在條目(條目0)中，在搜尋期間之初始，貫通電流Ikp在P通道MOS電晶體PT2中流動。在搜尋期間之後半，AD電路AD依據匹配線ML0之電位(「L」位準)輸出控制信號KEpre(「H」位準)。伴隨於此，由於P通道MOS電晶體PT2關斷，故貫通電流Ikp不流動。
其次，針對匹配放大器MA1～MA(N-1)進行說明。 在條目(條目1～條目(N-1))之虛設記憶體單元DMC儲存有「「0」」之資料。因此，依據控制信號SE(「H」位準)輸出控制信號KE(「L」位準)。AD電路AD基於控制信號KE及匹配線ML之電位(「H」位準)輸出控制信號KEpre(「H」位準)。因此，P通道MOS電晶體PT2未導通。
因此，由於在條目(條目1～條目(N-1))中，在搜尋期間中P通道MOS電晶體PT2關斷，故貫通電流Ikp不流動。
其次，在時刻T2，控制信號/PRE設定為「L」位準。 因此，藉由預充電電路而所有條目之匹配線ML0～ML(N-1)被預充電為電源電壓VDD之電壓位準。
其次，在時刻T3，執行搜尋動作之控制信號SE被活性化(「H」位準)。
伴隨於此，搜尋線驅動器22依據搜尋資料驅動搜尋線SL、/SL。
匹配線ML之電位依存於搜尋結果(輸入搜尋資料之對應部分與TCAM單元資料之比較結果)而變化。
在本例之情形下，顯示在所有條目中一致之情形，且所有匹配線ML0～ML(N-1)設定為電源電壓VDD之電位(「H」位準)。
針對此時之匹配放大器MA0進行說明。 由於在條目(條目0)之虛設記憶體單元DMC儲存有「「1」」之資料，故依據控制信號SE(「H」位準)輸出控制信號KE(「H」位準)。AD電路AD基於控制信號KE及匹配線ML0之電位(「H」位準)輸出控制信號KEpre(「L」位準)。因此，P通道MOS電晶體PT2導通。
因此，在條目(條目0)中，在搜尋期間中經由P通道MOS電晶體PT2而匹配線ML0維持電源電壓VDD之電位。
其次，針對匹配放大器MA1～MA(N-1)進行說明。 在條目(條目1～條目(N-1))之虛設記憶體單元DMC儲存有「「0」」之資料。因此，依據控制信號SE(「H」位準)輸出控制信號KE(「L」位準)。AD電路AD基於控制信號KE及匹配線ML(N-1)之電位(「H」位準)輸出控制信號KEpre(「H」位準)。因此，P通道MOS電晶體PT2未導通。
因此，在條目(條目1～條目(N-1))中，在搜尋期間中P通道MOS電晶體PT2關斷。由於匹配線保持電路50不發揮功能故顯示各匹配線ML維持電位自電源電壓VDD略下降之狀態之情形。
先前，在進行搜尋動作時，因不具有選擇性地使匹配線保持電路50活性化之構成，而在不一致之所有條目產生貫通電流，故消耗電力有可能增大。
利用基於本實施形態1之構成可選擇性地使匹配線保持電路50活性化，可抑制不必要之貫通電流而謀求低耗電化。
又，藉由預先測試匹配線之電位之保持特性，將根據測試結果是否使匹配線保持電路50活性化之資訊儲存於虛設記憶體單元DMC，而可藉由選擇性地使匹配線之電位之保持特性不良的匹配線ML之匹配線保持電路50活性化而改善匹配線之電位之保持特性且提高成品率。
又，在本例中，由於在虛設記憶體單元DMC儲存與匹配線之狀態相關之資訊(是否使匹配線保持電路50活性化之資訊)，故無須另設置用於儲存該資訊之裝置，而可以簡易之構成實現。
再者，亦可無須在虛設記憶體單元DMC儲存該資訊，而將該資訊寫入其他之記憶體(例如ROM(Read Only Memory，唯讀記憶體)等)、熔絲或暫存器。此時，設定電路ST只要依據控制信號SE自其他之記憶體(例如ROM(Read Only Memory，唯讀記憶體)等)、熔絲或暫存器等取得資訊而設定控制信號KE即可。
(實施形態2) 圖7係說明基於實施形態2之匹配放大器部之構成之圖。
如圖7所示般，在每個條目設置有匹配放大器。 在本例中顯示分別與複數個條目(條目0～條目(N-1))對應而設置有複數個匹配放大器(MA#0～MA#(N-1))之情形。
各匹配放大器(MA#0～MA#(N-1))之構成為相同之構成。此外，亦總稱為匹配放大器MA#。
與實施形態1同樣地，各條目包含40個記憶體單元MC、及虛設記憶體單元DMC。在虛設記憶體單元DMC儲存有與對應之匹配線ML之電位之保持特性相關之資訊。
匹配放大器MA#包含：用於放大匹配線ML之資料之放大器AP、作為預充電電路之P通道MOS電晶體PT1、用於保持匹配線ML之電位之匹配線保持電路51、N通道MOS電晶體M0、及P通道MOS電晶體M1。
放大器AP依據控制信號SP放大匹配線ML之資料。 N通道MOS電晶體M0及P通道MOS電晶體M1作為用於選擇匹配線保持電路51之選擇電路而發揮功能。
P通道MOS電晶體PT1接收控制信號/PRE之輸入。P通道MOS電晶體PT1依據控制信號/PRE(「Ｌ」位準)而導通。伴隨於此，電源電壓VDD與匹配線ML電性耦合，匹配線ML被預充電為電源電壓VDD之電壓位準。藉此執行搜尋動作之準備。
匹配線保持電路50包含電容元件C。 電容元件C經由N通道MOS電晶體M0與匹配線ML連接。又，電容元件C經由與N通道MOS電晶體M0並聯地連接之P通道MOS電晶體M1與供給電源電壓VDD之電源配線60連接。
N通道MOS電晶體M0及P通道MOS電晶體M1之閘極與虛設記憶體單元DMC之記憶節點連接。因此，N通道MOS電晶體M0與P通道MOS電晶體M1基於儲存於虛設記憶體單元DMC之資料而具有開關功能，且互補地動作。
例如，當在虛設記憶體單元DMC儲存有資料「「1」」時，N通道MOS電晶體M0導通。因此，電容元件C與匹配線ML連接。另一方面，當在虛設記憶體單元DMC儲存有資料「「0」」時，P通道MOS電晶體M1導通。因此，電容元件C與電源配線60連接。
圖8係說明基於實施形態2之搜尋動作之圖。 參照圖8(A)，作為比較例係顯示先前之搜尋動作之例。
此處，針對條目(條目0)之匹配線ML0之電位之保持特性不良之情形進行說明。顯示因匹配線ML0之電位之保持特性不良，而即便當一致時匹配線ML0之電位仍下降之情形。
而且，在對放大器AP輸入控制信號SP之時序，匹配線ML0之電位下降。因此，放大器AP依據匹配線ML0之電位輸出輸出信號MOUT0(「Ｌ」位準)。亦即，當匹配線ML0之電位之保持特性不良時，即便當一致時仍有可能判定為不一致。
參照圖8(B)，針對基於實施形態2之匹配放大器MA#之動作進行說明。
此處，針對當條目(條目0)之匹配線ML之電位之保持特性不良時在虛設記憶體單元DMC儲存有資料「「1」」之情形進行說明。
此時，因N通道MOS電晶體M0導通而電容元件C與匹配線ML0連接。
因在匹配線ML0連接有電容元件C，而匹配線ML0之電壓變化變平緩。
電壓變化自ΔV2可從ΔV1變小。 因此，在對放大器AP輸入控制信號SP之時序，抑制匹配線ML0之電位之下降。因此，放大器AP依據匹配線ML0之電位輸出輸出信號MOUT0(「H」位準)。亦即，即便當匹配線ML0之電位之保持特性不良時，當一致時仍可適切地判定。
藉由使用電容元件作為匹配線保持電路，而無需用於控制匹配線保持電路之電路，而可以簡易之構成實現。
又，由於在匹配線之電位之保持特性良好且無需使匹配線保持電路作為匹配線之電位之保持特性之救濟用而發揮功能時，由於可將電容元件與電源配線60連接而用作解耦合電容，故亦可減少電源雜訊。
(實施形態3) 近年來，檢索系統之大容量化之要求增加，而檢索記憶體8之配置面積亦增加。
圖9係說明基於實施形態3之檢索記憶體8所包含之複數個分段之圖。
如圖9所示般，在本例中顯示320位元×4k條目之陣列構成。
設置有N個區塊。 各區塊(0～N-1)設置有8個40位元×128條目之分段12。
在實施形態3中，將選擇性地使匹配線保持電路50活性化之資訊儲存於暫存器70。暫存器70包含複數個記憶單元71。就每個區塊將設定是否使匹配線保持電路50活性化之資訊儲存於記憶單元71。
亦即，當對於區塊(Block0)將該資訊儲存於記憶單元71時，屬區塊之8個分段12之所有匹配線保持電路50被活性化。
又，先前使位於所有區塊(Block0～Block(N-1))之所有條目之匹配放大器MA的匹配線保持電路動作。因此，如上述般，當不一致時，不必要之貫通電流相對於匹配線之電位之保持特性並非不良之條目流動。
在該構成中，例如當有僅在區塊(Block0)產生匹配線之不良的條目時，將使該區塊之匹配線保持電路50活性化之資訊儲存於記憶單元71。藉此，若將所有陣列構成之區塊數設為N，則可期待約1/N之電流削減效果。
又，藉由就每個區塊設置記憶單元71且共有儲存之資訊，而可縮小配置面積，而可抑制晶片面積增加。
此外，針對將資訊儲存於記憶單元71之方式進行了說明，但並不特別限定於此，可將該資訊儲存於虛設記憶體單元DMC，還可將該資訊寫入其他之記憶體(例如ROM(Read Only Memory，唯讀記憶體)等)、熔絲或暫存器。
(實施形態4) 在實施形態4中，針對較實施形態1之方式更進一步謀求低耗電化之方式進行說明。
圖10係說明基於實施形態4之匹配放大器之構成之圖。 如圖10所示般，設置有基於實施形態4之匹配放大器MAD。
匹配放大器MAD與匹配放大器MA相比，在將設定電路ST置換為設定電路ST#之點上不同。由於針對其他之構成為相同故不重複其詳細之說明。
設定電路ST#調整輸出控制信號KE之時序。具體而言，設定電路ST#使設定電路ST輸出控制信號KE之時序延遲特定期間而輸出。作為一例，亦可由包含緩衝器或電阻及電容器等之延遲電路延遲。
圖11係說明基於實施形態4之搜尋動作之圖。 參照圖11(A)，作為比較例係顯示實施形態1之搜尋動作之例。
在本例中，針對條目(條目0)進行說明。 設為在虛設記憶體單元DMC儲存有「「1」」之資料。
又，針對在條目(條目0)中不一致之情形進行說明。 如上述般，在條目(條目0)中，在搜尋期間之初始貫通電流Ikp流過P通道MOS電晶體PT2。若在搜尋期間之後半匹配線ML0之電位逐漸下降，則AD電路AD依據匹配線ML0之電位(「L」位準)輸出控制信號KEpre(「H」位準)。伴隨於此，由於P通道MOS電晶體PT2關斷，故在此以後貫通電流Ikp不流動。
參照圖11(B)，顯示實施形態4之搜尋動作之例。 在本例中，設定電路ST#使輸出控制信號KE之時序延遲。具體而言，在時刻T4設定電路ST#輸出控制信號KE(「H」位準)。
AND電路AD係將控制信號KE與匹配線ML之電位之AND邏輯運算結果作為控制信號KEpre輸出。
此時，AND電路AD因在時刻T4匹配線ML之電位下降而控制信號KEpre(「H」位準)不變化。
因此，由於P通道MOS電晶體PT2未導通故貫通電流Ikp不流動。
藉此，即便當應使匹配線保持電路活性化之項目顯示不一致時，仍可進一步抑制貫通電流Ikp，而謀求低耗電化。
又，藉由對實施形態3所說明之圖9之大容量之檢索記憶體8應用該方式，而可抑制不必要之貫通電流而大幅地降低消耗電力。再者，藉由利用就實施形態3所說明之每個區塊設置之記憶單元71控制設定電路ST#之延遲而可無需就每個條目設置之虛設記憶體單元DMC，從而縮小面積。
(實施形態5) 圖12係針對基於實施形態5之檢索記憶體8#之構成進行說明之圖。
參照圖12，檢索記憶體8#包含複數個分段12-1～12-3、及測試電路100。
測試電路100對各分段12執行測試動作。 具體而言，測試電路100判定與各分段12所包含之所有條目對應之匹配線ML的電位之保持特性不良並予以救濟。
圖13係針對基於實施形態5之測試電路100之測試動作進行說明之流程圖。
參照圖13，測試電路100執行匹配線之電位之保持特性測試(步驟S2)。
例如，測試電路100就分段12之每個條目寫入特定之資料。在本例中，如圖12所示般分別就每個條目寫入互不不同之資料。測試電路100以就每個條目寫入之資料為搜尋資料執行搜尋動作。
測試電路100當與寫入之資料之條目對應之匹配放大器MA輸出一致(「H」位準)時，判定出與該條目對應之匹配線ML為良好。另一方面，當匹配放大器MA輸出不一致(「L」位準)時，判定出與該條目對應之匹配線ML為不良。
測試電路100利用搜尋動作判斷匹配線ML是否為不良判定(步驟S4)。
在步驟S4中，當測試電路100判斷出匹配線ML並非是不良判定(在步驟S4中為否)時前進至步驟S14。
另一方面，在步驟S4中，當測試電路100判斷出匹配線ML為不良判定(在步驟S4中為是)時儲存不良資訊(步驟S6)。具體而言，在對應之條目所包含之虛設記憶體單元DMC儲存「「1」」之資料。
其次，測試電路100再次執行匹配線之電位之保持特性之測試(步驟S8)。
具體而言，測試電路100當與寫入之資料之條目對應之匹配放大器MA輸出一致(「H」位準)時，判定出與該條目對應之匹配線ML為良好。另一方面，當匹配放大器MA輸出不一致(「L」位準)時，判定出與該條目對應之匹配線ML為不良。此外，此時，由於如實施形態1所說明般在虛設記憶體單元DMC儲存有「「1」」之資料，故匹配線保持電路50發揮功能而動作。
其次，測試電路100判斷匹配線ML是否為不良判定(步驟S10)。
在步驟S10中，當測試電路100判斷出匹配線ML並非是不良判定(在步驟S10中為否)時前進至步驟S14。
另一方面，在步驟S10中，當測試電路100判斷出匹配線ML為不良判定(在步驟S10中為是)時，置換為冗餘記憶體(步驟S12)。具體而言，由於該條目為即便使用匹配線保持電路50仍無法救濟之不良，故使用冗餘記憶體救濟。
其次，測試電路100判斷所有條目是否完成測試(步驟S14)。
在步驟S14中，當測試電路100判斷所有條目已完成測試時結束處理(終了)。
在步驟S14中，當測試電路100判斷所有條目未完成測試時返回步驟S2，並重複上述處理直至所有條目完成測試。
利用該處理測試分段12所包含之匹配線ML之電位之保持特性並確認是否可使用匹配線保持電路50救濟，當無法救濟時使用冗餘記憶體救濟。藉此可抑制匹配線ML之電位之保持特性不良之成品率。
又，若利用該方式可使用匹配線保持電路50救濟則因不使用冗餘記憶體而亦可削減冗餘記憶體之容量，而可謀求小型化。
(實施形態6) 在上述之實施形態中，作為一例係針對在發貨階段使用測試電路100執行匹配線之電位之保持特性測試之情形進行了說明。另一方面，在發貨後亦可執行同樣之測試。
一般而言，在搭載有檢索記憶體之半導體裝置中具有檢查儲存於記憶體單元之資料是否因由軟體錯誤或經年劣化等所致之不良而覆寫的功能即同位檢查功能。
亦可使用該同位檢查功能執行匹配線之電位之保持特性測試。
圖14係針對基於實施形態6之測試電路100之測試動作進行說明之流程圖。
參照圖14，測試電路100執行同位檢查(步驟S0)。
例如，測試電路100讀出儲存於分段12之條目之資料，並基於同位資料執行同位檢查。
其次，測試電路100基於讀出之資料執行匹配線之電位之保持特性測試(步驟S1)。
具體而言，測試電路100以就每個條目讀出之資料為搜尋資料執行搜尋動作。
測試電路100當與讀出之資料之條目對應之匹配放大器MA輸出一致(「H」位準)時，判定出與該條目對應之匹配線ML為良好。另一方面，當匹配放大器MA輸出不一致(「L」位準)時，判定出與該條目對應之匹配線ML為不良。
測試電路100利用搜尋動作判斷匹配線ML是否為不良判定(步驟S4)。
在步驟S4中，當測試電路100判斷出匹配線ML並非是不良判定(在步驟S4中為否)時前進至步驟S14。
另一方面，在步驟S4中，當測試電路100判斷出匹配線ML為不良判定(在步驟S4中為是)時儲存不良資訊(步驟S6)。具體而言，在對應之條目所包含之虛設記憶體單元DMC儲存「「1」」之資料。
其次，測試電路100再次執行匹配線之電位之保持特性測試(步驟S8)。
具體而言，測試電路100當與讀出之資料之條目對應之匹配放大器MA輸出一致(「H」位準)時，判定出與該條目對應之匹配線ML為良好。另一方面，當匹配放大器MA輸出不一致(「L」位準)時，判定出與該條目對應之匹配線ML為不良。此外，此時，由於如實施形態1所說明般在虛設記憶體單元DMC儲存有「「1」」之資料，故匹配線保持電路50發揮功能而動作。
其次，測試電路100判斷出匹配線ML是否為不良判定(步驟S10)。
在步驟S10中，當測試電路100判斷出匹配線ML並非是不良判定(在步驟S10中為否)時前進至步驟S14。
另一方面，在步驟S10中，當測試電路100判斷出匹配線ML為不良判定(在步驟S10中為是)時，置換為冗餘記憶體(步驟S12)。具體而言，由於該條目為即便使用匹配線保持電路50仍無法救濟之不良，故使用冗餘記憶體救濟。
其次，測試電路100判斷所有條目是否完成測試(步驟S14)。
在步驟S14中，當測試電路100判斷出所有條目已完成測試(在步驟S14中為是)時結束處理(終了)。
在步驟S14中，當測試電路100判斷出所有條目未完成測試(在步驟S14中為否)時返回步驟S0，並重複上述處理直至所有條目完成測試。
利用該處理與同位檢查一起執行匹配線之電位之保持特性測試。 藉此，在發貨後亦可針對因匹配線ML之經年劣化等而電位之保持特性惡化之匹配線ML進行測試。亦即，確認是否可使用匹配線保持電路50救濟，當無法救濟時使用冗餘記憶體救濟。藉此，可救濟因匹配線之電位之保持特性不良所致之錯誤。
又，若利用該方式可使用匹配線保持電路50救濟則因不使用冗餘記憶體而亦可削減冗餘記憶體之容量，而可謀求小型化。
(實施形態7) 在上述之實施形態6中，針對與同位檢查一起執行匹配線之電位之保持特性測試之情形進行了說明，但亦可在將資料儲存於檢索記憶體時執行。
圖15係針對基於實施形態7之測試電路100之測試動作進行說明之流程圖。
參照圖15，測試電路100執行資料寫入(步驟S10)。 例如，測試電路100對分段12之條目指示資料寫入。
其次，測試電路100基於寫入之資料執行匹配線之電位之保持特性測試(步驟S11)。
具體而言，測試電路100將於每個條目寫入之資料作為搜尋資料執行搜尋動作。
測試電路100當對應於已寫入資料之條目之匹配放大器MA輸出一致(「H」位準)時，判定與該條目對應之匹配線ML為良好。另一方面，當匹配放大器MA輸出不一致(「L」位準)時，判定出與該條目對應之匹配線ML為不良。
測試電路100利用搜尋動作判斷匹配線ML是否為不良判定(步驟S4)。
在步驟S4中，當測試電路100判斷出匹配線ML並非是不良判定(在步驟S4中為否)時前進至步驟S14。
另一方面，在步驟S4中，當測試電路100判斷出匹配線ML為不良判定(在步驟S4中為是)時儲存不良資訊(步驟S6)。具體而言，在對應之條目所包含之虛設記憶體單元DMC儲存「「1」」之資料。
其次，測試電路100再次執行匹配線之電位之保持特性測試(步驟S8)。
具體而言，測試電路100當與寫入之資料之條目對應之匹配放大器MA輸出一致(「H」位準)時，判定出與該條目對應之匹配線ML為良好。另一方面，當匹配放大器MA輸出不一致(「L」位準)時，判定出與該條目對應之匹配線ML為不良。此外，此時，由於如實施形態1所說明般在虛設記憶體單元DMC儲存有「「1」」之資料，故匹配線保持電路50發揮功能而動作。
其次，測試電路100判斷匹配線ML是否為不良判定(步驟S10)。
在步驟S10中，當測試電路100判斷出匹配線ML並非是不良判定(在步驟S10中為否)時前進至步驟S14。
另一方面，在步驟S10中，當測試電路100判斷出匹配線ML為不良判定(在步驟S10中為是)時置換為冗餘記憶體(步驟S12)。具體而言，由於該條目為即便使用匹配線保持電路50仍無法救濟之不良，故使用冗餘記憶體救濟。
其次，測試電路100判斷所有條目是否完成測試(步驟S14)。
在步驟S14中，當測試電路100判斷出所有條目已完成測試(在步驟S14中為是)時結束處理(終了)。
在步驟S14中，當測試電路100判斷出所有條目未完成測試(在步驟S14中為否)時返回步驟S0，並重複上述處理直至所有條目完成測試。
利用該處理，在資料寫入時亦執行匹配線之電位之保持特性測試。藉此，在發貨時及發貨後亦可針對因匹配線ML之經年劣化等而電位之保持特性惡化之匹配線ML進行測試。亦即，確認是否可使用匹配線保持電路50救濟，當無法救濟時使用冗餘記憶體救濟。藉此，可救濟因匹配線之電位之保持特性不良所致之錯誤。
又，若利用該方式可使用匹配線保持電路50救濟則因不使用冗餘記憶體而亦可削減冗餘記憶體之容量，而可謀求小型化。
再者，可行的是，無需就每次資料寫入執行該測試，而就每個特定之時序執行。
此外，在本例中，針對在檢索記憶體之內部設置測試電路100而執行上述之測試之方式進行了說明，但該測試電路100可構成為無須設置於檢索記憶體之內部，而設置於檢索記憶體之外部並與檢索記憶體協同。又，該測試電路100之測試之功能可由圖1所說明之傳送控制電路4具備，亦可由CPU 2執行。
以上基於實施形態具體地說明了本發明，但應瞭解本發明並不限定於實施形態，在不脫離其要旨之範圍內可進行各種變更。
1‧‧‧通訊機器
2‧‧‧CPU
4‧‧‧傳送控制電路
6‧‧‧泛用記憶體
8‧‧‧檢索記憶體
11‧‧‧SRAM單元/X單元
12‧‧‧分段
13‧‧‧資料比較部
14‧‧‧SRAM單元/Y單元
20‧‧‧單元陣列
21‧‧‧寫入驅動器
22‧‧‧搜尋線驅動器
23‧‧‧匹配放大器部
24‧‧‧控制邏輯電路
25‧‧‧讀出電路
50、51‧‧‧匹配線保持電路
60‧‧‧電源配線
70‧‧‧暫存器
71‧‧‧記憶單元
100‧‧‧測試電路
AD‧‧‧AND電路/AD電路
AP‧‧‧放大器
Block0～Block(N-1)‧‧‧區塊
BL、/BL‧‧‧位元線對
BL0、/BL0‧‧‧位元線對
BL39、/BL39‧‧‧位元線對
C‧‧‧電容元件
DMC‧‧‧虛設記憶體單元
entry0～entry(N-1)‧‧‧條目
GND‧‧‧接地節點
Ikp‧‧‧貫通電流
INV1～INV4‧‧‧反相器1～反相器4
KE‧‧‧控制信號
KEpre‧‧‧控制信號
M0‧‧‧N通道MOS電晶體
M1‧‧‧P通道MOS電晶體
MC‧‧‧記憶體單元
MA0～MA(N-1)‧‧‧匹配放大器
MA#0～MA#(N-1)‧‧‧ 匹配放大器
MAD‧‧‧匹配放大器
ML‧‧‧匹配線
ML0～ML(N-1)‧‧‧匹配線
MOUT0～MOUT(N-1)‧‧‧輸出信號
ND1、ND1_n‧‧‧記憶節點對
ND2、ND2_n‧‧‧記憶節點對
ND3‧‧‧節點
PT1‧‧‧P通道MOS電晶體
PT2‧‧‧P通道MOS電晶體
Q1～Q9‧‧‧MOS電晶體
SE‧‧‧控制信號
SP‧‧‧控制信號
ST‧‧‧設定電路
ST#‧‧‧設定電路
SL、/SL‧‧‧搜尋線對
SL0、/SL0‧‧‧搜尋線對
SL39、/SL39‧‧‧搜尋線對
VDD‧‧‧電源電壓
WLX、WLY‧‧‧字元線
WLX1～WLX(N-1)‧‧‧字元線
/PRE‧‧‧控制信號
ΔV1、ΔV2‧‧‧電壓變化
圖1係說明基於實施形態1之通訊機器1之構成之圖。 圖2係顯示TCAM單元之構成之一例之電路圖。 圖3係以表格形式顯示圖2之X單元及Y單元之記憶內容與TCAM資料之對應關係的圖。 圖4係說明基於實施形態1之檢索記憶體8所包含之分段(子區塊)12之構成之圖。 圖5係說明基於實施形態1之匹配放大器部之構成之圖。 圖6係說明基於實施形態1之搜尋動作之時序圖之圖。 圖7係說明基於實施形態2之匹配放大器部之構成之圖。 圖8(A)、圖8(B)係說明基於實施形態2之搜尋動作之圖。 圖9係說明基於實施形態3之檢索記憶體8所包含之複數個分段之圖。 圖10係說明基於實施形態4之放大器之構成之圖。 圖11(A)、圖11(B)係說明基於實施形態4之搜尋動作之圖。 圖12係針對基於實施形態5之檢索記憶體8#之構成進行說明之圖。 圖13係針對基於實施形態5之測試電路100之測試動作進行說明之流程圖。 圖14係針對基於實施形態6之測試電路100之測試動作進行說明之流程圖。 圖15係針對基於實施形態7之測試電路100之測試動作進行說明之流程圖。

Claims (12)

  1. 一種半導體裝置，其具備： 複數個檢索記憶體單元，其等呈行列狀配置； 複數條匹配線，其等分別與記憶體單元列對應而設置，用於判定儲存於前述檢索記憶體單元之資料與檢索資料之一致/不一致； 複數個匹配線保持電路，其等分別與前述複數條匹配線對應而設置； 儲存部，其儲存與前述複數條匹配線各者之狀態相關之資訊；及 選擇電路，其基於儲存於前述儲存部之資訊選擇性地使前述複數個匹配線保持電路活性化。
  2. 如請求項1之半導體裝置，其中前述儲存部係儲存與前述複數條匹配線各者之狀態相關之資訊的暫存器。
  3. 如請求項1之半導體裝置，其中前述複數個檢索記憶體單元之一部分被用作前述儲存部。
  4. 如請求項1之半導體裝置，其更具備供給電源電壓之電源配線；且 各前述匹配線保持電路包含電容元件； 前述選擇電路包含： 第1開關，其用於基於儲存於前述儲存部之資訊電性連接前述電容元件與對應之匹配線；及 第2開關，其用於基於儲存於前述儲存部之資訊與前述第1開關互補地動作，並電性連接前述電容元件與前述電源配線。
  5. 如請求項1之半導體裝置，其中前述複數個檢索記憶體單元被分割為呈行列狀設置之複數個檢索單元； 就各檢索單元每一者設置有前述複數條匹配線、前述複數個匹配線保持電路及前述選擇電路； 前述儲存部係與前述複數個檢索單元中同一列之檢索單元對應而共通地設置。
  6. 如請求項1之半導體裝置，其中前述各匹配線保持電路包含： 開關，其設置於電源電壓與對應之匹配線之間，接收來自前述選擇電路之選擇信號而活性化；及 時序調整電路，其基於前述匹配線之電壓而調整前述開關活性化之時序。
  7. 如請求項1之半導體裝置，其具備測試前述複數條匹配線之狀態之測試電路；且 前述測試電路基於前述測試結果將前述資訊儲存於前述儲存部。
  8. 如請求項7之半導體裝置，其中前述複數個檢索記憶體單元具有基於前述測試結果而用作一部分之檢索記憶體單元之取代的冗餘檢索記憶體單元。
  9. 如請求項7之半導體裝置，其中前述測試電路讀出儲存於前述複數個記憶體單元之資料，並以讀出之資料為前述檢索資料來測試前述匹配線之狀態。
  10. 如請求項7之半導體裝置，其中前述測試電路將資料寫入前述複數個記憶體單元，並以寫入之資料為前述檢索資料來測試前述匹配線之狀態。
  11. 如請求項1之半導體裝置，其中前述各匹配線保持電路基於來自前述選擇電路之選擇信號來對對應之匹配線充電。
  12. 如請求項1之半導體裝置，其中前述各匹配線保持電路設置於電源電壓與對應之匹配線之間，基於來自前述選擇電路之選擇信號及前述對應之匹配線之電位來將前述對應之匹配線連接於前述電源電壓。
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