JP2020047351A - Ｃａｍマクロ回路および半導体集積回路 - Google Patents

Abstract

【課題】 ＣＡＭ回路におけるプリチャージ回路もしくはその周辺に生じる故障を容易に検出できるようにする。【解決手段】 実施形態のＣＡＭマクロ回路は、ＣＡＭ（Content Addressable Memory）において有効ビットがオフ状態のワードに対するマッチラインのプリチャージを行わず、有効ビットがオン状態のワードに対するマッチラインのプリチャージを行う第１の回路と、有効ビットがオフ状態のワードに対するマッチラインのセンスアンプを、特定信号に応じて動作させる第２の回路とを具備する。【選択図】図４

Description

本発明の実施形態は、ＣＡＭマクロ回路および半導体集積回路に関する。

一般に、ＴＣＡＭ（Ternary Content Addressable Memory）やＢＣＡＭ（Binary Content Addressable Memory）などのＣＡＭのマクロ回路では、複数ワードを入力データと比較するに際し、省電力化のために、比較対象外のワードに対するマッチラインをプリチャージしないようにしており、また、当該マッチラインのセンスアンプを動作させないようにしている。

例えば工場出荷前のＣＡＭ回路において、いずれかのマッチラインのプリチャージ回路もしくはその周辺に故障が発生している場合、対応するワードが比較動作の対象外であっても当該マッチラインがプリチャージされてしまう現象が起こり得る。そのとき当該マッチラインのセンスアンプは動作していないため、そのセンスアンプの出力側には上記現象が現れず、故障を検出することはできない。

特開２００９−２６３５０号公報

ＣＡＭ回路におけるプリチャージ回路もしくはその周辺に生じる故障を容易に検出できるようにする。

実施形態のＣＡＭマクロ回路は、ＣＡＭ（Content Addressable Memory）において有効ビットがオフ状態のワードに対するマッチラインのプリチャージを行わず、有効ビットがオン状態のワードに対するマッチラインのプリチャージを行う第１の回路と、有効ビットがオフ状態のワードに対するマッチラインのセンスアンプを、特定信号に応じて動作させる第２の回路とを具備する。

一実施形態に係る半導体集積回路に搭載されるＴＣＡＭ（Ternary Content Addressable Memory）マクロ回路の概略構成の一例を示す図。 比較対象のワードの比較結果が全てマッチとなる場合にマッチラインＭＬに現れる現象を説明するための図。 比較対象のワードの比較結果がミスマッチを含んでいる場合にマッチラインＭＬに現れる現象を説明するための図。 １ワードに対応するマッチラインＭＬに接続されるプリチャージ回路のテストを可能にする回路構成の一例を示す図。 ＢＩＳＴ（Built-In Self-Test）回路およびＴＣＡＭマクロ回路の構成の一例を示す図。 ＢＩＳＴ回路によるテストの動作の一例を示すフローチャート。

以下、図面を参照して実施の形態について説明する。

（基本構成）
図１は、一実施形態に係る半導体集積回路に搭載されるＴＣＡＭ（Ternary Content Addressable Memory）マクロ回路の概略構成の一例を示す図である。

なお、本実施形態では、ＣＡＭの一例としてＴＣＡＭを採用する場合を例示するが、ＴＣＡＭに限らず、代わりにＢＣＡＭ（Binary Content Addressable Memory）を採用しても構わない。また、本実施形態で用いるＴＣＡＭには、構造の異なる２つのタイプがあり、対称型（Symmetric）と呼ばれるものと、非対称型（Asymmetric）と呼ばれるものがあるが、どちらを採用してもよい。いずれの場合も、後述する機能や処理、動作等を実現することができる。

図１に示されるＴＣＡＭマクロ回路３０は、ＴＣＡＭセルアレイ１０を備える。また、ＴＣＡＭマクロ回路３０は、ＴＣＡＭセルアレイ１０の周囲に、アドレスデコーダ１、データＩ／Ｏ部２、有効ビット（Valid bit）レジスタ群５、周辺回路群６、優先アドレスエンコーダ７などを備える。

ＴＣＡＭセルアレイ１０は、複数のＴＣＡＭセル１１を有する。これらのセル１１は、それぞれＳＲＡＭ（Static Random Access Memory）のビットセルをもとに実現されるとともにデータ比較用の回路を持ち、ワード毎に、ワードラインＷＬに接続されるとともに、比較回路を介してマッチラインＭＬにも接続される。各マッチラインＭＬは、有効ビットレジスタ群５を介して周辺回路群６にまで延在している。

アドレスデコーダ１は、アドレスをデコードしてワードラインＷＬの選択を行うものであり、ＣＡＭで一般に行われる比較動作においては比較対象のワードに対応するワードラインＷＬを選択する。

データＩ／Ｏ部２は、個々のセル１１に対して読み書きされるべきデータの入出力処理を行う。

有効ビットレジスタ群５は、ワード毎に（ワードラインＷＬ毎にもしくはマッチラインＭＬ毎に）、当該ワードが比較処理の対象か否かを示す有効ビットの値を保持すると共にその有効ビットの値を周辺回路群６へ供給する。例えば、当該ワードが比較処理の対象であるときには、有効ビットの値を「１」（オン状態）とし、当該ワードが比較処理の対象でないときには、有効ビットの値を「０」（オフ状態）とする。

周辺回路群６は、ワード毎に、有効ビットの値に応じて比較対象のワードと比較データ（コンパランド）との比較を行い、その比較結果を対応するマッチラインＭＬを通じて出力する。この比較動作時においては、基本的に全てのセル１１に対して比較処理が行われる。但し、有効ビットの値が「０」のワードに対する比較処理は行われない。比較結果は、単一のマッチ（ヒット）に限らず、前後する複数ワードの比較結果から複数のヒットが得られる場合もある。各ワードの比較結果は、マッチフラグの形で所定の記憶領域に記憶されてもよい。マッチの場合は、マッチフラグの値を「１」とし、ミスマッチの場合は、マッチフラグの値を「０」とする。

優先アドレスエンコーダ７は、複数のヒットがある場合、最も優先度の高いアドレス（例えば最大アドレスあるいは最小アドレス）をマッチアドレスとして出力する。単一のヒットの場合は当該アドレスをマッチアドレスとして出力する。

上述したマッチフラグおよびマッチアドレスの情報は、ＴＣＡＭマクロ回路３０の外側へ出力することができる。

（マッチとミスマッチ）
次に、図２および図３を参照して、比較対象のワードの比較結果が全てマッチとなる場合にマッチラインＭＬに現れる現象と、当該比較結果がミスマッチを含んでいる場合にマッチラインＭＬに現れる現象との違いについて説明する。

図２に示されるように、１ワードに対応するマッチラインＭＬには、１ワードのビット幅分のセル対が接続されている。個々のセル１１は、それぞれ、マッチラインＭＬとグランドとの間に接続される。マッチラインＭＬは、比較動作前に、トランジスタＴｒを含むプリチャージ回路によって特定の電圧レベル（例えば、省電力の観点から、０〜ＶＤＤの間の中間電位）となるようにプリチャージされる。

この後、比較動作において、全ビットのデータが比較データとのマッチを示す場合、全てのセル１１のマッチラインＭＬへの出力は例えばHigh-Zであり、マッチラインＭＬにおける特定の電圧レベルは保持されたままである。

一方、図３に示されるように、比較動作において、いずれかのビットのデータがミスマッチを示す場合、該当するセル１１を構成するトランジスタを通じてマッチラインＭＬ上の電荷がグランドに抜けることから、マッチラインＭＬの電圧レベルはグランドレベルにまで下がる。

（プリチャージ回路のテストを可能にする構成）
図４は、１ワードに対応するマッチラインＭＬに接続されるプリチャージ回路のテストを可能にする回路構成の一例を示す図である。

図４に示されるように、マッチラインＭＬの出力側には、当該マッチラインＭＬの電圧レベルを増幅して出力するセンスアンプ２０が設けられている。これにより、例えばマッチラインＭＬが中間電位にある場合に、論理値１を満たすレベルの電圧を出力することを可能にしている。また、マッチラインＭＬの出力側には、前述したトランジスタＴｒが、電源ＶＤＤとマッチラインＭＬとの間に設けられている。

更にその周辺には、論理回路を構成するＡＮＤ回路２１、ＡＮＤ回路２２、およびＯＲ回路２３が設けられている。プリチャージ回路は、少なくともＡＮＤ回路２１およびトランジスタＴｒを用いて構成される。

ＡＮＤ回路２１は、前述した有効ビットレジスタ群５のうちの当該ワードに対応する有効ビットレジスタから送られてくる有効ビットの値（「１」又は「０」）を入力するとともに、プリチャージを実行するか否かを示すプリチャージ信号の値（「１」又は「０」）を入力し、双方の論理積の値（「１」又は「０」）をトランジスタＴｒのゲートに与える。

ＡＮＤ回路２２は、センスアンプ２０をイネーブルにするか否かを示すセンスアンプイネーブル（ＳＡＥ）信号の値（「１」又は「０」）を入力するとともに、ＯＲ回路２３の出力信号の値（「１」又は「０」）を入力し、双方の論理積の値（「１」又は「０」）をセンスアンプ２０に与える。

ＯＲ回路２３は、上記有効ビットの値（「１」又は「０」）を入力するとともに、テストを実行するか否かを示すテストモード信号の値（「１」又は「０」）を入力し、双方の論理和の値（「１」又は「０」）をＡＮＤ回路２２の一方の入力部へ供給する。

（通常動作モード）
テストを実施しない通常動作モードにおいては、テストモード信号の値は「０」となる。

この状態において、比較処理を行う際には、有効ビットの値は「１」となる。マッチラインＭＬをプリチャージするために、プリチャージ信号の値が「１」になると、ＡＮＤ回路２１の出力信号の値は「１」となってトランジスタＴｒのゲートに与えられるため、トランジスタＴｒが導通状態になり、マッチラインＭＬがプリチャージされる。また、ＯＲ回路２３の出力信号が「１」となり、ＡＮＤ回路２２の出力信号の値が「１」となってセンスアンプ２０に与えられるため、センスアンプ２０が動作状態になる。

これにより、比較処理の結果は、マッチラインＭＬの電圧レベルに反映され、動作状態にあるセンスアンプ２０を通じて論理値（「１」又は「０」）として得られる。比較対象のワードの比較結果が全てマッチとなる場合は、センスアンプ２０の出力の論理値は「１」となり、当該比較結果がミスマッチを含んでいる場合は、センスアンプ２０の出力の論理値は「０」となる。

一方、比較処理を行わないときは、有効ビットの値は「０」となる。マッチラインＭＬのプリチャージは行わないため、プリチャージ信号の値は「０」であり、ＡＮＤ回路２１の出力信号の値は「０」である。トランジスタＴｒは非導通状態であり、マッチラインＭＬはプリチャージされない。また、ＯＲ回路２３の出力信号が「０」であり、ＡＮＤ回路２２の出力信号の値は「０」であり、センスアンプ２０は動作しない。このときにセンスアンプ２０を動作させないのは、省電力化のためである。

（プリチャージ回路の故障）
上記のように比較処理を行わないときに、もしマッチラインＭＬがプリチャージされていれば、プリチャージ回路もしくはその周辺に故障が発生していると考えられる。このときセンスアンプ２０は動作していないため、故障によってプリチャージされた現象は、センスアンプ２０の出力から検知することはできない。

なお、故障の発生箇所としては、例えばトランジスタＴｒ、ＡＮＤ回路２１、有効ビットの供給側の回路（図示せず）、プリチャージ信号の供給側の回路（図示せず）などが挙げられる。故障の種類としては、例えばトランジスタＴｒがオフにならない故障、ＡＮＤ回路２１の出力値が「０」にならない故障、有効ビットの供給側の回路の出力値が「０」にならない故障、プリチャージ信号の供給側の回路の出力値が「０」にならない故障などが挙げられる。

（テストモード）
テストを実施するテストモードにおいては、テストモード信号の値は「１」となる。

あるワードに対応するプリチャージ回路のテストを実施する場合、予め、当該ワードの個々のセルには、比較動作において比較データとの比較結果が全てマッチするような値が書き込まれる。

比較処理は、テストモード信号の値を「１」とするほか、ＳＡＥ信号の値を「１」、有効ビットの値を「０」、プリチャージ信号の値を「０」にした状態で行われる。

この状態では、テストモード信号の値が「１」であるため、ＯＲ回路２３の出力値は「１」であり、ＳＡＥ信号の値も「１」であり、ＡＮＤ回路２２の出力値は「１」であるため、センスアンプ２０は動作状態にある。

またこの状態では、プリチャージ回路もしくはその周辺に故障が生じていなければ、マッチラインＭＬはプリチャージされないため、比較対象のワードの比較結果が全てマッチになっても、センスアンプ２０を通じて得られる論理値は「１」とはならず、「０」となる。この論理値「０」が得られた場合には、故障が無いとみなすことができる。

一方、プリチャージ回路もしくはその周辺に故障が生じていると、マッチラインＭＬがプリチャージされ、比較対象のワードの比較結果が全てマッチになった際に、センスアンプ２０を通じて論理値「１」が得られる。この論理値「１」が得られた場合には、故障が発生しているとみなすことができる。

このようにＴＣＡＭマクロ回路３０内に前述したＯＲ回路２３を設置したことにより、テストモードにおいて、有効ビットの値が「０」であるワードに対するマッチラインＭＬのセンスアンプを動作させることが可能となり、当該センスアンプの出力からプリチャージ回路もしくはその周辺に生じた故障を検出することが可能となる。

（ＢＩＳＴ回路およびＴＣＡＭマクロ回路を含む構成）
図５は、本実施形態の半導体集積回路に搭載されるＢＩＳＴ（Built-In Self-Test）回路およびＴＣＡＭマクロ回路の構成の一例を示す図である。

図５に示されるように、本実施形態の半導体集積回路には、ＴＣＡＭマクロ回路３０のほかに、このＴＣＡＭマクロ回路３０をテストするＢＩＳＴ回路４０が搭載される。ＴＣＡＭマクロ回路３０とテストするＢＩＳＴ回路４０とは、動作クロックに同期して動作する。

ＢＩＳＴ回路４０には、出力解析回路４１および不良アドレスカウンタ４２が設けられる。但し、不良アドレスカウンタ４２は必ずしも必要とされるものではなく、設けない形態としてもよい。

ＴＣＡＭマクロ回路３０は、通常動作モードのときは、選択器Ｓ１を通じて、通常の動作に必要なアドレス、入力データ、比較データ、有効ビットなどの情報を受信する。

ＢＩＳＴ回路４０は、テストを実施する場合、ＴＣＡＭマクロ回路３０側のマッチライン毎に設けられるプリチャージ回路のうち、テスト対象のプリチャージ回路と接続されているマッチラインＭＬのセンスアンプ２０を動作させる特定の信号（すなわち、論理値を「１」とするテストモード信号）をＣＡＭマクロ回路３０へ送信する。また、ＢＩＳＴ回路４０は、テストに際して、適宜、アドレス、入力データ、比較データ、有効ビットなどの情報をＣＡＭマクロ回路３０へ送信する。

ＴＣＡＭマクロ回路３０は、テストモードのときは、論理値を「１」とするテストモード信号をＢＩＳＴ回路４０側から受信する。また、テストモードのときは、選択器Ｓ１の情報入力先がＢＩＳＴ回路４０に切り替わり、ＴＣＡＭマクロ回路３０は、上記と同様な情報をＢＩＳＴ回路４０から選択器Ｓ１を通じて受信できるようになる。ＴＣＡＭマクロ回路３０は、テストモードにおいて、各ワードの比較処理を行ってセンスアンプ２０の出力から得られるマッチフラグおよびマッチアドレスをＢＩＳＴ回路４０へ送信する。マッチフラグは、ワード毎の比較処理の結果（マッチの有無）を示す。マッチアドレスは、マッチを示したワードに対応するアドレスを示す。

出力解析回路４１は、ＣＡＭマクロ回路３０から送信されるマッチフラグおよびマッチアドレスの情報を受信し、当該受信により得られるテスト対象毎の情報に基づいて故障の有無を判定し、結果を出力する。その場合、出力解析回路４１は、当該受信により得られるテスト対象毎の情報から、不良アドレスカウンタ４２を用いて故障数（アドレス毎の不良数）もしくは故障率（アドレス毎の不良率）を求め、その数が閾値（不良アドレス上限値）を超えた場合に、ＣＡＭマクロ回路３０が不良であると判定する機能を有するものとしてもよい。但し、この機能は必須の要素ではない。この機能を使用する場合、例えば、出力解析回路４１は、値「１」を示すマッチフラグが現れる毎に、不良アドレスカウンタ４２のカウント値をインクリメントし、そのカウント値が不良アドレス上限値を超えたときに、ＣＡＭマクロ回路３０が不良であると判定するようにしてもよい。

（テスト動作）
次に、図６のフローチャートを参照して、ＢＩＳＴ回路４０によるテストの動作の一例を説明する。ここでは、不良アドレスカウンタ４２を使用する場合の例を挙げる。

ＢＩＳＴ回路４０は、不良アドレスカウンタの値を初期化して０にし（ステップＳ１）、ＴＣＡＭ全面への値「Ｄ」（例えば、「０」）を書き込む（ステップＳ２）。その際、各アドレスの有効ビットの値を「０」にする。

そして、ＢＩＳＴ回路４０は、ＣＡＭマクロ回路３０へ値「１」のテストモード信号を送ることでＣＡＭマクロ回路３０をテストモードに設定し（ステップＳ３）、アドレス毎の処理（ワード毎の処理）を開始する（ステップＳ４）。

ＢＩＳＴ回路４０は、テスト対象のワード（テスト対象のアドレス）の各セルに、「Ｄの逆値」（例えば「１」）を書き込み（ステップＳ５）、これらと同じ「Ｄの逆値」を示す比較データとの比較を行う（ステップＳ６）。

次に、ＢＩＳＴ回路４０の出力解析回路４１は、当該アドレスでセンスアンプ２０の出力がマッチを示すか否かを判定する（ステップＳ７）。マッチを示さなければ（ステップＳ７のＮＯ）、当該アドレスでの不良は無いとみなし、ステップＳ１０へと進む。一方、マッチを示していれば（ステップＳ７のＹＥＳ）、当該アドレスでの不良があると判定する（ステップＳ８）その場合、出力解析回路４１は、不良アドレスカウンタ４２のカウント値をインクリメントする（ステップＳ９）。そして、出力解析回路４１は、当該アドレスの各セルに対して値Ｄ（例えば「０」）での書き戻しを行う（ステップＳ１０）。

ステップＳ５〜Ｓ１０は、全てのアドレスについての処理が完了するまで繰り返される（ステップＳ１１）。

全てのアドレスについての処理が完了すると、出力解析回路４１は、不良が検出されたか否かをマッチフラグで確認し、その結果を出力する（ステップＳ１２）。

また、出力解析回路４１は、不良アドレスカウンタ４２のカウント値があらかじめ定めた設定値よりも大きい値である場合に、ＴＣＡＭマクロ回路３０が不良であると判定し、その結果を出力する（ステップＳ１３）。

なお、この動作例では、不良アドレスカウンタ４２を使用する場合の動作を例示したが、これに限定されるものではなく、不良アドレスカウンタ４２を使用せずにテストを行ってもよい。その場合、上述したステップＳ１、Ｓ９、Ｓ１３の処理は省略される。

本実施形態によれば、プリチャージ回路やその周辺に故障があり、比較対象外のワードに対応するマッチラインがプリチャージされてしまう現象がある場合、テストにおいて、センスアンプの出力から故障を容易に検出することができる。

また、ＴＣＡＭマクロ回路において増設する部品は、ワード毎に追加するＯＲ回路およびこれを接続する配線のみのため、小規模な改良で済ませることができる。

以上詳述したように実施形態によれば、ＣＡＭ回路におけるプリチャージ回路もしくはその周辺に生じる故障を容易に検出することが可能になる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…アドレスデコーダ、２…データＩ／Ｏ部、５…有効ビットレジスタ群、６…周辺回路群、７…優先アドレスエンコーダ、１０…ＴＣＡＭセルアレイ、１１…ＴＣＡＭセル、２０…センスアンプ、２１，２２…ＡＮＤ回路、２３…ＯＲ回路、３０…ＴＣＡＭマクロ回路、４０…ＢＩＳＴ回路、４１…出力解析回路、４２…不良アドレスカウンタ、Ｓ１…選択器、Ｔｒ…トランジスタ、ＭＬ…マッチライン、ＷＬ…ワードライン。

Claims (10)

1. ＣＡＭ（Content Addressable Memory）において有効ビットがオフ状態のワードに対するマッチラインのプリチャージを行わず、有効ビットがオン状態のワードに対するマッチラインのプリチャージを行う第１の回路と、
   有効ビットがオフ状態のワードに対するマッチラインのセンスアンプを、特定信号に応じて動作させる第２の回路と
   を具備する、ＣＡＭマクロ回路。
2. 前記特定信号は、マッチライン毎に設けられるプリチャージ回路のうち、テスト対象のプリチャージ回路と接続されているマッチラインのセンスアンプを動作させる、請求項１に記載のＣＡＭマクロ回路。
3. 前記第２の回路は、前記有効ビットの値を入力すると共に、前記特定信号の値を入力し、対応するセンスアンプを操作する値を出力する論理回路を含む、請求項１又は２に記載のＣＡＭマクロ回路。
4. 前記論理回路は、２つの入力値の論理和を出力値とするＯＲ回路を含む、請求項３に記載のＣＡＭマクロ回路。
5. テスト対象のプリチャージ回路と接続されているマッチラインは、比較動作前にディスチャージされる、請求項１乃至４のいずれか１項に記載のＣＡＭマクロ回路。
6. 前記有効ビットがオフ状態であるときに、テスト対象のプリチャージ回路の故障によりマッチラインがプリチャージされると、当該マッチラインのセンスアンプから期待値と異なる値が出力される、請求項１乃至５のいずれか１項に記載のＣＡＭマクロ回路。
7. 請求項１乃至６のいずれか１項に記載のＣＡＭマクロ回路と、当該ＣＡＭマクロ回路をテストするＢＩＳＴ（Built-In Self-Test）回路とが搭載された、半導体集積回路。
8. 前記ＢＩＳＴは、マッチライン毎に設けられるプリチャージ回路のうち、テスト対象のプリチャージ回路と接続されているマッチラインのセンスアンプを動作させる特定信号を前記ＣＡＭマクロ回路へ送信する、請求項７に記載の半導体集積回路。
9. 前記ＢＩＳＴ回路は、前記ＣＡＭマクロ回路から、テスト対象のプリチャージ回路と接続されているマッチラインのセンスアンプから出力された値に相当する情報を受信し、当該受信により得られるテスト対象毎の情報に基づいて故障の有無を判定する、請求項７又は８に記載の半導体集積回路。
10. 前記ＢＩＳＴ回路は、前記ＣＡＭマクロ回路から、テスト対象のプリチャージ回路と接続されているマッチラインのセンスアンプから出力された値に相当する情報を受信し、当該受信により得られるテスト対象毎の情報から、故障数もしくは故障率を求め、その数が閾値を超えた場合に、前記ＣＡＭマクロ回路が不良であると判定する、請求項７乃至９のいずれか１項に記載の半導体集積回路。