JP2011198406A - 半導体記憶装置および半導体記憶装置の検査方法 - Google Patents

半導体記憶装置および半導体記憶装置の検査方法 Download PDF

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Abstract

【課題】断線検査用レジスタをビット線ごとに設けることなく、オープン不良および隣接ビット線間のショート不良の検査にかかる時間を短縮できるようにする。
【解決手段】検査データ記憶用メモリセルアレイ１１ｂをビット線ＢＬ１〜ＢＬｍの一端、読み出し回路１３はビット線ＢＬ１〜ＢＬｍの他端に接続し、検査データ記憶用メモリセルＭＣｂから検査データＴＤを読み出し、各ビット線ＢＬ１〜ＢＬｍを介して読み出し回路１３に送らせることで、ビット線ＢＬ１〜ＢＬｍを検査する。
【選択図】 図１

Description

本発明は半導体記憶装置および半導体記憶装置の検査方法に関し、特に、半導体記憶装置に設けられたビット線のオープン不良および隣接ビット線間のショート不良を検査する方法に適用して好適なものである。
従来の半導体記憶装置では、ビット線のオープン不良および隣接ビット線間のショート不良を検査するには、メモリセルに対してデータの読み書きを行う必要があり、検査に時間がかかっていた。
また、例えば、特許文献１には、メモリセルアレイの各ビット線の断線の有無を判定するために、各ビット線の各一端と接続される複数のフリップフロップからなる第１レジスタの他に、各ビット線の各他端と接続される複数のフリップフロップからなり、各ビット線の断線検査用の第２レジスタを備え、その第１レジスタに検査用データを書き込んだ後、その検査用データを各ビット線を介して第２レジスタに転送させ、第２レジスタのデータ読み出し、この読み出したデータを第１レジスタに書き込んだデータと比較する方法が開示されている。
しかしながら、特許文献１に開示された方法では、第１レジスタの他に断線検査用の第２レジスタをビット線ごとに設ける必要があり、回路規模の増大が著しいという問題があった。
特開２０００−２５１４９９号公報
本発明の目的は、断線検査用レジスタをビット線ごとに設けることなく、オープン不良および隣接ビット線間のショート不良の検査にかかる時間を短縮することが可能な半導体記憶装置および半導体記憶装置の検査方法を提供することである。
本発明の一態様によれば、読み出しデータを記憶する読み出しデータ記憶用メモリセルがマトリックス状に配置された読み出しデータ記憶用メモリセルアレイと、同一ロウの前記読み出しデータ記憶用メモリセルに共通に接続された読み出しデータ用ワード線と、同一カラムの前記読み出しデータ記憶用メモリセルに共通に接続されたビット線と、検査データ記憶用メモリセルがマトリックス状に配置され、前記ビット線の一端に接続された検査データ記憶用メモリセルアレイと、同一ロウの前記検査データ記憶用メモリセルに共通に接続された検査データ用ワード線と、前記ビット線の他端に接続され、前記ビット線を介して前記読み出しデータ記憶用メモリセルおよび前記検査データ記憶用メモリセルからデータを読み出す読み出し回路と、前記検査データ用ワード線を介して前記検査データ記憶用メモリセルをロウ方向に選択し、前記読み出しデータ用ワード線を介して前記読み出しデータ記憶用メモリセルをロウ方向に選択するロウデコーダと、前記ビット線の検査時に前記検査データ記憶用メモリセルからデータを読み出させ、前記読み出しデータの読み出し時に前記読み出しデータ記憶用メモリセルからデータを読み出させる読み出し制御回路とを備えることを特徴とする半導体記憶装置を提供する。
本発明の一態様によれば、メモリセルがマトリックス状に配置されたメモリセルアレイと、同一ロウのメモリセルに共通に接続されたワード線と、同一カラムのメモリセルに共通に接続されたビット線と、前記ビット線の一端に接続され、前記ビット線を介して前記メモリセルにデータを書き込む書き込み回路と、前記ビット線の他端に接続され、前記ビット線を介して前記メモリセルからデータを読み出す読み出し回路と、前記ビット線の検査時に前記書き込み回路から前記ビット線に検査データを送出させ、データの書き込み時に前記書き込み回路から前記メモリセルにデータを書き込ませる書き込み制御回路と、前記ビット線の検査時に前記ビット線に送出された検査データを読み取らせ、データの読み出し時に前記メモリセルに記憶されているデータを前記読み出し回路に読み出させる読み出し制御回路とを備え、前記ビット線の検査時に前記書き込み回路と前記読み出し回路が同時に動作し得ることを特徴とする半導体記憶装置を提供する。
本発明の一態様によれば、同一カラムのメモリセルに共通に接続されたビット線の一端から検査データを送出し、前記ビット線の他端から前記検査データを読み取ることにより、前記ビット線の検査を行うステップと、前記ビット線が良品であれば、前記メモリセルのリード／ライトテストを行うステップとを備えることを特徴とする半導体記憶装置の検査方法を提供する。
本発明によれば、断線検査用レジスタをビット線ごとに設けることなく、オープン不良および隣接ビット線間のショート不良の検査にかかる時間を短縮することが可能となる。
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図２は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図３は、本発明の第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図４は、本発明の第４実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図５は、本発明の第５実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図６は、本発明の第６実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図７は、本発明の第７実施形態に係る半導体記憶装置の検査方法を示すフローチャートである。
以下、本発明の実施形態に係る半導体記憶装置および半導体記憶装置の検査方法について図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本発明をＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に適用した場合の実施形態例である。
図１において、この半導体記憶装置には、読み出しデータ記憶用メモリセルアレイ１１ａおよび検査データ記憶用メモリセルアレイ１１ｂが設けられている。ここで、読み出しデータ記憶用メモリセルアレイ１１ａには、読み出しデータＲＤを記憶する読み出しデータ記憶用メモリセルＭＣａがマトリックス状に配置されている。検査データ記憶用メモリセルアレイ１１ｂには、検査データＴＤを記憶する検査データ記憶用メモリセルＭＣｂがマトリックス状に配置されている。なお、読み出しデータ記憶用メモリセルＭＣａおよび検査データ記憶用メモリセルＭＣｂは、例えば、書き換えが不可能なマスクＲＯＭを構成することができる。
そして、検査データ記憶用メモリセルアレイ１１ｂは、ビット線ＢＬ１〜ＢＬｍ（ｍは正の整数）の一端に接続されている。なお、検査データ記憶用メモリセルＭＣｂは２ロウ分だけ設け、同一ロウの検査データ記憶用メモリセルＭＣｂには‘０’と‘１’が交互に記憶されるとともに、同一カラムの検査データ記憶用メモリセルＭＣｂには互いに異なるデータを記憶させることが好ましい。例えば、１行目の検査データ記憶用メモリセルＭＣｂには‘０１０１０１０・・・’という検査データＴＤを順番に記憶させ、２行目の検査データ記憶用メモリセルＭＣｂには‘１０１０１０１・・・’という検査データＴＤを順番に記憶させることができる。
これは、全カラムが同時に活性化（リード動作）を行う形態のメモリ装置に適する。選択カラム活性化動作を行うメモリ装置では、ビット線ＢＬ１〜ＢＬｍのプリチャージの逆電位である全ビット０データでも検査可能となる。
そして、同一ロウの読み出しデータ記憶用メモリセルＭＣａは各読み出しデータ用ワード線ＷＬＤ１〜ＷＬＤｎ（ｎは正の整数）を介して共通に接続されている。また、同一ロウの検査データ記憶用メモリセルＭＣｂは各検査データ用ワード線ＷＬＴ１、ＷＬＴ２を介して共通に接続されている。また、同一カラムの読み出しデータ記憶用メモリセルＭＣａおよび検査データ記憶用メモリセルＭＣｂは各ビット線ＢＬ１〜ＢＬｍを介して共通に接続されている。
また、この半導体記憶装置には、ロウデコーダ１２、読み出し回路１３および読み出し制御回路１４が設けられている。ここで、ロウデコーダ１２は、読み出しデータ用ワード線ＷＬＤ１〜ＷＬＤｎおよび検査データ用ワード線ＷＬＴ１、ＷＬＴ２の一端に接続されている。そして、ロウデコーダ１２は、検査データ用ワード線ＷＬＴ１、ＷＬＴ２を介して検査データ記憶用メモリセルＭＣｂをロウ方向に選択し、アドレスＡＤにて指定された読み出しデータ用ワード線ＷＬＤ１〜ＷＬＤｎを介して読み出しデータ記憶用メモリセルＭＣａをロウ方向に選択することができる。
読み出し回路１３はビット線ＢＬ１〜ＢＬｍの他端に接続されている。そして、読み出し回路１３は、ビット線ＢＬ１〜ＢＬｍを介して読み出しデータ記憶用メモリセルＭＣａから読み出しデータＲＤを読み出し、検査データ記憶用メモリセルＭＣｂから検査データＴＤを読み出すことができる。
読み出し制御回路１４は、ビット線ＢＬ１〜ＢＬｍの検査時に検査データ記憶用メモリセルＭＣｂから検査データＴＤを読み出させ、読み出しデータの読み出し時に読み出しデータ記憶用メモリセルＭＣａから読み出しデータＲＤを読み出させることができる。なお、ビット線ＢＬ１〜ＢＬｍの検査としては、ビット線ＢＬ１〜ＢＬｍのオープン検査およびビット線ＢＬ１〜ＢＬｍ線間のショート検査を行うことができる。
そして、ビット線ＢＬ１〜ＢＬｍの検査時には、テストコマンドＴＥおよび読み出しコマンドＣＭＲが読み出し制御回路１４に入力される。そして、テストコマンドＴＥおよび読み出しコマンドＣＭＲが読み出し制御回路１４に入力されると、読み出し制御回路１４から検査データ記憶用メモリセルＭＣｂを選択するようにロウデコーダ１２に指示され、検査データ用ワード線ＷＬＴ１、ＷＬＴ２を介して検査データ記憶用メモリセルＭＣｂが選択される。そして、検査データ記憶用メモリセルＭＣｂが選択されると、検査データＴＤが検査データ記憶用メモリセルＭＣｂから読み出され、各ビット線ＢＬ１〜ＢＬｍを介して読み出し回路１３に送られることで、検査データＴＤが‘０’か‘１’かが判定される。
ここで、ビット線ＢＬ１〜ＢＬｍに対して読み出し回路１３と反対側に検査データ記憶用メモリセルアレイ１１ｂを接続し、検査データ記憶用メモリセルアレイ１１ｂから検査データＴＤを読み出させることで、ビット線ＢＬ１〜ＢＬｍを検査するができる。このため、ビット線ＢＬ１〜ＢＬｍを検査するために、読み出しデータ記憶用メモリセルアレイ１１ａから読み出しデータＲＤを読み出させたり、断線検査用レジスタをビット線ＢＬ１〜ＢＬｍごとに設けたりする必要がなくなり、回路規模の増大を抑制しつつ、検査時間を短縮することが可能となる。
この検査データＴＤをビット線ＢＬ１〜ＢＬｍの他端で読み出す回路は、読み出しに用いるセンスアンプそのものであり、検査のための追加回路では無いので、従来技術よりも回路規模を縮小しうる。
なお、検査データ記憶用メモリセルＭＣｂに‘０’が記憶されているにもかかわらず、その検査データ記憶用メモリセルＭＣｂに接続されている各ビット線ＢＬ１〜ＢＬｍを介して送られた検査データＴＤが‘１’の場合、そのビット線ＢＬ１〜ＢＬｍはオープン不良と判定することができる。また、ロウ方向に互いに隣接する１対の検査データ記憶用メモリセルＭＣｂ間で互いに異なるデータが記憶されているにもかかわらず、それら１対の検査データ記憶用メモリセルＭＣｂにそれぞれ接続されているビット線ＢＬ１〜ＢＬｍを介して送られた検査データＴＤが同じ場合、それらのビット線ＢＬ１〜ＢＬｍ間でショート不良が発生していると判定することができる。
ここで、１行目の検査データ記憶用メモリセルＭＣｂには‘０１０１０１０・・・’という検査データＴＤを順番に記憶させ、２行目の検査データ記憶用メモリセルＭＣｂには‘１０１０１０１・・・’という検査データＴＤを順番に記憶させることにより、検査データ記憶用メモリセルＭＣｂから全てのビット線ＢＬ１〜ＢＬｍに‘０’という検査データＴＤを送り出させることが可能となるとともに、互いに隣接する全てのビット線ＢＬ１〜ＢＬｍ間で互いに異なるデータを送り出させることが可能となる。
このため、検査データ記憶用メモリセルアレイ１１ｂをビット線ＢＬ１〜ＢＬｍの一端に接続することにより、全てのビット線ＢＬ１〜ＢＬｍのオープン不良および隣接ビット線間のショート不良を一度に検査することができ、検査時間を短縮することが可能となる。この検査の間は通常のメモリセルＭＣａ側を動作させないので、プログラムの種類にかかわらずＲＯＭのビット線ＢＬ１〜ＢＬｍの検査が可能となる。
一方、データ記憶用メモリセルＭＣａから読み出しデータＲＤを読み出させる場合、読み出しコマンドＣＭＲが読み出し制御回路１４に入力されるとともに、アドレスＡＤがロウデコーダ１２に入力される。そして、読み出しコマンドＣＭＲが読み出し制御回路１４に入力されると、読み出し制御回路１４から読み出しデータ記憶用メモリセルＭＣａを選択するようにロウデコーダ１２に指示され、アドレスＡＤで指定された読み出しデータ記憶用メモリセルＭＣａが読み出しデータ用ワード線ＷＬＤ１〜ＷＬＤｎを介して選択される。そして、読み出しデータ記憶用メモリセルＭＣａが選択されると、読み出しデータＲＤが読み出しデータ記憶用メモリセルＭＣａから読み出され、各ビット線ＢＬ１〜ＢＬｍを介して読み出し回路１３に送られることで、読み出しデータＲＤが‘０’か‘１’かが判定される。
（第２実施形態）
図２は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図２において、この半導体記憶装置では、図１の読み出しデータ記憶用メモリセルＭＣａおよび検査データ記憶用メモリセルＭＣｂとして、電界効果トランジスタＭ１１およびコンタクト領域Ｆ１１が設けられている。ここで、この半導体記憶装置では、コンタクト領域Ｆ１１のコンタクトの有無によりＲＯＭデータの‘０’と‘１’を表現することができる。なお、ＲＯＭデータの変更の容易性から、コンタクト領域Ｆ１１としてできるだけ上層の金属配線層のコンタクトを使用することが好ましい。
なお、この半導体記憶装置では、１行目の検査データ記憶用メモリセルＭＣｂには‘１１００１１００・・・’という検査データＴＤを順番に記憶させ、２行目の検査データ記憶用メモリセルＭＣｂには‘００１１００１１・・・’という検査データＴＤを順番に記憶させることができる。
そして、各電界効果トランジスタＭ１１のゲートは、同一ロウごとに読み出しデータ用ワード線ＷＬＤ１〜ＷＬＤｎまたは検査データ用ワード線ＷＬＴ１、ＷＬＴ２に共通に接続されている。各電界効果トランジスタＭ１１のドレインはコンタクト領域Ｆ１１を介して同一カラムごとにビット線ＢＬ１〜ＢＬｍに共通に接続されている。
読み出し回路１３には、ビット線ＢＬ１〜ＢＬｍをプリチャージするプリチャージ回路１３ａ、カラム選択を行うカラム選択回路１３ｂおよびビット線ＢＬ１〜ＢＬｍの電位に基づいて、読み出しデータ記憶用メモリセルＭＣａおよび検査データ記憶用メモリセルＭＣｂに記憶されているデータが‘０’か‘１’かを検出するセンスアンプ回路１３ｃが設けられている。
ここで、プリチャージ回路１３ａには、電界効果トランジスタＭ１２がカラムごとに設けられている。そして、各電界効果トランジスタＭ１２のドレインは、カラムごとにビット線ＢＬ１〜ＢＬｍに接続されている。また、各電界効果トランジスタＭ１２のゲートには、プリチャージ信号ＰＣＨが入力される。なお、電界効果トランジスタＭ１２はＰチャンネル電界効果トランジスタを用いることができる。
カラム選択回路１３ｂには、電界効果トランジスタＭ１３、Ｍ１４が隣接する２カラムごとに設けられている。そして、各電界効果トランジスタＭ１３は偶数番目のビット線ＢＬ２、ＢＬ４・・・に挿入され、各電界効果トランジスタＭ１４は奇数番目のビット線ＢＬ１、ＢＬ３・・・に挿入されている。また、各電界効果トランジスタＭ１３のゲートにはカラム選択信号ＣＳＬ２が入力され、各電界効果トランジスタＭ１４のゲートにはカラム選択信号ＣＳＬ１が入力される。なお、電界効果トランジスタＭ１３、Ｍ１４はＮチャンネル電界効果トランジスタを用いることができる。
センスアンプ回路１３ｃには、インバータＶ１１、Ｖ１２が隣接する２カラムごとに設けられている。そして、インバータＶ１１の出力がインバータＶ１２の入力に接続され、インバータＶ１２の出力がインバータＶ１１の入力に接続されることで１個分のセンスアンプが構成されている。そして、インバータＶ１１の入力およびインバータＶ１２の出力は、隣接する２カラムごとにビット線ＢＬ１〜ＢＬｍに接続されている。また、インバータＶ１２には、センスアンプイネーブル信号ＳＡＥが入力される。
そして、ビット線ＢＬ１〜ＢＬｍの検査時には、プリチャージ信号ＰＣＨがロウレベルになることで、各電界効果トランジスタＭ１２がオンし、ビット線ＢＬ１〜ＢＬｍがハイレベル電位にプリチャージされる。
また、カラム選択信号ＣＳＬ１がハイレベルになることで、各電界効果トランジスタＭ１４がオンし、奇数番目のビット線ＢＬ１、ＢＬ３・・・がセンスアンプ回路１３ｃに接続される。
そして、各検査データ用ワード線ＷＬＴ１、ＷＬＴ２を介して電界効果トランジスタＭ１１のゲートにハイレベル電位が印加され、電界効果トランジスタＭ１１がオンする。そして、電界効果トランジスタＭ１１がオンすると、コンタクト領域Ｆ１１のコンタクトが有の場合、ビット線ＢＬ１、ＢＬ３・・・がロウレベル電位に接続され、ビット線ＢＬ１、ＢＬ３・・・の電位がロウレベル電位に移行することから、ＲＯＭデータとして‘０’が読み出される。
一方、コンタクト領域Ｆ１１のコンタクトが無の場合、電界効果トランジスタＭ１１がオンしても、ビット線ＢＬ１、ＢＬ３・・・がロウレベル電位に接続されることなく、ビット線ＢＬ１、ＢＬ３・・・の電位がハイレベル電位を維持することから、ＲＯＭデータとして‘１’が読み出される。
そして、検査データ記憶用メモリセルＭＣｂから読み出されたＲＯＭデータは、ビット線ＢＬ１、ＢＬ３・・・を介して読み出し回路１３に送られ、センスアンプイネーブル信号ＳＡＥがハイレベルになることで、検査データＴＤが‘０’か‘１’かが判定される。
ＲＯＭデータがビット線ＢＬ１、ＢＬ３・・・を介して読み出し回路１３に送られると、プリチャージ信号ＰＣＨがロウレベルになることで、各電界効果トランジスタＭ１２がオンし、ビット線ＢＬ１〜ＢＬｍがハイレベル電位にプリチャージされる。
また、カラム選択信号ＣＳＬ２がハイレベルになることで、各電界効果トランジスタＭ１３がオンし、偶数番目のビット線ＢＬ２、ＢＬ４・・・がセンスアンプ回路１３ｃに接続される。
そして、各検査データ用ワード線ＷＬＴ１、ＷＬＴ２を介して電界効果トランジスタＭ１１のゲートにハイレベル電位が印加され、電界効果トランジスタＭ１１がオンすることで、検査データ記憶用メモリセルＭＣｂからＲＯＭデータが読み出される。そして、検査データ記憶用メモリセルＭＣｂから読み出されたＲＯＭデータは、ビット線ＢＬ２、ＢＬ４・・・を介して読み出し回路１３に送られ、センスアンプイネーブル信号ＳＡＥがハイレベルになることで、検査データＴＤ１、ＴＤ２・・・が‘０’か‘１’かが判定される。
一方、データ記憶用メモリセルＭＣａから読み出しデータＲＤ１、ＲＤ２・・・を読み出させる場合、プリチャージ信号ＰＣＨがロウレベルになることで、各電界効果トランジスタＭ１２がオンし、ビット線ＢＬ１〜ＢＬｍがハイレベル電位にプリチャージされる。
また、アドレスＡＤに応じてカラム選択信号ＣＬＳ１、ＣＳＬ２がハイレベルになることで、電界効果トランジスタＭ１３、Ｍ１４がオンし、ビット線ＢＬ１〜ＢＬｍがセンスアンプ回路１３ｃに接続される。
そして、アドレスＡＤで指定された読み出しデータ用ワード線ＷＬＤ１〜ＷＬＤｎを介して電界効果トランジスタＭ１１のゲートにハイレベル電位が印加され、電界効果トランジスタＭ１１がオンすることで、コンタクト領域Ｆ１１のコンタクトの有無に応じたＲＯＭデータがデータ記憶用メモリセルＭＣａから読み出される。そして、データ記憶用メモリセルＭＣａから読み出されたＲＯＭデータは、ビット線ＢＬ１〜ＢＬｍを介して読み出し回路１３に送られ、センスアンプイネーブル信号ＳＡＥがハイレベルになることで、読み出しデータＲＤ１、ＲＤ２・・・が‘０’か‘１’かが判定される。
（第３実施形態）
図３は、本発明の第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図３において、この半導体記憶装置には、メモリセルアレイ３１、ロウデコーダ３２、読み出し回路３３、読み出し制御回路３４、書き込み回路３５および書き込み制御回路３６が設けられている。ここで、メモリセルアレイ３１には、読み出しデータＲＤを記憶するメモリセルＭＣ３がマトリックス状に配置されている。なお、メモリセルＭＣ３は、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。
そして、同一ロウのメモリセルＭＣ３は各ワード線ＷＬ１〜ＷＬｎを介して共通に接続されている。また、同一カラムのメモリセルＭＣ３は各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍを介して共通に接続されている。なお、メモリセルＭＣ３に対するリードライト時には、ビット線ＢＬ１〜ＢＬｍとビット線ＢＬＢ１〜ＢＬＢｍとはそれぞれ互いに相補的に動作させることができる。例えば、ビット線ＢＬ１〜ＢＬｍを介して‘０’を読み出させている時は、ビット線ＢＬＢ１〜ＢＬＢｍを介して‘１’が読み出させ、ビット線ＢＬ１〜ＢＬｍを介して‘１’を読み出させている時は、ビット線ＢＬＢ１〜ＢＬＢｍを介して‘０’が読み出させることができる。
また、ロウデコーダ３２は、ワード線ＷＬ１〜ＷＬｎの一端に接続されている。そして、ロウデコーダ３２は、アドレスＡＤにて指定されたワード線ＷＬ１〜ＷＬｎを介してメモリセルＭＣ３をロウ方向に選択することができる。
書き込み回路３５はビット線ＢＬ１〜ＢＬｍの一端に接続されている。そして、書き込み回路３５は、ビット線ＢＬ１〜ＢＬｍを介してメモリセルＭＣ３に書き込みデータＷＤを書き込むとともに、検査データＴＤをビット線ＢＬ１〜ＢＬｍに送り出すことができる。
書き込み制御回路３６は、ビット線ＢＬ１〜ＢＬｍの検査時に書き込み回路３５からビット線ＢＬ１〜ＢＬｍに検査データＴＤを送出させ、書き込みデータＷＤの書き込み時に書き込み回路３５からメモリセルＭＣ３に書き込みデータＷＤを書き込ませることができる。
読み出し回路３３はビット線ＢＬ１〜ＢＬｍの他端に接続されている。そして、読み出し回路３３は、ビット線ＢＬ１〜ＢＬｍを介してメモリセルＭＣ３から読み出しデータＲＤを読み出すとともに、書き込み回路３５からビット線ＢＬ１〜ＢＬｍを介して送出された検査データＴＤを読み取ることができる。
読み出し制御回路３４は、ビット線ＢＬ１〜ＢＬｍの検査時に書き込み回路３５からビット線ＢＬ１〜ＢＬｍを介して送出された検査データＴＤを読み取らせ、読み出しデータＲＤの読み出し時にメモリセルＭＣ３から読み出しデータＲＤを読み出させることができる。
そして、ビット線ＢＬ１〜ＢＬｍの検査時には、テストコマンドＴＥが読み出し制御回路３４および書き込み制御回路３６に入力される。そして、テストコマンドＴＥが読み出し制御回路３４および書き込み制御回路３６に入力されると、書き込み回路３５から検査データＴＤがビット線ＢＬ１〜ＢＬｍを介して送出され、読み出し回路３３にて読み取られることで、検査データＴＤが‘０’か‘１’かが判定される。
このテスト時にはワード線ＷＬ１〜ＷＬｎは活性化しないので、メモリセルは選択されない。かつ、書き込み回路３５と読み出し回路３３が同時に動作する状態とすることでビット線ＢＬ１〜ＢＬｍの検査を行う。
一方、メモリセルＭＣ３に書き込みデータＷＤを書き込ませる場合、書き込みコマンドＣＭＷが書き込み制御回路３６に入力されるとともに、アドレスＡＤがロウデコーダ３２に入力される。そして、書き込みコマンドＣＭＷが書き込み制御回路３６に入力されると、アドレスＡＤで指定されたメモリセルＭＣ３がワード線ＷＬ１〜ＷＬｎを介して選択される。そして、メモリセルＭＣ３が選択されると、書き込みデータＷＤに応じてビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍの電位が書き込み回路３５を介して制御されることで、メモリセルＭＣ３に書き込みデータＷＤが書き込まれる。
一方、メモリセルＭＣ３から読み出しデータＲＤを読み出させる場合、読み出しコマンドＣＭＲが読み出し制御回路３４に入力されるとともに、アドレスＡＤがロウデコーダ３２に入力される。そして、読み出しコマンドＣＭＲが読み出し制御回路３４に入力されると、アドレスＡＤで指定されたメモリセルＭＣ３がワード線ＷＬ１〜ＷＬｎを介して選択される。そして、メモリセルＭＣ３が選択されると、読み出しデータＲＤがメモリセルＭＣ３から読み出され、各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍを介して読み出し回路３３に送られることで、読み出しデータＲＤが‘０’か‘１’かが判定される。
ここで、ビット線ＢＬ１〜ＢＬｍに対して読み出し回路３３と反対側に書き込み回路３５を接続し、書き込み回路３５からビット線ＢＬ１〜ＢＬｍを介して検査データＴＤを読み出し回路３３に送出させることで、ビット線ＢＬ１〜ＢＬｍを検査するができる。このため、ビット線ＢＬ１〜ＢＬｍを検査するために、メモリセルＭＣ３から読み出しデータＲＤを読み出させたり、断線検査用レジスタをビット線ＢＬ１〜ＢＬｍごとに設けたりする必要がなくなり、回路規模の増大を抑制しつつ、検査時間を短縮することが可能となる。
（第４実施形態）
図４は、本発明の第４実施形態に係る半導体記憶装置の概略構成を示すブロック図である。これは、本発明をＳＲＡＭ（スタティック型記憶装置）に適用した場合の実施形態である。
図４において、この半導体記憶装置では、図３のメモリセルＭＣ３として、電界効果トランジスタＭ３１〜Ｍ３６が設けられている。なお、電界効果トランジスタＭ３１、Ｍ３２はＰチャンネル電界効果トランジスタを用いることができ、電界効果トランジスタＭ３３〜Ｍ３６はＮチャンネル電界効果トランジスタを用いることができる。
そして、電界効果トランジスタＭ３１と、電界効果トランジスタＭ３３とは直列接続され、電界効果トランジスタＭ３１のゲートと電界効果トランジスタＭ３３のゲートが互いに接続されることでインバータが構成されている。また、電界効果トランジスタＭ３２と、電界効果トランジスタＭ３４とは直列接続され、電界効果トランジスタＭ３２のゲートと電界効果トランジスタＭ３４のゲートが互いに接続されることでインバータが構成されている。そして、これら１対のインバータの一方の出力が他方のインバータの入力にそれぞれ接続されることでフリップフロップが構成されている。
そして、電界効果トランジスタＭ３１のゲートと、電界効果トランジスタＭ３３のゲートと、電界効果トランジスタＭ３２のドレインと、電界効果トランジスタＭ３４のドレインが互いに接続されることで記憶ノードＮＢが構成され、電界効果トランジスタＭ３５を介してビット線ＢＬに接続されている。また、電界効果トランジスタＭ３２のゲートと、電界効果トランジスタＭ３４のゲートと、電界効果トランジスタＭ３１のドレインと、電界効果トランジスタＭ３３のドレインが互いに接続されることで記憶ノードＮが構成され、電界効果トランジスタＭ３６を介してビット線ＢＬＢに接続されている。また、電界効果トランジスタＭ３５のゲートと、電界効果トランジスタＭ３６のゲートは、ワード線ＷＬに接続されている。なお、記憶ノードＮ、ＮＢは互いに相補的にデータを保持することができる。
読み出し回路３３には、カラム選択を行うカラム選択回路３３ｂ、ビット線ＢＬ、ＢＬＢ間の電位を平均化するイコライズ回路３３ｃ、メモリセルＭＣ３に記憶されているデータが‘０’か‘１’かを検出するセンスアンプ３３ｄが設けられている。
カラム選択回路３３ｂには、電界効果トランジスタＭ４３、Ｍ４４が設けられている。なお、電界効果トランジスタＭ４３、Ｍ４３はＰチャンネル電界効果トランジスタを用いることができる。そして、電界効果トランジスタＭ４３はビット線ＢＬに挿入され、電界効果トランジスタＭ４４はビット線ＢＬＢに挿入されている。また、電界効果トランジスタＭ４３、Ｍ４４のゲートにはカラム選択信号ＣＳＬＰが入力される。
イコライズ回路３３ｃには、電界効果トランジスタＭ４５〜Ｍ４７が設けられている。なお、電界効果トランジスタＭ４５〜Ｍ４７はＰチャンネル電界効果トランジスタを用いることができる。そして、電界効果トランジスタＭ４５〜Ｍ４７のゲートは互いに接続され、イコライズ信号ＥＱＰが入力される。また、ビット線ＢＬ、ＢＬＢ間には、電界効果トランジスタＭ４７が接続されている。また、電界効果トランジスタＭ４５のドレインは、ビット線ＢＬに接続され、電界効果トランジスタＭ４６のドレインは、ビット線ＢＬＢに接続されている。
センスアンプ３４ｄには、電界効果トランジスタＭ４８〜Ｍ５４が設けられている。なお、電界効果トランジスタＭ４８〜Ｍ５１はＰチャンネル電界効果トランジスタを用いることができ、電界効果トランジスタＭ５２〜Ｍ５３はＮチャンネル電界効果トランジスタを用いることができる。
また、ビット線ＢＬ、ＢＬＢには、ビット線ＢＬ、ＢＬＢの電位を安定化させるビット線電位安定化回路３３ａが接続されている。ここで、ビット線電位安定化回路３３ａには電界効果トランジスタＭ４１、Ｍ４２が設けられている。なお、電界効果トランジスタＭ４１、Ｍ４２はＰチャンネル電界効果トランジスタを用いることができる。そして、電界効果トランジスタＭ４１、Ｍ４２は互いに直列に接続され、電界効果トランジスタＭ４１のソースおよび電界効果トランジスタＭ４２のゲートはビット線ＢＬに接続されている。また、電界効果トランジスタＭ４２のソースおよび電界効果トランジスタＭ４１のゲートはビット線ＢＬＢに接続されている。
そして、電界効果トランジスタＭ５０と、電界効果トランジスタＭ５２とは直列接続され、電界効果トランジスタＭ５０のゲートと電界効果トランジスタＭ５２のゲートが互いに接続されることでインバータが構成されている。また、電界効果トランジスタＭ５１と、電界効果トランジスタＭ５３とは直列接続され、電界効果トランジスタＭ５１のゲートと電界効果トランジスタＭ５３のゲートが互いに接続されることでインバータが構成されている。そして、これら１対のインバータの一方の出力が他方のインバータの入力にそれぞれ接続されることでフリップフロップが構成されている。
そして、電界効果トランジスタＭ５１のゲートと、電界効果トランジスタＭ５３のゲートと、電界効果トランジスタＭ５０のドレインと、電界効果トランジスタＭ５２のドレインは、ビット線ＢＬに接続されている。また、電界効果トランジスタＭ５０のゲートと、電界効果トランジスタＭ５２のゲートと、電界効果トランジスタＭ５１のドレインと、電界効果トランジスタＭ５３のドレインは、ビット線ＢＬＢに接続されている。また、電界効果トランジスタＭ５２、Ｍ５３のソースは、電界効果トランジスタＭ５４のドレインに接続されている。電界効果トランジスタＭ５４のゲートにはセンスアンプイネーブル信号ＳＡＥ２が入力される。
また、電界効果トランジスタＭ４８はビット線ＢＬに挿入され、電界効果トランジスタＭ４９はビット線ＢＬＢに挿入されている。また、電界効果トランジスタＭ４８、Ｍ４９のゲートにはセンスアンプイネーブル信号ＳＡＥ１が入力される。
書き込み回路３５には、書き込みデータＷＤ、ＷＤＢおよび検査データＴＤ、ＴＤＢを入力する書き込みデータ入力回路３５ａ、ビット線ＢＬ、ＢＬＢ間の電位を平均化するイコライズ回路３５ｂ、カラム選択を行うカラム選択回路３５ｃが設けられている。
ここで、書き込みデータ入力回路３５ａには電界効果トランジスタＭ２１、Ｍ２２が設けられている。なお、電界効果トランジスタＭ２１、Ｍ２２はＮチャンネル電界効果トランジスタを用いることができる。そして、電界効果トランジスタＭ２１はビット線ＢＬに挿入され、電界効果トランジスタＭ２２はビット線ＢＬＢに挿入されている。また、電界効果トランジスタＭ２１のゲートには書き込みデータＷＤおよび検査データＴＤが入力され、電界効果トランジスタＭ２２のゲートには書き込みデータＷＤＢおよび検査データＴＤＢが入力される。
イコライズ回路３５ｂには、電界効果トランジスタＭ２３、Ｍ２４が設けられている。なお、電界効果トランジスタＭ２３、Ｍ２４はＰチャンネル電界効果トランジスタを用いることができる。そして、電界効果トランジスタＭ２３、Ｍ２４のゲートは互いに接続され、イコライズ信号ＥＱＮが入力される。また、電界効果トランジスタＭ２３のドレインは、ビット線ＢＬに接続され、電界効果トランジスタＭ２４のドレインは、ビット線ＢＬＢに接続されている。
カラム選択回路３５ｃには、電界効果トランジスタＭ２５、Ｍ２６が設けられている。なお、電界効果トランジスタＭ２５、Ｍ２６はＮチャンネル電界効果トランジスタを用いることができる。そして、電界効果トランジスタＭ２５はビット線ＢＬに挿入され、電界効果トランジスタＭ２６はビット線ＢＬＢに挿入されている。また、電界効果トランジスタＭ２５、Ｍ２６のゲートにはカラム選択信号ＣＳＬＮが入力される。
そして、ビット線ＢＬ、ＢＬＢの検査時には、カラム選択信号ＣＳＬＮがハイレベルになることで電界効果トランジスタＭ２５、Ｍ２６がオンするとともに、カラム選択信号ＣＳＬＰがロウレベルになることで電界効果トランジスタＭ４３、Ｍ４４がオンし、ビット線ＢＬ、ＢＬＢを介して書き込みデータ入力回路３５ａとセンスアンプ３４ｄとが接続される。
そして、検査データＴＤが電界効果トランジスタＭ２１のゲートに入力されるとともに、検査反転データＴＤＢが電界効果トランジスタＭ２２のゲートに入力され、検査データＴＤおよび検査反転データＴＤＢに応じて電界効果トランジスタＭ２１、Ｍ２２のいずれか一方がオンすることで、ビット線ＢＬ、ＢＬＢのいずれか一方がロウレベル電位に接続される。
そして、ビット線ＢＬ、ＢＬＢのいずれか一方がロウレベル電位に接続されると、電界効果トランジスタＭ４１、Ｍ４２のいずれか一方がオンし、他方のビット線ＢＬ、ＢＬＢがハイレベル電位に接続される。
そして、センスアンプイネーブル信号ＳＡＥ１がロウレベルになることで、ビット線ＢＬ、ＢＬＢの電位がセンスアンプ３３ｄに入力された後、センスアンプイネーブル信号ＳＡＥ１がハイレベルになることで、センスアンプ３３ｄが動作される。そして、ビット線ＢＬ、ＢＬＢの電位がセンスアンプ３３ｄにて検出されることで、検査データＴＤが‘０’か‘１’かが判定される。
一方、メモリセルＭＣ３に書き込みデータＷＤを書き込ませる場合、カラム選択信号ＣＳＬＮがハイレベルになることで電界効果トランジスタＭ２５、Ｍ２６がオンし、ビット線ＢＬ、ＢＬＢを介して書き込みデータ入力回路３５ａとメモリセルＭＣ３とが接続される。そして、イコライザ信号ＥＱＮがロウレベルになることで電界効果トランジスタＭ２５、Ｍ２６がオンし、ビット線ＢＬ、ＢＬＢが同電位に設定される。
そして、イコライザ信号ＥＱＮがハイレベルになることで電界効果トランジスタＭ２５、Ｍ２６がオフされた後、書き込みデータＷＤが電界効果トランジスタＭ２１のゲートに入力されるとともに、書き込み反転ＷＤＢが電界効果トランジスタＭ２２のゲートに入力され、書き込みデータＷＤおよび書き込み反転ＷＤＢに応じて電界効果トランジスタＭ２１、Ｍ２２のいずれか一方がオンすることで、ビット線ＢＬ、ＢＬＢのいずれか一方がロウレベル電位に接続される。
そして、ビット線ＢＬ、ＢＬＢのいずれか一方がロウレベル電位に接続されると、電界効果トランジスタＭ４１、Ｍ４２のいずれか一方がオンし、他方のビット線ＢＬ、ＢＬＢがハイレベル電位に接続される。
また、アドレスＡＤで指定されたメモリセルＭＣ３がワード線ＷＬを介して選択される。そして、メモリセルＭＣ３が選択されると、ビット線ＢＬ、ＢＬＢの電位に応じて記憶ノードＮ、ＮＢに互いに相補的にデータが保持されることで、メモリセルＭＣ３に書き込みデータＷＤが書き込まれる。
一方、メモリセルＭＣ３から読み出しデータＲＤを読み出させる場合、カラム選択信号ＣＳＬＰがロウレベルになることで電界効果トランジスタＭ４３、Ｍ４４がオンし、ビット線ＢＬ、ＢＬＢを介してセンスアンプ３３ｄとメモリセルＭＣ３とが接続される。そして、イコライザ信号ＥＱＰがハイレベルになることで電界効果トランジスタＭ４５〜Ｍ４７がオンし、ビット線ＢＬ、ＢＬＢが同電位に設定される。
そして、イコライザ信号ＥＱＰがロウレベルになることで電界効果トランジスタＭ４５〜Ｍ４７がオフされた後、アドレスＡＤで指定されたメモリセルＭＣ３がワード線ＷＬを介して選択される。そして、メモリセルＭＣ３が選択されると、記憶ノードＮ、ＮＢに互いに相補的に保持されたデータに応じてビット線ＢＬ、ＢＬＢの電位が変化する。
そして、センスアンプイネーブル信号ＳＡＥ１がロウレベルになることで、ビット線ＢＬ、ＢＬＢの電位がセンスアンプ３３ｄに入力された後、センスアンプイネーブル信号ＳＡＥ１がハイレベルになることで、センスアンプ３３ｄが動作される。そして、ビット線ＢＬ、ＢＬＢの電位がセンスアンプ３３ｄにて検出されることで、読み出しデータＲＤが‘０’か‘１’かが判定される。
（第５実施形態）
図５は、本発明の第５実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図５において、この半導体記憶装置には、メモリセルアレイ５１、ロウデコーダ５２、読み出し回路５３、読み出し制御回路５４、書き込み回路５５、書き込み制御回路５６、切断回路５７および電源切替回路５８が設けられている。ここで、メモリセルアレイ５１には、読み出しデータＲＤを記憶するメモリセルＭＣ１１がマトリックス状に配置されている。なお、メモリセルＭＣ１１は、電源が切れても記憶したデータを保持することができ、例えば、ＥＥＰＲＯＭまたはフラッシュメモリなどの不揮発性半導体記憶装置を構成することができる。
そして、同一ロウのメモリセルＭＣ１１は各ワード線ＷＬ１〜ＷＬｎを介して共通に接続されている。また、同一カラムのメモリセルＭＣ１１は各ビット線ＢＬ１〜ＢＬｍを介して共通に接続されている。なお、メモリセルＭＣ１１では、データの書き込み時にはビット線ＢＬ１〜ＢＬｍに高電圧が供給され、データの読み出し時にはビット線ＢＬ１〜ＢＬｍに低電圧が供給される。
また、ロウデコーダ５２は、ワード線ＷＬ１〜ＷＬｎの一端に接続されている。そして、ロウデコーダ５２は、アドレスＡＤにて指定されたワード線ＷＬ１〜ＷＬｎを介してメモリセルＭＣ１１をロウ方向に選択することができる。
書き込み回路５５はビット線ＢＬ１〜ＢＬｍの一端に接続されている。そして、書き込み回路５５は、ビット線ＢＬ１〜ＢＬｍを介してメモリセルＭＣ１１に書き込みデータＷＤを書き込むとともに、検査データＴＤをビット線ＢＬ１〜ＢＬｍに送り出すことができる。
書き込み制御回路５６は、ビット線ＢＬ１〜ＢＬｍの検査時に書き込み回路５５からビット線ＢＬ１〜ＢＬｍに検査データＴＤを送出させ、書き込みデータＷＤの書き込み時に書き込み回路５５からメモリセルＭＣ１１に書き込みデータＷＤを書き込ませることができる。
読み出し回路５３はビット線ＢＬ１〜ＢＬｍの他端に接続されている。そして、読み出し回路５３は、ビット線ＢＬ１〜ＢＬｍを介してメモリセルＭＣ１１から読み出しデータＲＤを読み出すとともに、書き込み回路５５からビット線ＢＬ１〜ＢＬｍを介して送出された検査データＴＤを読み取ることができる。
読み出し制御回路５４は、ビット線ＢＬ１〜ＢＬｍの検査時に書き込み回路５５からビット線ＢＬ１〜ＢＬｍを介して送出された検査データＴＤを読み取らせ、読み出しデータＲＤの読み出し時にメモリセルＭＣ１１から読み出しデータＲＤを読み出させることができる。
電源切替回路５８は、メモリセルＭＣ１１への書き込みデータＷＤの書き込み時にビット線ＢＬ１〜ＢＬｍに高電圧が供給され、ビット線ＢＬ１〜ＢＬｍの検査時にビット線ＢＬ１〜ＢＬｍに低電圧が供給されるように書き込み回路５５の電源の電圧を切り替えることができる。また、電源切替回路５８は、メモリセルＭＣ１１からの読み出しデータＲＤを読み出し時にはビット線ＢＬ１〜ＢＬｍに低電圧を供給することができる。
切断回路５７は、ビット線ＢＬ１〜ＢＬｍの検査時にビット線ＢＬ１〜ＢＬｍを介して書き込み回路５５と読み出し回路５３とを接続し、メモリセルＭＣ１１への書き込みデータＷＤの書き込み時に書き込み回路５５と読み出し回路５３とを切断することができる。
一般的素子構成では、読み出し回路は感度を高める様な回路となり耐圧が低い。そのため、書き込み時の高電圧には耐えられないので、ビット線を切り離す回路が必要とされる。
そして、ビット線ＢＬ１〜ＢＬｍの検査時には、テストコマンドＴＥが読み出し制御回路５４および書き込み制御回路５６に入力される。そして、テストコマンドＴＥが読み出し制御回路５４および書き込み制御回路５６に入力されると、切断回路５７を接続状態にして書き込み回路５５と読み出し回路５３とがビット線ＢＬ１〜ＢＬｍを介して接続される。また、ビット線ＢＬ１〜ＢＬｍに低電圧が供給されるように、電源切替回路５８にて書き込み回路５５の電源の電圧が切り替えられる。この低電圧とは読み出し回路を破壊せずにＢＬの検査を行う電圧である。素子により異なるが、書き込み電圧の２分の１以下で十分である。
そして、書き込み回路５５から検査データＴＤがビット線ＢＬ１〜ＢＬｍを介して送出され、読み出し回路５３にて読み取られることで、検査データＴＤが‘０’か‘１’かが判定される。
一方、メモリセルＭＣ１１に書き込みデータＷＤを書き込ませる場合、書き込みコマンドＣＭＷが書き込み制御回路５６に入力されるとともに、アドレスＡＤがロウデコーダ５２に入力される。そして、書き込みコマンドＣＭＷが書き込み制御回路５６に入力されると、切断回路５７にて書き込み回路５５と読み出し回路５３とが切断される。また、ビット線ＢＬ１〜ＢＬｍに高電圧が供給されるように、電源切替回路５８にて書き込み回路５５の電源の電圧が切り替えられる。
そして、アドレスＡＤで指定されたメモリセルＭＣ１１がワード線ＷＬ１〜ＷＬｎを介して選択される。そして、メモリセルＭＣ１１が選択されると、書き込みデータＷＤに応じてビット線ＢＬ１〜ＢＬｍの電位が書き込み回路５５を介して制御されることで、メモリセルＭＣ１１に書き込みデータＷＤが書き込まれる。
書き込みの方式はさまざまであるが、例えばドレインで発生するホットエレクトロンをフローティングゲートに注入するする場合には、ＷＬを高電圧の正電位とし、ドレインも高電圧とすることによりドレイン電流を流しホットエレクトロンを発生させる。これが、コントロールゲートの正電位で注入され、電荷として記憶される。
一方、メモリセルＭＣ１１から読み出しデータＲＤを読み出させる場合、読み出しコマンドＣＭＲが読み出し制御回路５４に入力されるとともに、アドレスＡＤがロウデコーダ５２に入力される。そして、読み出しコマンドＣＭＲが読み出し制御回路５４に入力されると、切断回路５７にて書き込み回路５５と読み出し回路５３とがビット線ＢＬ１〜ＢＬｍを介して接続される。また、ビット線ＢＬ１〜ＢＬｍに低電圧が供給されるように、電源切替回路５８にて読み出し回路５３の電源の電圧が設定される。
そして、読み出しコマンドＣＭＲが読み出し制御回路５４に入力されると、アドレスＡＤで指定されたメモリセルＭＣ１１がワード線ＷＬ１〜ＷＬｎを介して選択される。そして、メモリセルＭＣ１１が選択されると、読み出しデータＲＤがメモリセルＭＣ１１から読み出され、各ビット線ＢＬ１〜ＢＬｍを介して読み出し回路５３に送られることで、読み出しデータＲＤが‘０’か‘１’かが判定される。
ここで、ビット線ＢＬ１〜ＢＬｍに対して読み出し回路５３と反対側に書き込み回路５５を接続し、書き込み回路５５からビット線ＢＬ１〜ＢＬｍを介して検査データＴＤを読み出し回路５３に送出させることで、ビット線ＢＬ１〜ＢＬｍを検査するができる。このため、ビット線ＢＬ１〜ＢＬｍを検査するために、メモリセルＭＣ１１から読み出しデータＲＤを読み出させたり、断線検査用レジスタをビット線ＢＬ１〜ＢＬｍごとに設けたりする必要がなくなり、回路規模の増大を抑制しつつ、検査時間を短縮することが可能となる。
また、書き込みデータＷＤの書き込み時とビット線ＢＬ１〜ＢＬｍの検査時とで書き込み回路５５の電源の電圧を切り替えることにより、書き込みデータＷＤの書き込み時に書き込み回路５５を介してビット線ＢＬ１〜ＢＬｍに高電圧がかかる場合においても、ビット線ＢＬ１〜ＢＬｍの検査時に書き込み回路５５を介してビット線ＢＬ１〜ＢＬｍに高電圧がかからないようにすることができ、読み出し回路５３の破壊を防止することができる。
（第６実施形態）
図６は、本発明の第６実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図６において、この半導体記憶装置では、メモリセルＭＣ１１としてセルトランジスタＣＴ１１が設けられている。なお、セルトランジスタＣＴ１１には、電荷を保持するために、ＭＯＮＯＳ構造を設けるようにしてもよいし、フローティングゲート構造を設けるようにしてもよい。
そして、セルトランジスタＣＴ１１の制御ゲートは、同一ロウごとに読み出しデータ用ワード線ＷＬ１、ＷＬ２・・・に共通に接続されている。各セルトランジスタＣＴ１１のドレインは同一カラムごとにビット線ＢＬ１、ＢＬ２・・・に共通に接続されている。
読み出し回路５３には、ビット線ＢＬ１、ＢＬ２・・・をプリチャージするプリチャージ回路５３ａおよびメモリセルＭＣ１１に記憶されているデータが‘０’か‘１’かを検出するセンスアンプ５３ｂが設けられている。
ここで、プリチャージ回路５３ａには、電界効果トランジスタＭ６７が隣接する２カラムごとに設けられている。そして、電界効果トランジスタＭ６７のドレインは、隣接する２カラムごとにビット線ＢＬ１、ＢＬ２・・・に接続されている。また、電界効果トランジスタＭ６７のゲートには、プリチャージ信号ＰＣＨが入力される。
センスアンプ５３ｂには、電界効果トランジスタＭ６８〜Ｍ７０が隣接する２カラムごとに設けられている。そして、電界効果トランジスタＭ６９、Ｍ７０は互いに直列に接続されることでインバータが構成され、電界効果トランジスタＭ６９、Ｍ７０のゲートは、隣接する２カラムごとにビット線ＢＬ１、ＢＬ２・・・に共通に接続されている。
電界効果トランジスタＭ６９、Ｍ７０のドレインは電界効果トランジスタＭ６８のゲートに接続され、電界効果トランジスタＭ６８のドレインは、隣接する２カラムごとにビット線ＢＬ１、ＢＬ２・・・に接続されている。
切断回路５７には、電界効果トランジスタＭ６５、Ｍ６６が隣接する２カラムごとに設けられている。そして、各電界効果トランジスタＭ６６は偶数番目のビット線ＢＬ２、ＢＬ４・・・に挿入され、各電界効果トランジスタＭ６５は奇数番目のビット線ＢＬ１、ＢＬ３・・・に挿入されている。また、各電界効果トランジスタＭ６５のゲートにはカラム選択信号ＣＳＬ１が入力され、各電界効果トランジスタＭ６６のゲートにはカラム選択信号ＣＳＬ２が入力される。
書き込み回路５５には、電界効果トランジスタＭ６１、Ｍ６２がカラムごとに設けられている。そして、電界効果トランジスタＭ６１、Ｍ６２は互いに直列に接続され、各電界効果トランジスタＭ６１、Ｍ６２のドレインはビット線ＢＬ１、ＢＬ２・・・に接続されている。
また、各電界効果トランジスタＭ６２のソースにはプログラム電圧ＶＰＰが供給され、各電界効果トランジスタＭ６１のソースには負電圧ＶＮＥＧが供給される。また、各電界効果トランジスタＭ６１のゲートには、書き込みデータＷＤ１、ＷＤ２・・・および検査データＴＤ１、ＴＤ２・・・が入力され、各電界効果トランジスタＭ６２のゲートには、書き込み反転データＷＤＢ１、ＷＤＢ２・・・および検査反転データＴＤＢ１、ＴＤＢ２・・・が入力される。
なお、電界効果トランジスタＭ６２、Ｍ６７〜Ｍ６９はＰチャンネル電界効果トランジスタを用いることができ、電界効果トランジスタＭ６１、Ｍ６５、Ｍ６６、Ｍ７０はＮチャンネル電界効果トランジスタを用いることができる。
そして、ビット線Ｌ１、ＢＬ２・・・の検査時には、カラム選択信号ＣＳＬ１、ＣＳＬ２がハイレベルになることで電界効果トランジスタＭ６５、Ｍ６６がオンし、書き込み回路５５と読み出し回路５３とがビット線ＢＬ１〜ＢＬｍを介して接続される。また、ビット線ＢＬ１、ＢＬ２・・・に低電圧が供給されるようにプログラム電圧ＶＰＰが切り替えられる。
そして、検査反転データＴＤＢ１、ＴＤＢ２・・・が電界効果トランジスタＭ６２のゲートに入力され、検査反転データＴＤＢ１、ＴＤＢ２・・・に応じて電界効果トランジスタＭ６２がオンすることで、ビット線ＢＬ１、ＢＬ２・・・にプログラム電圧ＶＰＰが印加される。
そして、ビット線ＢＬ１〜ＢＬｍの電位が読み出し回路５３にて検出されることで、検査反転データＴＤＢ１、ＴＤＢ２・・・が‘０’か‘１’かが判定される。
一方、メモリセルＭＣ１１に書き込み反転データＷＤＢ１、ＷＤＢ２・・・を書き込ませる場合、カラム選択信号ＣＳＬ１、ＣＳＬ２がロウレベルになることで電界効果トランジスタＭ６５、Ｍ６６がオフし、書き込み回路５５と読み出し回路５３とが切断される。また、ビット線ＢＬ１、ＢＬ２・・・に高電圧が供給されるようにプログラム電圧ＶＰＰが切り替えられる。
そして、書き込み反転データＷＤＢ１、ＷＤＢ２・・・が電界効果トランジスタＭ６２のゲートに入力され、書き込み反転データＷＤＢ１、ＷＤＢ２・・・に応じて電界効果トランジスタＭ６２がオンすることで、ビット線ＢＬ１、ＢＬ２・・・にプログラム電圧ＶＰＰが印加される。
また、アドレスＡＤで指定されたメモリセルＭＣ１１がワード線ＷＬ１〜ＷＬｎを介して選択される。そして、メモリセルＭＣ１１が選択されると、ビット線ＢＬ１〜ＢＬｍの電位に応じてセルトランジスタＣＴ１１に電荷が注入されることで、メモリセルＭＣ１１に書き込み反転データＷＤＢ１、ＷＤＢ２・・・が書き込まれる。
一方、メモリセルＭＣ１１から読み出しデータＲＤを読み出させる場合、カラム選択信号ＣＳＬ１、ＣＳＬ２がハイレベルになることで電界効果トランジスタＭ６５、Ｍ６６がオンし、書き込み回路５５と読み出し回路５３とがビット線ＢＬ１〜ＢＬｍを介して接続される。
また、プリチャージ信号ＰＣＨがロウレベルになることで、各電界効果トランジスタＭ６７がオンし、ビット線ＢＬ１、ＢＬ２・・・がハイレベル電位にプリチャージされる。
そして、アドレスＡＤで指定されたワード線ＷＬ１、ＷＬ２・・・を介してセルトランジスタＣＴ１１の制御ゲートに読み出し電位が印加され、メモリセルＭＣ１１に記憶されているデータが‘０’の場合は、セルトランジスタＣＴ１１がオンする。そして、セルトランジスタＣＴ１１がオンすると、ビット線ＢＬ１、ＢＬ２・・・がロウレベル電位に接続され、ビット線ＢＬ１、ＢＬ２・・・の電位がロウレベル電位に移行する。
そして、ビット線ＢＬ１〜ＢＬｍのロウレベル電位が読み出し回路５３にて検出されることで、メモリセルＭＣ１１から読み出された読み出しデータＲＤが‘０’と判定される。
一方、メモリセルＭＣ１１に記憶されているデータが‘１’の場合は、セルトランジスタＣＴ１１の制御ゲートに読み出し電位が印加されている場合においても、セルトランジスタＣＴ１１がオフする。そして、セルトランジスタＣＴ１１がオフすると、ビット線ＢＬ１、ＢＬ２・・・の電位がハイレベル電位を維持する。
そして、ビット線ＢＬ１〜ＢＬｍのハイレベル電位が読み出し回路５３にて検出されることで、メモリセルＭＣ１１から読み出された読み出しデータＲＤが‘１’と判定される。
（第７実施形態）
図７は、本発明の第７実施形態に係る半導体記憶装置の検査方法を示すフローチャートである。
図７において、半導体記憶装置の検査を行う場合、ビット線を検査する（ステップＳ１）。なお、このビット線の検査では、同一カラムのメモリセルに共通に接続されたビット線の一端から検査データを送出し、そのビット線の他端から検査データを読み取ることにより、全てのビット線のオープン不良および全ての隣接ビット線間のショート不良を検査することができる。
そして、ビット線のオープン不良または隣接ビット線間のショート不良がある場合（ステップＳ２）、その半導体記憶装置は不良品と判定する（ステップＳ７）。
一方、全てのビット線のオープン不良がなく、かつ全ての隣接ビット線間のショート不良がない場合、未検査のメモリセルを１個だけ選択し（ステップＳ３）、そのメモリセルのリード／ライトテストを行う（ステップＳ４）。
そして、そのメモリセルにおいて正常にリード／ライトできなかった場合（ステップＳ５）、その半導体記憶装置は不良品と判定する（ステップＳ７）。
一方、そのメモリセルにおいて正常にリード／ライトできた場合、未検査のメモリセルがなくなるまでメモリセルを１個ずつ選択し、そのメモリセルのリード／ライトテストを行う（ステップＳ６）。
そして、全てのメモリセルにおいて正常にリード／ライトできた場合、その半導体記憶装置は良品と判定する（ステップＳ８）。なお、メモリセルのリード／ライトとしては、例えば、マーチパターンテストを用いることができる。
これにより、ビット線に不良がない半導体記憶装置に対してだけメモリセルのリード／ライトテストを行うことができ、ビット線に不良がある半導体記憶装置に対してメモリセルのリード／ライトテストを行う必要がなくなることから、半導体記憶装置の検査時間を短縮することができる。
ここに示した実施例は説明の為にカラム数やロウ数を限定した物もあるが、本発明はこれらの場合にのみ限るものでは無く、任意の構成に適用可能である。
１１ａ 読み出しデータ記憶用メモリセルアレイ、１１ｂ 検査データ記憶用メモリセルアレイ、ＭＣａ 読み出しデータ記憶用メモリセル、ＭＣｂ 検査データ記憶用メモリセル、ＭＣ３、ＭＣ１１ メモリセル、１２、３２、５２ ロウデコーダ、１３、３３、５３ 読み出し回路、１４、３４、５４ 読み出し制御回路、ＷＬＤ１、ＷＬＤ２ 読み出しデータ用ワード線、ＷＬＴ１、ＷＬＴ２ 検査データ用ワード線、ＷＬ１〜ＷＬｎ ワード線、ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍ ビット線、Ｍ１１〜Ｍ１４、Ｍ２１〜Ｍ２６、Ｍ３１〜Ｍ３６、Ｍ４１〜Ｍ５４、Ｍ６１、Ｍ６２、Ｍ６５〜Ｍ７０ 電界効果トランジスタ、ＣＴ１１ セルトランジスタ、Ｆ１１ コンタクト領域、Ｖ１１、Ｖ１２ インバータ、１３ａ、５３ａ プリチャージ回路、１３ｂ、３３ｂ、３５ｃ カラム選択回路、１３ｃ センスアンプ回路、３１、５１ メモリセルアレイ、３５、５５ 書き込み回路、３６、５６ 書き込み制御回路、３３ａ ビット線電位安定化回路、３３ｃ、３５ｂ イコライズ回路、３３ｄ、５３ｂ センスアンプ、３５ａ 書き込みデータ入力回路、５７ 切断回路、５８ 電源切替回路、Ｎ、ＮＢ 記憶ノード

Claims (6)

  1. 読み出しデータを記憶する読み出しデータ記憶用メモリセルがマトリックス状に配置された読み出しデータ記憶用メモリセルアレイと、
    同一ロウの前記読み出しデータ記憶用メモリセルに共通に接続された読み出しデータ用ワード線と、
    同一カラムの前記読み出しデータ記憶用メモリセルに共通に接続されたビット線と、
    検査データ記憶用メモリセルがマトリックス状に配置され、前記ビット線の一端に接続された検査データ記憶用メモリセルアレイと、
    同一ロウの前記検査データ記憶用メモリセルに共通に接続された検査データ用ワード線と、
    前記ビット線の他端に接続され、前記ビット線を介して前記読み出しデータ記憶用メモリセルおよび前記検査データ記憶用メモリセルからデータを読み出す読み出し回路と、
    前記検査データ用ワード線を介して前記検査データ記憶用メモリセルをロウ方向に選択し、前記読み出しデータ用ワード線を介して前記読み出しデータ記憶用メモリセルをロウ方向に選択するロウデコーダと、
    前記ビット線の検査時に前記検査データ記憶用メモリセルからデータを読み出させ、前記読み出しデータの読み出し時に前記読み出しデータ記憶用メモリセルからデータを読み出させる読み出し制御回路とを備えることを特徴とする半導体記憶装置。
  2. 前記検査データ記憶用メモリセルは２ロウ分だけ設けられ、同一ロウの前記検査データ記憶用メモリセルには‘０’と‘１’が交互に記憶されるとともに、同一カラムの前記検査データ記憶用メモリセルには互いに異なるデータが記憶されることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記半導体記憶装置は読み出し時のプリチャージを選択的に行う方式であって、かつ前記検査データ記憶用メモリセルは１ロウ分以上設けられ、その検査用データ記憶用メモリセルには全ビット‘０’或いは全ビット‘１’が記憶されることを特徴とする請求項１に記載の半導体記憶装置。
  4. メモリセルがマトリックス状に配置されたメモリセルアレイと、
    同一ロウのメモリセルに共通に接続されたワード線と、
    同一カラムのメモリセルに共通に接続されたビット線と、
    前記ビット線の一端に接続され、前記ビット線を介して前記メモリセルにデータを書き込む書き込み回路と、
    前記ビット線の他端に接続され、前記ビット線を介して前記メモリセルからデータを読み出す読み出し回路と、
    前記ビット線の検査時に前記書き込み回路から前記ビット線に検査データを送出させ、データの書き込み時に前記書き込み回路から前記メモリセルにデータを書き込ませる書き込み制御回路と、
    前記ビット線の検査時に前記ビット線に送出された検査データを読み取らせ、データの読み出し時に前記メモリセルに記憶されているデータを前記読み出し回路に読み出させる読み出し制御回路とを備え、
    前記ビット線の検査時に前記書き込み回路と前記読み出し回路が同時に動作し得ることを特徴とする半導体記憶装置。
  5. 前記メモリセルへのデータの書き込み時に前記ビット線に高電圧が供給され、前記ビット線の検査時に前記ビット線に低電圧が供給されるように前記書き込み回路の電源の電圧を切り替える電源切替回路と、
    前記ビット線の検査時に前記ビット線を介して前記書き込み回路と前記読み出し回路とを接続し、前記メモリセルへのデータの書き込み時に前記書き込み回路と前記読み出し回路とを切断する切断回路とを備えることを特徴とする請求項３に記載の半導体記憶装置。
  6. 同一カラムのメモリセルに共通に接続されたビット線の一端から検査データを送出し、前記ビット線の他端から前記検査データを読み取ることにより、前記ビット線の検査を行うステップと、
    前記ビット線が良品であれば、前記メモリセルのリード／ライトテストを行うステップとを備えることを特徴とする半導体記憶装置の検査方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140042312A (ko) * 2012-09-28 2014-04-07 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
JP2014078290A (ja) 2012-10-09 2014-05-01 Toshiba Corp 不揮発性半導体記憶装置
CN106205727A (zh) * 2015-04-30 2016-12-07 晨星半导体股份有限公司 存储器测试数据产生电路与方法
US9627091B1 (en) * 2016-07-18 2017-04-18 Winbond Electronics Corporation Memory device and stress testing method of same
CN116779014A (zh) * 2022-03-09 2023-09-19 长鑫存储技术有限公司 存储器失效测试方法及装置、存储介质及电子设备
CN115798562B (zh) * 2023-02-13 2023-04-28 长鑫存储技术有限公司 一种存储阵列故障检测方法、装置和存储介质

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000251499A (ja) 1999-03-03 2000-09-14 Asahi Kasei Microsystems Kk 不揮発性メモリ及び不揮発性メモリの検査方法
JP2000322900A (ja) * 1999-05-12 2000-11-24 Mitsubishi Electric Corp 半導体記録装置
US6762961B2 (en) * 2002-04-16 2004-07-13 Sun Microsystems, Inc. Variable delay compensation for data-dependent mismatch in characteristic of opposing devices of a sense amplifier
JP3866701B2 (ja) 2003-08-25 2007-01-10 株式会社東芝 磁気ランダムアクセスメモリ及びそのテスト方法
US20050135167A1 (en) * 2003-10-16 2005-06-23 Nec Plasma Display Corporation Memory access circuit for adjusting delay of internal clock signal used for memory control
JP2010003388A (ja) * 2008-06-23 2010-01-07 Elpida Memory Inc 半導体記憶装置およびそのテスト方法

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