JP3866701B2 - 磁気ランダムアクセスメモリ及びそのテスト方法 - Google Patents

Description

本発明は、トンネル磁気抵抗（Tunneling Magneto Resistive）効果を利用した不揮発メモリである磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）及びそのテスト方法に関するもので、特に組み込みテスト回路に関するものである。

磁気ランダムアクセスメモリ（ＭＲＡＭ）等の半導体メモリにおいては、単体メモリ、混載メモリに関わらず、メモリセルとしての特性が一定の基準に達していない不良ビットを自動で判別して、不良チップを早い段階で判別することが可能な組み込みテスト回路を周辺回路として持つことは、量産時のテスト工程におけるテスト時間の短縮、つまり製造コストを低く抑えることが可能になるという点で非常に重要な意味を持つ。

すでに特許文献１において、ＭＲＡＭのメモリセルアレイ部におけるショート、オープンさらにメモリセルを構成しているＭＴＪ（Magnetic Tunneling Junction）素子の抵抗値が所定の上限値にあるか下限値にあるかを決定する抵抗仕様試験回路が提案されている。

一方で、ＭＴＪ素子は、その書き込み特性においてネールカップリング（Neel Coupling）による“１”データ側へのシフト、さらにストレイフィールド（Stray Field）による“０”データ側へのシフトがあることが分かっている。

つまり、たとえＭＴＪ素子の抵抗値が所望の抵抗値を有していたとしても、各メモリセルを構成するＭＴＪ素子の書き込み特性を考慮すると、それぞれのＭＴＪ素子のアステロイド特性が容易軸方向のどちらかにシフトしていた場合には、半選択状態、つまり容易軸方向もしくは困難軸方向の一軸のみの電流で誤書き込みが起こる可能性がある。

例えば、図１８（ａ）の様なアステロイド特性を示すメモリセル（ＭＴＪ素子）がメモリセルアレイの大多数を占める中で、図１８（ｂ）の様なアステロイド特性を示すメモリセルが存在すると仮定する。通常のメモリセルへの書き込みは、＋Ｉａと＋Ｉｂの交点Ｎ１もしくは−Ｉａと＋Ｉｂの交点Ｎ２に電流磁場が発生するように、ビット線とワード線それぞれに書き込み電流を流す。この際、本来書き込みを行うビットと同一ワード線上に図１８（ｂ）のアステロイド特性を有するビットが存在していると、このビットは“１”データが誤書き込みされてしまう。または、Ｉｅａｓｙの一軸で書き込んだ場合のスイッチング電流を＋Ｉｃとした時に、本来の書き込むビットと同一ビット線上に「＋Ｉｃ＜＋Ｉａ」となるビットが存在する場合には、“１”データが書き込まれてしまう。なお、ここで図１８（ａ），（ｂ）におけるＩｅａｓｙ、Ｉｈａｒｄはそれぞれ、メモリセルを構成するＭＴＪ素子に対する容易軸、困難軸方向に電流磁場を発生する為に必要な電流を意味する。

上述したように、二軸書き込みを行うＭＲＡＭにおいては、“０”データおよび“１”データを書き込む際のそれぞれの場合に必要になる容易軸方向に磁場を発生する電流値が異なっていると、つまり、書き込み特性にシフトがあると、そのビットへのデータの書き込みができなかったり、半選択状態でのディスターブに弱いメモリセルになる可能性がある。ここで、ディスターブとは、２軸の電流磁場が印加されないメモリセルにおいてデータが変化してしまうことを意味する。このため、メモリとしての信頼性を向上させるためには、これらの書き込み特性にシフトがあるビットは不良ビットとして除外する必要がある。
特開２００１−２７３７９９

ＭＲＡＭにおける不良ビットのカテゴリとしては、ＭＴＪ素子のショート、トンネル絶縁膜の不具合によるメモリセルの抵抗値の規格外れ、さらに書き込み時を考慮したときの書き込み特性の不具合などが考えられる。

ＭＴＪ素子の抵抗値が規格外であるビットや書き込み特性にシフトがあるビットは、量産時に不良ビットとして判断されるべきであり、そのためにはメモリセルに例えばチェッカパターンを書き込んで、“１”，“０”の判断をすれば良い。

しかし、例えば書き込み時間だけ考慮しても、Ｔｗ×２ｍ×２ｎの書き込み時間が必要になる。ここで、Ｔｗは１ビットあたりの書き込み時間、ｍはカラムの数、ｎはロウの数である。

量産時のテスト工程を考えたときには、これらの不良ビットは早期に検出することが好ましく、さらに冗長セルによって置き換えが不可能な場合は不良チップとして除外することが必要になる。

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、抵抗値が一定の値以外のビット、あるいはアステロイド特性にシフトがあるビットをより短いテスト時間で早い段階で検出することが可能であり、量産時の高スループット化と低コスト化に寄与できる磁気ランダムアクセスメモリ及びそのテスト方法を提供することにある。

この発明の一態様によると、磁気抵抗素子がマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイの各行に配置された書き込みワード線と、前記メモリセルアレイの各列に配置された書き込みビット線と、前記書き込みワード線の両端にそれぞれ選択的に接続される第１のドライバ、この第１のドライバより駆動能力の高い第２のドライバ、及び第１のシンカーと、前記書き込みビット線の一端に接続された第３のドライバ、及びこの第３のドライバより駆動能力の高い第４のドライバと、前記書き込みビット線の他端に接続された第２のシンカーと、前記第２のドライバにより複数のメモリセルの情報を困難軸方向の一軸書き込みにて一括で書き込む第１の手段と、前記第４のドライバにより複数のメモリセルへ容易軸方向の一軸書き込みにて同時に、通常動作における二軸書き込みよりも大きい電流を流す第２の手段とを具備する磁気ランダムアクセスメモリが提供される。

また、この発明の別の態様によると、磁気抵抗素子を備えたメモリセルへの書き込みを、書き込みビット線による容易軸方向の一軸書き込みにより行うステップと、書き込みワード線に困難軸方向に一軸で、通常動作における二軸書き込みよりも大きい電流を流すステップと、メモリセルの抵抗値を読み出すステップとを具備する磁気ランダムアクセスメモリのテスト方法が提供される。

上記のような構成並びに方法によれば、メモリセルへの書き込みを書き込みビット線による容易軸方向の一軸書き込みにより行い、書き込みワード線に困難軸方向の一軸で、通常動作における二軸書き込みよりも大きい電流（ディスターブ電流）を流し、抵抗値を読み出すことにより、短いテスト時間で書き込み特性にシフトがあるビットを検出することが可能になる。これによって、短いテスト時間でディスターブに弱いビットを検出することが可能になる。

この発明によれば、抵抗値が一定の値以外のビット、あるいはアステロイド特性にシフトがあるビットをより短いテスト時間で早い段階で検出することが可能であり、量産時の高スループット化と低コスト化に寄与できる磁気ランダムアクセスメモリ及びそのテスト方法が得られる。

以下、この発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリ及びそのテスト方法について説明するためのもので、書き込み特性にシフトがあるメモリセルを検出する組み込みテスト回路を有するＭＲＡＭのブロック図である。このＭＲＡＭは、メモリセルアレイ（Memory cell array）１、ロウデコーダ（Row decoder）４−１，４−２、第１のドライバ（driver1）５、第２のドライバ（driver2）６、シンカー（sinker）７、第３のドライバ（driver3）８−１，８−２、第４のドライバ（driver4）９−１，９−２、シンカー（sinker）１０−１，１０−２、比較器（comparator）１１、加算機能付きカラムアドレスレジスタ（Column Address Register with adder）１３、加算機能付きロウアドレスレジスタ（Row Address Register with adder）１４、第１の加算機能付きフェイルレジスタ（Fail register1 with counter）１５、第２の加算機能付きフェイルレジスタ（Fail register2 with counter）１６、シーケンサ１９、書き込みデータレジスタ（ＩＥＤＲ）２０、マルチプレクス回路（ＭＵＸ）２２、マルチプレクス回路（ＭＵＸ）２３、クロック発生回路（Clock Generator）２４、出力ドライバ２５、モードセレクタ２６、アドレス入力レシーバ２７、データ入力レシーバ２８、及びカラムデコーダ（Column decoder）３１−１，３１−２等を含んで構成されている。

このＭＲＡＭは、アドレス信号（外部入力）端子１２、データ出力（外部信号）及びテストフラグ（外部信号）端子１７、制御信号（外部入力）端子１８、データ入力（外部信号）端子２１、電源端子２９、接地端子３０等を備えている。上記アドレス信号端子１２には、アドレス信号ＡＤＤ（address）が入力される。上記データ出力及びテストフラグ端子１７から、データＤＯ（Data Out）とテストフラグＴＦ（Test Flag）が出力される。上記制御信号端子１８には、制御信号ＣＳ（Control signals）が入力される。上記データ入力端子２１には、入力データＤＩ（Data In）が供給される。そして、上記電源端子２９に電源ＰＯＷＥＲが供給され、接地端子３０が接地点ＧＮＤに接続されている。

上記メモリセルアレイ１は、ＭＴＪ素子で構成されるメモリセルＭＴＪ１が列線２と行線３の交点にマトリックス状に配置されている。ここでは、メモリセルＭＴＪ１への書き込み時に、列線２により容易軸方向に電流磁場を発生し、行線３により困難軸方向に磁場を発生するものとする。メモリセルＭＴＪ１が形状磁気異方性を持っているとすると、ＭＴＪ素子の長手方向が行線３の方向になる。

上記行線３は、メモリセルアレイ１の両側に配置されたロウデコーダ４−１，４−２により選択される。この行線３は、書き込み時に、一端がロウデコーダ４−２を介して第１の電流源５もしくは第２の電流源６に接続され、他端はデコーダ４−１を介してシンカー７に接続されている。

上記列線２は、カラムデコーダ３１−１，３１−２により選択され、その両端において、書き込み時は第３の電流源８−１，８−２、第４の電流源９−１，９−２、シンカー１０−１，１０−２のいずれかに接続される。なお、この列線２は、読み出し時にはカラムデコーダ３１−２を介して比較器１１に接続され、読み出したデータが期待値と比較される。通常動作の書き込み時においては、第１の電流源５と第３の電流源８−１，８−２を用いて、書き込むべきメモリセルＭＴＪ１に対して合成磁場を発生させて書き込みを行う。第２の電流源６は第１の電流源５より駆動能力の高いトランジスタで構成され、第４の電流源９−１，９−２はそれぞれ第３の電流源８−１，８−２より駆動能力の高いトランジスタで構成される。そして、上記第４の電流源９−１，９−２は、容易軸方向の電流磁場のみで書き込みが行える駆動能力を備えている。

上記カラムデコーダ３１−１，３１−２とロウデコーダ４−１，４−２は、通常動作時にはチップ外部から与えられるアドレス信号ＡＤＤに応じて信号を受け取るが、テスト実行時には加算機能を有するカラムアドレスレジスタ１３及びロウアドレスレジスタ１４からマルチプレクス回路２２にて選択されたアドレス信号を受け取ることになる。

また、上記フェイルレジスタ１５は、各列線２上の不良ビット数をカウントアップおよび保持する。上記フェイルレジスタ１６は、規定以上の不良ビット数を有する列数をカウントアップおよび保持するようになっており、このフェイルレジスタ１６の値が規定以上の数に達するとフェイルフラグＴＦを立て、チップの外部に伝える。

上記モードセレクタ２６は、外部からの制御信号ＣＳを受けて動作モードを選択するもので、テストイネーブル信号ＴＥＳＴＥＮのレベルに応じて、通常のメモリ動作かテスト動作かを切り替える。

図２（ａ），（ｂ），（ｃ）はそれぞれ、上記図１に示したＭＲＡＭにおけるメモリセルＭＴＪ１の構成例を示す回路図である。（ａ）図は、メモリセルが磁気抵抗素子（ＭＴＪ）１２７とメモリセル選択トランジスタ１２８とで形成される例を示している。上記磁気抵抗素子１２７の一端はビット線１２９に接続され、他端は選択トランジスタ１２８の電流通路の一端に接続される。上記磁気抵抗素子１２７に隣接して、上記ビット線１２９と直交する方向に書き込みワード線１３０が配置されている。上記選択トランジスタ１２８の電流通路の他端はソース線１３２に接続され、ゲートは読み出しワード線１３１に接続される。上記ソース線１３２と読み出しワード線１３１は、書き込みワード線１３０と平行な方向、すなわちビット線１２９と直交する方向に配置される。

（ｂ）図は、メモリセルが磁気抵抗素子（ＭＴＪ）１３３のみで形成される、いわゆるクロスポイント型と呼ばれるものである。磁気抵抗素子１３３の一端はビット線１３４に接続され、他端はワード線１３５に接続される。上記ビット線１３４とワード線１３５は、直交する方向に配置されている。

（ｃ）図は、階層ビット線型と呼ばれるもので、メモリセルが複数（この例では４個）の磁気抵抗素子（ＭＴＪ）１３６と選択トランジスタ（ストリングスイッチ）１３７とで形成されている。上記各磁気抵抗素子１３６の一端は異なる読み出しワード線（書き込みビット線）１３８にそれぞれ接続され、他端は選択トランジスタ１３７の電流通路の一端に共通接続される。上記磁気抵抗素子１３６に隣接して、上記読み出しワード線（書き込みビット線）１３８と直交する方向に、書き込みワード線１４１が設けられている。上記選択トランジスタ１３７の電流通路の他端はメインビット線１４０に接続され、ゲートはストリング線１３９に接続される。上記メインビット線１４０は、読み出しワード線（書き込みビット線）１３８と直交する方向に配置され、ストリング線１３９は平行な方向に配置される。

図３は、上記図１に示したＭＲＡＭにおける加算機能付きのロウアドレスレジスタ１４及び加算機能付きのカラムアドレスレジスタ１３の具体的な回路構成例を示している。これらのアドレスレジスタ１４，１３は基本的には同様な回路構成であり、それぞれ排他的ＯＲ回路４０−１〜４０−４、ＡＮＤ回路４１−１〜４１−４、及びレジスタ回路（register）４２−１〜４２−４等から構成されている。初段の排他的ＯＲ回路４０−１及びＡＮＤ回路４１−１の一方の入力端には、入力端子４５から入力信号Ｄｉｎが入力される。上記初段の排他的ＯＲ回路４０−１及びＡＮＤ回路４１−１の他方の入力端には、レジスタ回路４２−１の出力端及び出力端子４６−１が接続されている。このレジスタ回路４２−１の入力端には上記排他的ＯＲ回路４０−１の出力端が接続されている。レジスタ回路４２−１は、クロック端子４３に供給されるクロック信号ＣＬＫに応答して動作し、リセット端子４４に供給されるリセット信号ＲＳによってリセットされる。

２段目の排他的ＯＲ回路４０−２及びＡＮＤ回路４１−２の一方の入力端には、ＡＮＤ回路４１−１の出力信号が供給される。上記排他的ＯＲ回路４０−２及びＡＮＤ回路４１−２の他方の入力端には、レジスタ回路４２−２の出力端及び出力端子４６−２が接続されている。このレジスタ回路４２−２の入力端には上記排他的ＯＲ回路４０−２の出力端が接続される。レジスタ回路４２−２は、上記クロック端子４３に供給されるクロック信号ＣＬＫに応答して動作し、上記リセット端子４４に供給されるリセット信号ＲＳによってリセットされる。

３段目の排他的ＯＲ回路４０−３及びＡＮＤ回路４１−３の一方の入力端には、ＡＮＤ回路４１−２の出力信号が供給される。上記排他的ＯＲ回路４０−３及びＡＮＤ回路４１−３の他方の入力端には、レジスタ回路４２−３の出力端及び出力端子４６−３が接続されている。このレジスタ回路４２−３の入力端には上記排他的ＯＲ回路４０−３の出力端が接続される。レジスタ回路４２−３は、上記クロック端子４３に供給されるクロック信号ＣＬＫに応答して動作し、上記リセット端子４４に供給されるリセット信号ＲＳによってリセットされる。

更に、最終段の排他的ＯＲ回路４０−４及びＡＮＤ回路４１−４の一方の入力端には、ＡＮＤ回路４１−３の出力信号が供給される。上記排他的ＯＲ回路４０−４及びＡＮＤ回路４１−４の他方の入力端には、レジスタ回路４２−４の出力端及び出力端子４６−４が接続されている。このレジスタ回路４２−４の入力端には上記排他的ＯＲ回路４０−４の出力端が接続される。レジスタ回路４２−４は、上記クロック端子４３に供給されるクロック信号ＣＬＫに応答して動作し、上記リセット端子４４に供給されるリセット信号ＲＳによってリセットされる。

これらの加算機能付きのアドレスレジスタ１４，１３はそれぞれ、上記排他的ＯＲ回路４０−１〜４０−４及びＡＮＤ回路４１−１〜４１−４で加算を行い、レジスタ回路４２−１〜４２−４に各レベルでの値を保持する。そして、上記出力端子４６−１〜４６−４から出力信号ｏｕｔ１〜ｏｕｔ４を出力し、キャリー端子４７からキャリーアウト（桁上げ）信号Ｃａｒｒｙ ｏｕｔを出力するようになっている。

なお、上記図３に示した回路構成は、加算機能付きフェイルレジスタ１５，１６にも適用可能である。

図４は、上記図３に示した回路におけるレジスタ回路４２−１〜４２−４の具体的な構成例を示している。この回路は、インバータ回路４８−１，４８−２及びＮＭＯＳトランジスタ４９−１〜４９−３を含んで構成されている。インバータ回路４８−１の入力端はインバータ回路４８−２の出力端に接続され、インバータ回路４８−１の出力端はインバータ回路４８−２の入力端に接続される。入力端５０とインバータ回路４８−１の入力端間には、ＮＭＯＳトランジスタ４９−１の電流通路が接続され、出力端５１とインバータ回路４８−２の入力端間には、ＮＭＯＳトランジスタ４９−２の電流通路が接続される。これらＮＭＯＳトランジスタ４９−１，４９−２のゲートはクロック入力端４３に接続され、クロック信号ＣＬＫが供給される。また、上記インバータ回路４８−２の入力端と接地点間には、ＮＭＯＳトランジスタ４９−３の電流通路が接続され、そのゲートはリセット入力端４３に接続されてリセット信号ＲＳが供給される。

そして、入力端５０に供給されたデータｉｎをクロック信号ＣＬＫに応答してラッチし、クロック信号ＣＬＫに応答して出力端５１から出力信号ｏｕｔとして出力するようになっている。リセット信号ＲＳが入力されたときには、ＮＭＯＳトランジスタ４９−３がオンしてラッチしたデータがリセットされる。

図５は、上記図１乃至図４に示したＭＲＡＭおけるテスト回路の動作を示すフローチャートである。まず、制御信号ＣＳにより、モードセレクタ２６から出力される信号ＴＥＳＴＥＮを“１”レベルに設定してテストモードにする。

続いて、書き込みデータレジスタ２０に“０”をセット（ＳＴＥＰ１）、フェイルカウンタ１５，１６をリセット（ＳＴＥＰ２）、もしくはカラムアドレスレジスタ１３をリセット（ＳＴＥＰ３）する。引き続き、第４のドライバ９−１とシンカー１０−２及び第４のドライバ９−２とシンカー１０−１に電流を流してカラムアドレス１上のすべてのビットに“０”を書き込む。続いて、カラムアドレスレジスタ１３の値をインクリメントしながらすべてのメモリアレイに“０”を書き込む（ＳＴＥＰ４）。なお、通常動作時は入力データＤＩをもとに、メモリセルに書き込むデータをマルチプレクス回路２３にて選択させる。

書き込みが終了すると、ロウアドレスレジスタ１４をリセットし、第４のドライバ６とシンカー７を用いて行線３に電流を流して、ロウアドレス１上のすべてのビットに困難軸方向に磁場を発生させる。この時、アステロイド特性が図１８（ａ）のようなビットは変化しないが、図１８（ｂ）のようにアステロイド特性が“０”側にシフトがあるビットはデータが“１”に変化する。ロウアドレスをインクリメントしながら、すべてのロウに適応する（ＳＴＥＰ５）。

図６は、上述した列線２と行線３に電流を流す例を模式的に示している。この例では、まず、列線２（カラムアドレス１からカラムアドレス２^ｍ）を順次選択して２^ｍ回の容易軸方向の一軸書き込みにて“１”／“０”データをセットする。次に、行線３（ロウアドレス１からロウアドレス２^ｎ）設定し、困難軸方向の一軸書き込みにて順次ディスターブ電流を流す。

続いて、次の手順でメモリセルからの読み出しおよびデータ比較を行う。最初にカラムアドレスレジスタ１３とロウアドレスレジスタ１４を共にリセットし（ＳＴＥＰ６，７）、カラムアドレスを固定してロウアドレスをインクリメントしながらデータが“０”のままかどうか比較を行い（ＳＴＥＰ８）、“１”に変化している場合はビット数毎にフェイルカウンタ１５に加算して行く（ＳＴＥＰ９）。フェイルカウンタ１５の値が規定値Ａに一致すればさらにフェイルカウンタ１６に加算して行く（ＳＴＥＰ１０）。つまり規定値Ａにフェイルビット数が一致したカラム数がフェイルカウンタ１６に保存されることになる。

さらにフェイルカウンタ１６の値が規定値Ｂに達したときには、出力ドライバ２５でフェイルフラグを立て、該当チップを不良チップとして判断する（ＳＴＥＰ１１）。

上記規定値Ａ及び規定値Ｂはそれぞれ、冗長行数、列数を考慮して値を決定しておく。

引き続き、書き込みデータレジスタ２０を“１”にして同様の手順を繰り返す（ＳＴＥＰ１２）。これによって、書き込み特性が“１”側にシフトしているビットを抽出することができる。

このようにテスト回路を動作させることにより、抵抗値が規定値以外のビットに加えて、書き込み特性にシフトがあるビットを容易に且つ短時間で抽出でき、不良チップを早期に発見することが可能になる。

なお、メモリセルの容易軸方向と困難軸方向が入れ替わる場合は、上記行線、列線、デコーダ、各ドライバ、及びシンカーを入れ替えることで対応できるのは明白である。

［第２の実施形態］
図７は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリ及びそのテスト方法について説明するためのもので、書き込み特性にシフトがあるメモリセルを検出する組み込みテスト回路を有するＭＲＡＭのブロック図である。ロウデコーダ３２−１，３２−２とカラムデコーダ３３−１，３３−２以外は第１の実施形態と同じであるので、同一部分に同じ符号を付してその詳細な説明は省略する。

すなわち、上記ロウデコーダ３２−１，３２−２とカラムデコーダ３３−１，３３−２は、複数のカラムもしくはロウアドレスを同時に選択し、複数のメモリセルＭＴＪを同時選択できるように構成されている。

図８は、本実施形態におけるロウデコーダ３２−１，３２−２またはカラムデコーダ３３−１，３３−２の具体的な構成例を示している。この回路は、ＮＡＮＤ回路６０−１〜６０−８、インバータ回路６１〜６３、ＰＭＯＳトランジスタ６４，６５、ＮＭＯＳトランジスタ６６，６７、及びトランスファゲート６８等を含んで構成されている。最下位のアドレス信号Ａ０は、インバータ回路６１に供給され、その反転信号Ａ０Ｂが生成される。最下位から２番目のアドレス信号Ａ１は、インバータ回路６２に供給され、その反転信号Ａ１Ｂが生成される。最下位から３番目のアドレス信号Ａ２は、信号ＴＥＳＴＥＮＷが“０”レベルの時には、ＰＭＯＳトランジスタ６４とＮＭＯＳトランジスタ６７がオンし、トランスファゲート６８が閉じるので、ＰＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６からなるインバータ回路に供給され、その反転信号Ａ２Ｂが生成される。

一方、信号ＴＥＳＴＥＮＷが“１”レベルになると、ＰＭＯＳトランジスタ６４とＮＭＯＳトランジスタ６７がオフし、トランスファゲート６８が開くので、アドレスＡ２がＡ２＝Ａ２Ｂとなる。

上記アドレスＡ０〜Ａ２，Ａ０Ｂ〜Ａ２Ｂは、ＮＡＮＤ回路６０−１〜６０−８に選択的に供給される。そして、これらのＮＡＮＤ回路６０−１〜６０−８から列線２または行線３の駆動信号が出力される。

この際、信号ＴＥＳＴＥＮＷが“０”レベルの時には通常のデコード動作を行うが、信号ＴＥＳＴＥＮＷが“１”レベルの時にはＡ２＝Ａ２Ｂとなるので、一番離れた組み合わせである２つのカラムもしくはロウアドレスが同時に選択される。

このように、カラムもしくはロウによる一軸書き込み動作時のみに信号ＴＥＳＴＥＮＷが“１”レベルになるような回路（信号ＴＥＳＴＥＮＷの生成回路）を設けることにより、第１の実施形態の場合に比べて書き込み時間を半分にすることができる。なぜなら、カラムアドレスレジスタ１３にてインクリメントする回数は、カラムの数を２ｍとすると、通常は２^ｍ−１回必要になるのに対し、「２^{（ｍ−１）−１}」回で済むことになるからである。

読み出し動作に関しては第１の実施形態の場合と同様である。

なお、同時に選ばれるカラムもしくはロウアドレスの数は２つに限らず、より多い数でも良い。しかし、同時に選択するアドレス数を増加させると書き込み電流が増大するので、低電流化が望まれる場合にはあまり多くできない。よって、同時に選択するアドレスの数は要求される消費電流特性に応じて設定すれば良い。

［第３の実施形態］
図９は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリ及びそのテスト方法について説明するためのもので、書き込み特性にシフトがあるメモリセルを検出する組み込みテスト回路を有するＭＲＡＭのブロック図である。本実施形態はメモリセルが１トランジスタ、１ＭＴＪからなる構成、もしくは階層ビット線構成のクロスポイント型であり、同時に複数のビットの読み出しが可能な構成とする。

書き込みに関しては第１，第２の実施形態と同様であり、読み出しに関しての構成が異なっている。

この図９に示す回路は、同時に２ビットのメモリセルからの読み出しを行える構成を備えている。すなわち、それぞれのカラムにおけるビット数をカウントする第１の加算機能付きフェイルレジスタ（Fail register1 with counter）１５と第３の加算機能付きフェイルレジスタ（Fail register3 with counter）３４を備えており、読み出しに要する時間を第１，第２の実施形態の場合に比べて短縮することが可能になる。また、これらのフェイルレジスタ１５，３４に対応する第１の比較器（comp1）３５と第２の比較器（comp2）３６を備えており、フェイルレジスタ１５，３４の出力がＡＮＤ回路３７を介してアドレスレジスタ１３，１４に供給されるようになっている。

図１０は、本実施形態におけるセンスアンプの配置例を示している。図示するようにセンスアンプ（ＳＡ）３８−１〜３８−５は、隣接する２つの列線３に対応して設けられている。

このような構成であっても、上記第１，第２の実施形態と同様な作用効果が得られる。

上記第１乃至第３の実施形態に係るＭＲＡＭによれば、下記（ａ）〜（ｆ）に示すような効果が得られる。

（ａ）メモリセルへの書き込みを書き込みビット線による一軸書き込みにより行いさらに書き込みワード線に一軸でディスターブ電流を流し、抵抗値を読み出すことにより、短いテスト時間で書き込み特性にシフトがあるビットを検出することが可能になる。このことにより短いテスト時間で、ディスターブに弱いビットを検出することが可能になる。

（ｂ）カラムアドレスおよびロウアドレス用の加算機能を備えたレジスタをチップに搭載することにより、自動でアドレスを発生してテストを行うことが可能になる。

（ｃ）同時に書き込むビット線の数とディスターブを同時に印加できるワード線の数を複数にすることにより、テスト時間をさらに短縮することが可能になる。

（ｄ）フェイルレジスタを２つ用意することにより冗長セルによっても救済できない場合のチップを早い段階で検出することが可能になる。

（ｅ）メモリセルからの読み出しを複数同時に行い、それぞれのビット線にフェイルレジスタを用意することにより、テスト時間における読み出しにかかる時間を短縮できる。
（ｆ）メモリセルは、「１トランジスタ＋１磁気抵抗素子」、「磁気抵抗素子のみからなるクロスポイント型」、「１トランジスタ＋複数の磁気抵抗素子からなる階層ビット線型」など種々の構造に適用できる。

なお、上述した本発明の第１乃至第３の実施形態に係る磁気ランダムアクセスメモリは、様々な装置に適用が可能である。これらの適用例のいくつかを図１１乃至図１７に示す。

（適用例１）
図１１はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）１００、アナログ−デジタル（Ａ／Ｄ）コンバータ１１０、デジタル−アナログ（Ｄ／Ａ）コンバータ１２０、送信ドライバ１５０、及び受信機増幅器１６０などを含んでいる。図１１では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム（ＤＳＰで実行される、コード化された加入者回線情報、伝送条件等（回線コード；ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリとして、本実施形態の磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０を示している。

なお、本適用例では、回線コードプログラムを保持するためのメモリとして磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０との２種類のメモリを用いているが、ＥＥＰＲＯＭ１８０を磁気ランダムアクセスメモリに置き換えても良い。すなわち、２種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるように構成しても良い。

（適用例２）
図１２は、別の適用例として、携帯電話端末３００を示している。通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、及び周波数シンセサイザ２０９等を備えている。

また、この携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２２０が設けられている。制御部２２０は、ＣＰＵ２２１、ＲＯＭ２２２、本実施形態の磁気ランダムアクセスメモリ（ＭＲＡＭ）２２３、及びフラッシュメモリ２２４がＣＰＵバス２２５を介して接続されて形成されたマイクロコンピュータである。上記ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。ＭＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。

更に、この携帯電話端末３００には、オーディオ再生処理部２１１、外部出力端子２１２、ＬＣＤコントローラ２１３、表示用のＬＣＤ（液晶ディスプレイ）２１４、及び呼び出し音を発生するリンガ２１５等が設けられている。上記オーディオ再生処理部２１１は、携帯電話端末３００に入力されたオーディオ情報（あるいは後述する外部メモリ２４０に記憶されたオーディオ情報）を再生する。再生されたオーディオ情報は、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部２１１を設けることにより、オーディオ情報の再生が可能となる。上記ＬＣＤコントローラ２１３は、例えば上記ＣＰＵ２２１からの表示情報をＣＰＵバス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換し、ＬＣＤ２１４を駆動して表示を行わせる。

上記携帯電話端末３００には、インターフェース回路（Ｉ／Ｆ）２３１，２３３，２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、及び外部入出力端子２３６等が設けられている。上記外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。この外部メモリスロット２３２は、インターフェース回路（Ｉ／Ｆ）２３１を介してＣＰＵバス２２５に接続される。このように、携帯電話端末３００にスロット２３２を設けることにより、帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、あるいは外部メモリ２４０に記憶された情報（例えばオーディオ情報）を携帯電話端末３００に入力したりすることが可能となる。上記キー操作部２３４は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続される。キー操作部２３４から入力されたキー入力情報は、例えばＣＰＵ２２１に伝えられる。上記外部入出力端子２３６は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続され、携帯電話端末３００に外部から種々の情報を入力したり、あるいは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。

なお、本適用例では、ＲＯＭ２２２、ＭＲＡＭ２２３及びフラッシュメモリ２２４を用いているが、フラッシュメモリ２２４を磁気ランダムアクセスメモリに置き換えても良いし、更にＲＯＭ２２２も磁気ランダムアクセスメモリに置き換えることも可能である。

（適用例３）
図１３乃至図１７はそれぞれ、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す。

ＭＲＡＭカード本体４００には、ＭＲＡＭチップ４０１が内蔵されている。このカード本体４００には、ＭＲＡＭチップ４０１に対応する位置に開口部４０２が形成され、ＭＲＡＭチップ４０１が露出されている。この開口部４０２にはシャッター４０３が設けられており、当該ＭＲＡＭカードの携帯時にＭＲＡＭチップ４０１がシャッター４０３で保護されるようになっている。このシャッター４０３は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター４０３を開放してＭＲＡＭチップ４０１を露出させて行う。外部端子４０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。

図１４及び図１５はそれぞれ、上記ＭＲＡＭカードにデータを転写するための転写装置を示している。図１４はカード挿入型の転写装置の上面図、図１５はその断面図である。エンドユーザの使用する第２ＭＲＡＭカード４５０を、矢印で示すように転写装置５００の挿入部５１０より挿入し、ストッパ５２０で止まるまで押し込む。このストッパ５２０は第１ＭＲＡＭ５５０と第２ＭＲＡＭカード４５０を位置合わせするための部材としても働く。第２ＭＲＡＭカード４５０が所定位置に配置されると、第１ＭＲＡＭデータ書き換え制御部から外部端子５３０に制御信号が供給され、第１ＭＲＡＭ５５０に記憶されたデータが第２ＭＲＡＭカード４５０に転写される。

図１６には、はめ込み型の転写装置を示す。この転写装置は、矢印で示すように、ストッパ５２０を目標に、第１ＭＲＡＭ５５０上に第２ＭＲＡＭカード４５０をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。

図１７には、スライド型の転写装置を示す。この転写装置は、ＣＤ−ＲＯＭドライブやＤＶＤドライブと同様に、転写装置５００に受け皿スライド５６０が設けられており、この受け皿スライド５６０が矢印で示すように移動する。受け皿スライド５６０が破線の位置に移動したときに第２ＭＲＡＭカード４５０を受け皿スライド５６０に載置し、第２ＭＲＡＭカード４５０を転写装置５００の内部へ搬送する。ストッパ５２０に第２ＭＲＡＭカード４５０の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。

なお、上記各実施形態では、半導体集積回路装置として磁気ランダムアクセスメモリを例に取って説明したが、磁気ランダムアクセスメモリとロジック回路とを混載した半導体集積回路装置や、１チップ中にシステムを搭載するＳＯＣと呼ばれる半導体集積回路装置にも適用できるのは勿論である。

以上第１乃至第３の実施形態と適用例１乃至３を用いてこの発明の説明を行ったが、この発明は上記各実施形態や適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態や適用例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態や適用例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係る磁気ランダムアクセスメモリ及びそのテスト方法について説明するためのもので、書き込み特性にシフトがあるメモリセルを検出する組み込みテスト回路を有するＭＲＡＭのブロック図。 （ａ）図，（ｂ）図，（ｃ）図はそれぞれ、上記図１に示したＭＲＡＭにおけるメモリセルの構成例を示す回路図。 図１に示したＭＲＡＭにおける加算機能付きのロウアドレスレジスタ及び加算機能付きのカラムアドレスレジスタの具体的な回路構成例を示す図。 図３に示した回路におけるレジスタ回路の具体的な構成例を示す図。 図１乃至図４に示したＭＲＡＭおけるテスト回路の動作を示すフローチャート。 ＳＴＥＰ４を実行する際の列線、行線に電流を流す例を示す図。 本発明の第２の実施形態に係る磁気ランダムアクセスメモリについて説明するためのもので、書き込み特性にシフトがあるメモリセルを検出する組み込みテスト回路を有するＭＲＡＭのブロック図。 本第２の実施形態におけるデコーダ回路の具体的な構成例を示す図。 本発明の第３の実施形態に係る磁気ランダムアクセスメモリ及びそのテスト方法について説明するためのもので、書き込み特性にシフトがあるメモリセルを検出する組み込みテスト回路を有するＭＲＡＭのブロック図。 本第３の実施形態におけるセンスアンプの配置例を示す図。 本発明の第１乃至第３の実施形態に係るＭＲＡＭの適用例１について説明するためのもので、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示すブロック図。 本発明の第１乃至第３の実施形態に係るＭＲＡＭの適用例２について説明するためのもので、携帯電話端末を示すブロック図。 本発明の第１乃至第３の実施形態に係るＭＲＡＭの適用例３について説明するためのもので、ＭＲＡＭをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す上面図。 ＭＲＡＭカードにデータを転写するための転写装置を示す平面図。 ＭＲＡＭカードにデータを転写するための転写装置を示す断面図。 ＭＲＡＭカードにデータを転写するための、はめ込み型の転写装置を示す断面図。 ＭＲＡＭカードにデータを転写するための、スライド型の転写装置を示す断面図。 （ａ）図はＭＲＡＭにおけるアステロイド特性を示す図、（ｂ）図はシフトしたアステロイド特性を示す図。

符号の説明

ＭＴＪ，ＭＴＪ１…メモリセル（磁気抵抗素子）、１…メモリセルアレイ、４−１，４−２，３２−１，３２−２…ロウデコーダ、５…第１のドライバ、６…第２のドライバ、７…シンカー、８−１，８−２…第３のドライバ、９−１，９−２…第４のドライバ、１０−１，１０−２…シンカー、１１，３５，３６…比較器、１３…加算機能付きカラムアドレスレジスタ、１４…加算機能付きロウアドレスレジスタ、１５…第１の加算機能付きフェイルレジスタ、１６…第２の加算機能付きフェイルレジスタ、１９…シーケンサ、２０…書き込みデータレジスタ、２２，２３…マルチプレクス回路、２４…クロック発生回路、２５…出力ドライバ、２６…モードセレクタ、２７…アドレス入力レシーバ、２８…データ入力レシーバ、３１−１，３１−２，３３−１，３３−２…カラムデコーダ、３４…第３加算機能付きフェイルレジスタ、３８−１〜３８−５…センスアンプ。

Claims (13)

1. 磁気抵抗素子がマトリクス状に配置されたメモリセルアレイと、
   前記メモリセルアレイの各行に配置された書き込みワード線と、
   前記メモリセルアレイの各列に配置された書き込みビット線と、
   前記書き込みワード線の両端にそれぞれ選択的に接続される第１のドライバ、この第１のドライバより駆動能力の高い第２のドライバ、及び第１のシンカーと、
   前記書き込みビット線の一端に接続された第３のドライバ、及びこの第３のドライバより駆動能力の高い第４のドライバと、
   前記書き込みビット線の他端に接続された第２のシンカーと、
   前記第２のドライバにより複数のメモリセルの情報を困難軸方向の一軸書き込みにて一括で書き込む第１の手段と、
   前記第４のドライバにより複数のメモリセルへ容易軸方向の一軸書き込みにて同時に、通常動作における二軸書き込みよりも大きい電流を流す第２の手段と
   を具備することを特徴とする磁気ランダムアクセスメモリ。
2. テスト実行時の書き込み及び読み出しカラムアドレスを自動発生するカラムアドレスレジスタと、
   テスト実行時の書き込み及び読み出しロウアドレスを自動発生するロウアドレスレジスタと
   を更に具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
3. テスト時の書き込みカラムアドレスを複数自動発生するカラムアドレスレジスタと、
   同時に複数カラムアドレスを選択するカラムデコーダと、
   テスト時の書き込みロウアドレスを複数自動発生するロウアドレスレジスタと、
   同時に複数ロウアドレスを選択するロウデコーダと
   を更に具備することを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ。
4. 通常動作における二軸書き込みよりも大きい電流を流した後に、期待値との比較を行う比較器と、
   反転したビット数もしくは規格外の抵抗値をもつ各ビット線上のビット数を数え保持する第１のフェイルレジスタと、
   前記第１のフェイルレジスタの値が規定値に達したときに該当ビット線の数を数え保持する第２のフェイルレジスタと、
   前記第２のフェイルレジスタの値が規定値に達したときにフェイルフラグを立てビット外に信号を出力する第３の手段と
   を更に具備することを特徴とする請求項１乃至３いずれか１つの項に記載の磁気ランダムアクセスメモリ。
5. 通常動作における二軸書き込みよりも大きい電流を流した後に、複数ビット線に接続されたメモリセルを同時に期待値と比較を行う比較器と、
   反転したビット数もしくは規格外の抵抗値をもつ各ビット線上のビット数を数え保持する同時測定を行うビット数と同じ数のフェイルレジスタと、
   前記フェイルレジスタの値が規定値に達したときに該当ビット線の数を数える第２のフェイルレジスタと、
   前記第２のフェイルレジスタの値が規定値に達したときにフェイルフラグを立てビット外に信号を出す第３の手段と
   を更に具備することを特徴とする請求項４に記載の磁気ランダムアクセスメモリ。
6. 前記メモリセルは、１つのトランジスタと１つの磁気抵抗素子とからなることを特徴とする請求項１乃至５いずれか１つの項に記載の磁気ランダムアクセスメモリ。
7. 前記メモリセルは、磁気抵抗素子のみからなるクロスポイント型であることを特徴とする請求項１乃至５いずれか１つの項に記載の磁気ランダムアクセスメモリ。
8. 前記メモリセルは、１つのトランジスタと複数の磁気抵抗素子とからなる階層ビット線型であることを特徴とする請求項１乃至５いずれか１つの項に記載の磁気ランダムアクセスメモリ。
9. 磁気抵抗素子を備えたメモリセルへの書き込みを、書き込みビット線による容易軸方向の一軸書き込みにより行うステップと、
   書き込みワード線に困難軸方向に一軸で、通常動作における二軸書き込みよりも大きい電流を流すステップと、
   メモリセルの抵抗値を読み出すステップと
   を具備することを特徴とする磁気ランダムアクセスメモリのテスト方法。
10. 前記書き込みビット線による一軸書き込みは、複数のメモリセルに対して同時に行うことを特徴とする請求項９に記載の磁気ランダムアクセスメモリのテスト方法。
11. 前記メモリセルの抵抗値を読み出すステップの後に、アステロイド特性のシフトしているビット数をカウントするステップを更に具備することを特徴とする請求項９または１０に記載の磁気ランダムアクセスメモリのテスト方法。
12. 前記アステロイド特性のシフトしているビット数をカウントするステップの後に、カウント値が規定値に一致するか判定するステップを更に具備することを特徴とする請求項１１に記載の磁気ランダムアクセスメモリのテスト方法。
13. 前記カウント値が規定値と一致した時に、テストを終了することを特徴とする請求項１２に記載の磁気ランダムアクセスメモリのテスト方法。

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