KR20120043314A - 저항성 메모리 장치, 이의 초기화 방법, 및 상기 저항성 메모리 장치를 포함하는 전자 장치들 - Google Patents

저항성 메모리 장치, 이의 초기화 방법, 및 상기 저항성 메모리 장치를 포함하는 전자 장치들 Download PDF

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Abstract

저항성 메모리 장치가 개시된다. 상기 저항성 메모리 장치는 초기화 장치로부터 공급된 제1전압을 제1플레이트로 공급하기 위한 제1패드와, 상기 초기화 장치로부터 공급된 제2전압을 제2플레이트로 공급하기 위한 제2패드와, 게이트, 드레인, 및 상기 제1플레이트에 접속된 소스를 포함하는 제1트랜지스터와, 비트 라인(BL1)과 상기 제1트랜지스터의 상기 드레인 사이에 접속된 제1메모리 저항과, 게이트, 드레인, 및 상기 제2플레이트에 접속된 소스를 포함하는 제2트랜지스터와, 상기 비트 라인과 상기 제2트랜지스터의 상기 드레인 사이에 접속된 제2메모리 저항을 포함한다.

Description

저항성 메모리 장치, 이의 초기화 방법, 및 상기 저항성 메모리 장치를 포함하는 전자 장치들{RESISTIVE MEMORY DEVICE, METHOD FOR INITIALIZING THE SAME, AND ELECTRONIC DEVICES HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 저항성 메모리 장치에 관한 것으로, 특히 정상 경로에 영향을 주지않고 적어도 하나의 초기화 경로를 이용하여 적어도 하나의 저항성 메모리 셀을 초기화할 수 있는 저항성 메모리 장치, 상기 저항성 메모리 장치의 초기화 방법, 및 상기 저항성 메모리 장치를 포함하는 전자 장치들에 관한 것이다.
저항성 메모리 셀에 포함된 메모리 저항의 저항값은 상기 메모리 저항으로 공급되는 전압 또는 전류에 따라 변한다. 따라서 상기 저항성 메모리 셀은 상기 메모리 저항의 저항값을 차이를 이용하여 정보를 저장한다.
예컨대, 상 변화 메모리(phase change memory)의 경우 상기 상 변화 메모리에 사용된 상 변화 물질의 상 변화에 따라 저항값의 차이가 발생한다.
자기 메모리(Magnetoresistive Random Access Memory(MRAM))의 경우 마그네틱 핀드 레이어(magnetic pinned layer)와 마그네틱 프리 레이어(magnetic free layer)의 스핀 방향이 정렬 상태인지 또는 비정결 상태인지의 여부에 따라 저항값의 차이가 발생한다. 또한, 산화물(예컨대 NiO) 반도체의 경우 얇은 필라멘트가 상기 산화물 내에 형성되느냐의 여부에 따라 저항값의 차이가 발생한다.
CBRAM(Conductive bridging RAM)의 경우 이온의 축적 여부에 따라 저항값의 차이가 발생한다.
상술한 바와 같이 다양한 저항성 메모리들 중에서 일부의 저항성 메모리에는 데이터 '1'을 의미하는 고 저항값과 데이터 '0'을 의미하는 저 저항값 사이에서 수행되는 프로그램 동작 또는 라이트 동작 이외에 제3의 초기 상태가 존재할 수 있다.
예컨대, 필라멘트 타입(filament type) RRAM의 경우, 산화물 내에 필라멘트가 존재하는지의 여부에 따라 저항값이 변한다. 상기 RRAM이 최초 제조되었을 때에는 상기 산화물 내에서 상기 필라멘트가 한 번도 만들어진 적이 없으므로 상기 PRAM의 저항은 일반적인 고 저항값보다 훨씬 큰 저항값을 갖는다. 따라서 초기화를 통해 산화물 내에 필라멘트가 쉽게 만들어질 수 있도록 한다. 이를 포밍(forming)이라 한다.
다양한 저항 메모리들이 존재하고, 향후 새롭게 등장할 메모리도 넓게는 저항성 메모리로 분류될 가능성이 크다. 이때 상기 메모리에 대한 초기화는 상기 메모리가 판매되기 전에 수행되어야 하는 필수적인 과정이 될 수 있다.
그러나 상기 메모리에 대한 초기화는 상기 메모리가 판매되기 이전의 테스트 단계에서 일회성으로 수행되어야 함에도 불구하고, 상기 초기화 시에는 상기 메모리에서 수행되는 정상적인 프로그램 동작 또는 라이트 동작을 수행하기 위하여 필요한 전압(예컨대, 1V)이나 전류보다 훨씬 높은 전압(예컨대, 3V)이나 전류가 요구된다. 또한 초기화를 위한 프로그램 시간 또는 라이트 시간은 정상 프로그램 시간 (normal program time) 또는 정상 라이트 시간보다 훨씬 길다.
또한, 일회성인 초기화를 위해 저항성 메모리에 구현된 초기화 관련 회로는 오버-디자인(over-design) 문제와 영역 오버-헤드(area over-head) 문제를 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 정상 경로에 영향을 주지않고 외부로부터 공급된 전압에 따라 생성된 적어도 하나의 초기화 경로를 이용하여 적어도 하나의 저항성 메모리 셀을 초기화할 수 있는 방법과, 상기 방법을 수행할 수 있는 저항성 메모리 장치, 및 상기 저항성 메모리 장치를 포함하는 전자 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 저항성 메모리 장치는 초기화 동작 시 외부로부터 공급된 제1전압을 제1플레이트로 공급하기 위한 제1패드와, 상기 초기화 동작 시 상기 외부로부터 공급된 제2전압을 제2플레이트로 공급하기 위한 제2패드와, 게이트, 드레인, 및 상기 제1플레이트에 접속된 소스를 포함하는 제1트랜지스터와, 비트 라인과 상기 제1트랜지스터의 상기 드레인 사이에 접속된 제1메모리 저항과, 게이트, 드레인, 및 상기 제2플레이트에 접속된 소스를 포함하는 제2트랜지스터와, 상기 비트 라인과 상기 제2트랜지스터의 상기 드레인 사이에 접속된 제2메모리 저항을 포함한다.
실시 예에 따라 상기 저항성 메모리 장치는 상기 제1플레이트에 접속되고 제1제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있는 제1드라이버와, 상기 제2플레이트에 접속되고 제2제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있는 제2드라이버를 더 포함한다.
상기 초기화 동작시 상기 제1드라이버와 상기 제2드라이버 각각은 디스에이블되고, 정상 동작시 상기 제1드라이버와 상기 제2드라이버 각각은 동일한 전압을 상기 제1플레이트와 상기 제2플레이트 각각으로 공급한다.
다른 실시 예에 따라 상기 저항성 메모리 장치는 제3전압을 발생하기 위한 드라이버와, 선택 신호에 응답하여 상기 드라이버로부터 출력된 상기 제3전압을 상기 제1플레이트 또는 상기 제2플레이트로 공급하기 위한 스위치 회로를 더 포함한다. 상기 초기화 동작시 상기 드라이버는 디스에이블되고 정상 동작시 상기 드라이버는 인에이블된다.
상기 저항성 메모리 장치는 상기 비트 라인과 상기 제1플레이트 사이에 접속된 제3트랜지스터와, 상기 비트 라인과 상기 제2플레이트 사이에 접속된 제4트랜지스터를 더 포함한다.
상기 초기화 동작 시 상기 제4트랜지스터가 턴-온 된 동안 상기 제1트랜지스터가 턴-온 되거나 또는 상기 제3트랜지스터가 턴-온 된 동안 상기 제2트랜지스터가 턴-온 된다.
상기 초기화 동작 시 상기 제1트랜지스터와 상기 제2트랜지스터는 상기 제1메모리 저항, 상기 비트 라인, 및 상기 제2메모리 저항을 통하여 직렬로 접속된다.
실시 예에 따라 상기 비트 라인, 상기 제1플레이트, 및 상기 제2플레이트는 서로 평행하다.
본 발명의 실시 예에 따른 전자 장치는 저항성 메모리 장치와, 상기 저항성 메모리 장치의 동작을 제어할 수 있는 제어 장치를 포함한다.
저항성 메모리 장치는 초기화 동작 시 외부로부터 공급된 제1전압을 제1플레이트로 공급하기 위한 제1패드와, 상기 초기화 동작 시 상기 외부로부터 공급된 제2전압을 제2플레이트로 공급하기 위한 제2패드와, 게이트, 드레인, 및 상기 제1플레이트에 접속된 소스를 포함하는 제1트랜지스터와, 비트 라인과 상기 제1트랜지스터의 상기 드레인 사이에 접속된 제1메모리 저항과, 게이트, 드레인, 및 상기 제2플레이트에 접속된 소스를 포함하는 제2트랜지스터와, 상기 비트 라인과 상기 제2트랜지스터의 상기 드레인 사이에 접속된 제2메모리 저항을 포함한다.
상기 제1메모리 저항과 상기 제2메모리 저항은 고저항 상태 또는 저저항 상태에서 상보적인 데이터를 출력한다.
본 발명의 실시 예에 따른 메모리 카드는 카드 인터페이스와, 상기 카드 인터페이스와 상술한 저항성 메모리 장치 사이에서 데이터 교환을 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 3차원 메모리 장치는 각각이 서로 전기적으로 접속되고 서로 적층된 다수개의 저항성 메모리 장치들을 포함한다.
상기 다수개의 저항성 메모리 장치들 중에서 적어도 하나는 초기화 동작 시 외부로부터 공급된 제1전압을 제1플레이트로 공급하기 위한 제1패드와, 상기 초기화 동작 시 상기 외부로부터 공급된 제2전압을 제2플레이트로 공급하기 위한 제2패드와, 게이트, 드레인, 및 상기 제1플레이트에 접속된 소스를 포함하는 제1트랜지스터와, 비트 라인과 상기 제1트랜지스터의 상기 드레인 사이에 접속된 제1메모리 저항과, 게이트, 드레인, 및 상기 제2플레이트에 접속된 소스를 포함하는 제2트랜지스터와, 상기 비트 라인과 상기 제2트랜지스터의 상기 드레인 사이에 접속된 제2메모리 저항을 포함한다.
본 발명의 실시 예에 따른 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법은 제1플레이트에 접속된 제1저항성 메모리 셀과 제2플레이트에 접속된 제2저항성 메모리 셀을 비트 라인을 이용하여 직렬로 접속하는 단계와, 상기 제1플레이트로 공급되는 제1전압과 상기 제2플레이트로 공급되는 제2전압을 이용하여 상기 제1저항성 메모리 셀과 상기 제2저항성 메모리 셀을 직렬로 초기화하는 단계를 포함한다.
상기 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법은 상기 비트 라인을 이용하여 직렬로 접속하기 이전에 감지 증폭기 및 입출력 회로와 상기 비트 라인을 분리하는 단계를 더 포함한다.
상기 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법은 상기 비트 라인을 이용하여 직렬로 접속하기 이전에 상기 제1플레이트에 접속된 제1드라이버와 상기 제2플레이트에 접속된 제2드라이버를 디스에이블시키는 단계를 더 포함한다.
상기 제1전압과 상기 제2전압 각각은 상기 저항성 메모리 장치의 외부로부터 공급된다.
본 발명의 다른 실시 예에 따른 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법은 제1플레이트에 접속된 제1패드로 외부로부터 입력된 제1전압을 공급하는 동시에 제2플레이트에 접속된 제2패드로 상기 외부로부터 입력된 제2전압을 공급하는 단계와, 비트 라인과 상기 제2플레이트 사이에 접속된 제2트랜지스터를 이용하여 상기 비트 라인과 상기 제1플레이트 사이에 접속된 다수개의 저항성 메모리 셀들을 순차적으로 초기화하는 단계와, 상기 비트 라인과 상기 제1플레이트 사이에 접속된 제1트랜지스터를 이용하여 상기 비트 라인과 상기 제2플레이트 사이에 접속된 다수개의 저항성 메모리 셀들을 순차적으로 초기화하는 단계를 포함한다.
본 발명의 실시 예에 따른 저항성 메모리 장치는 초기화 동작 시에 정상 경로에 영향을 주지않고 상기 저항성 메모리 장치의 외부로부터 공급된 전압에 따라 형성된 적어도 하나의 초기화 경로를 이용하여 적어도 하나의 저항성 메모리 셀을 빠르게 초기화할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 저항성 메모리 장치와 초기화 장치를 포함하는 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 메모리 셀 어레이 구조의 일 실시 예를 나타낸다.
도 3은 도 1에 도시된 메모리 셀 어레이 구조의 다른 실시 예를 나타낸다.
도 4는 저항성 메모리 셀을 초기화하는 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따라 저항성 메모리 셀을 초기화하는 방법을 설명하기 위한 회로도이다.
도 6은 본 발명의 다른 실시 예에 따라 저항성 메모리 셀을 초기화하는 방법을 설명하기 위한 회로도이다.
도 7은 본 발명의 또 다른 실시 예에 따라 저항성 메모리 셀을 초기화하는 방법을 설명하기 위한 회로도이다.
도 8은 본 발명의 실시 예에 따라 정상 경로를 이용하여 초기화 동작을 수행할 수 있는 저항성 메모리 장치의 블록도를 나타낸다.
도 9는 도 8에 도시된 저항성 메모리 장치의 정상 경로를 이용하여 수행되는 라이트 동작을 설명하기 위한 회로도이다.
도 10은 도 8에 도시된 저항성 메모리 장치의 정상 경로를 이용하여 수행되는 초기화하는 방법을 설명하기 위한 회로도이다.
도 11은 도 9와 도 10에 도시된 소스 라인과 비트 라인 각각으로 공급되는 전압의 파형도를 나타낸다.
도 12는 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 일 실시 예를 나타내다.
도 13은 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 다른 실시 예를 나타내다.
도 14는 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타내다.
도 15는 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타내다.
도 16은 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타내다.
도 17은 도 1에 도시된 저항성 메모리 장치를 포함하는 3차원 메모리 장치의 일 실시 예에 따른 개략적인 블록도를 나타낸다.
도 18은 도 1에 도시된 저항성 메모리 장치를 포함하는 3차원 메모리 장치의 다른 실시 예에 따른 개략적인 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 저항성 메모리 장치와 초기화 장치를 포함하는 시스템의 블록도를 나타내고, 도 2는 도 1에 도시된 메모리 셀 어레이 구조의 일 실시 예를 나타낸다.
도 1을 참조하면 상기 시스템은 저항성 메모리 장치(1)와, 저항성 메모리 장치(1)의 메모리 셀 어레이(10)에 구현된 다수개의 저항성 메모리 셀들(MC)을 초기화(또는 테스트)할 수 있는 초기화 장치(또는 테스터; 100)를 포함한다.
초기화 동작 시, 초기화 장치(100)는 복수의 전압들(V1과 V2) 각각을 저항성 메모리 장치(1)에 구현된 복수의 패드들(PAD1과 PAD2) 각각으로 공급하고 복수의 제어 신호들을 저항성 메모리 장치(1)에 구현된 컨트롤 로직(22)으로 공급한다.
복수의 전압들(V1과 V2)과 상기 복수의 제어 신호들에 따라, 컨트롤 로직 (22)은 메모리 셀 어레이(10)에 구현된 적어도 하나의 저항성 메모리 셀에 대한 초기화를 수행하기 위하여 각 구성 요소(24, 26, 28, 42, 및 44)의 동작을 제어할 수 있다.
저항성 메모리 장치(1)는 메모리 셀 어레이(10), 컨트롤 로직(22), 로우 디코더(24), 컬럼 디코더(26), 감지 증폭기 및 입출력 회로(28), 입력 드라이버 (Din), 및 출력 드라이버(Dout)를 포함한다.
메모리 셀 어레이(10)는 다수개의 비트 라인들(BL1~BLm), 다수개의 워드 라인들(WL1~WL2n), 및 다수개의 저항성 메모리 셀들(MC)을 포함한다.
다수개의 저항성 메모리 셀들(MC) 각각은 하나의 트랜지스터와 하나의 메모리 저항을 포함한다. 여기서 상기 메모리 저항은 상기 메모리 저항으로 공급된 전기적 신호, 예컨대 전압 또는 전류에 따라 저항값을 변화시켜 정보를 저장할 수 있는 소자를 의미한다.
다수개의 저항성 메모리 셀들(MC) 중에서 제1그룹의 저항성 메모리 셀들 각각의 트랜지스터의 소스는 제1플레이트(또는 메시(mesh); 20)에 접속되고, 상기 각각의 트랜지스터의 게이트는 제1그룹의 워드 라인들(WL1~WLn) 각각에 접속된다. 상기 제1그룹의 저항성 메모리 셀들 각각의 메모리 저항은 다수개의 비트 라인들 (BL1~BLm) 각각과 상기 각각의 트랜지스터의 드레인 사이에 접속된다.
제1패드(PAD1)는 제1플레이트(20)에 접속되고 제1드라이버(42)는 제1플레이트(20)에 접속된다. 초기화 동작 시, 초기화 장치(100)는 제1전압(V1)을 제1패드 (PAD1)를 통하여 제1플레이트(20)로 공급할 수 있다.
실시 예에 따라 제1플레이트(20)는 다수개의 비트 라인들(BL1~BLm)과 평행하게 배치될 수 있다. 또한 다른 실시 예에 따라 제1플레이트(20)는 다수개의 비트 라인들(BL1~BLm)과 수직으로 배치될 수도 있다.
다수개의 저항성 메모리 셀들(MC) 중에서 제2그룹의 저항성 메모리 셀들 각각의 트랜지스터의 소스는 제2플레이트(또는 메시(mesh); 30)에 접속되고, 상기 각각의 트랜지스터의 게이트는 제2그룹의 워드 라인들(WLn +1~WL2n) 각각에 접속된다. 상기 제2그룹의 저항성 메모리 셀들 각각의 메모리 저항은 다수개의 비트 라인들 (BL1~BLm) 각각과 상기 각각의 트랜지스터의 드레인 사이에 접속된다.
제2패드(PAD2)는 제2플레이트(30)에 접속되고 제2드라이버(44)는 제2플레이트(30)에 접속된다. 초기화 동작 시, 초기화 장치(100)는 제2전압(V2)을 제2패드 (PAD2)를 통하여 제2플레이트(30)로 공급할 수 있다. 제1플레이트(20)와 제2플레이트(30)는 도전체의 일 예이다.
실시 예에 따라 제1플레이트(20)는 다수개의 비트 라인들(BL1~BLm)과 평행하게 배치될 수 있다. 또한 다른 실시 예에 따라 제1플레이트(20)는 다수개의 비트 라인들 (BL1~BLm)과 수직으로 배치될 수 있다.
초기화 동작 시, 컨트롤 로직(22)은 초기화 장치(100)의 제어하에 메모리 셀 어레이(10)에 구현된 다수개의 저항성 메모리 셀들(MC) 각각을 초기화하기 위하여 로우 디코더(24)의 동작, 컬럼 디코더(26)의 동작, 및 복수의 드라이버들(42와 44)의 동작을 제어할 수 있다.
초기화 동작 시, 로우 디코더(24)는 컨트롤 로직(22)으로부터 출력된 로우 어드레스들을 디코딩하고 디코딩 결과에 따라 다수개의 워드 라인들(WL1~WLn) 중에서 하나 또는 그 이상의 워드 라인들을 워드 라인 구동 전압을 공급할 수 있다.
초기화 동작 시, 컬럼 디코더(26)는 컨트롤 로직(22)으로부터 출력된 컬럼 어드레스들을 디코딩하고 디코딩 결과에 따라 다수개의 비트 라인들(BL1~BLmn) 중에서 적어도 하나의 비트 라인을 선택하기 위한 적어도 하나의 선택 신호를 발생할 수 있다.
감지 증폭기 및 입출력 회로(28)는 컬럼 디코더(26)로부터 출력된 상기 적어도 하나의 선택 신호에 응답하여 상기 적어도 하나의 비트 라인을 통하여 출력된 신호를 감지하고 증폭하여 증폭된 신호를 출력 드라이버(Dout)로 전송할 수 있다.
또한, 감지 증폭기 및 입출력 회로(28)는 컬럼 디코더(26)로부터 출력된 상기 적어도 하나의 선택 신호에 응답하여 입력 드라이버(Din)를 통하여 입력된 신호를 상기 적어도 하나의 비트 라인으로 전송할 수 있다.
입력 드라이버(Din)는 데이터 버스를 통하여 입력된 입력 데이터를 감지 증폭기 및 입출력 회로(28)로 전송할 수 있다. 출력 드라이버(Dout)는 감지 증폭기 및 입출력 회로(28)로부터 출력된 출력 데이터를 상기 데이터 버스로 전송할 수 있다.
도 3은 도 1에 도시된 메모리 셀 어레이 구조의 다른 실시 예를 나타낸다.
정상 동작 시 인에이블된 드라이버(42)는 소정의 전압을 발생하고, 스위칭 회로(43)는 선택 신호(SEL)에 따라 드라이버(42)에 의하여 생성된 전압을 제1플레이트(20) 또는 제2플레이트(30)로 공급할 수 있다.
초기화 동작 시 드라이버(42)는 초기화 장치(100)에 의하여 제어되는 컨트롤 로직(22)의 제어 하, 예컨대 컨트롤 로직(22)으로부터 출력된 제어 신호에 따라 디스에이블 또는 오프된다. 초기화 장치(100)로부터 출력된 제1전압(V1)은 제1패드 (PAD1)를 통하여 제1플레이트(20)로 공급되고 초기화 장치(100)로부터 출력된 제2전압(V2)은 제2패드(PAD2)를 통하여 제2플레이트(30)로 공급된다.
도 4는 저항성 메모리 셀을 초기화하는 방법을 설명하기 위한 도면이다.
도 4에서 도시된 플롯(plot)은 저항값(R)에 따른 저항성 메모리 셀의 개수 또는 산포(# cell)를 나타낸다.
도 2 또는 도 3에 도시된 저항성 메모리 셀(MC)의 메모리 저항은 고저항 상태의 저항값(RRESET)과 저저항 상태의 저항값(RSET)에 따라 서로 다른 정보(또는 데이터)를 나타낸다. 예컨대, 고저항 상태(RRESET)는 리셋 상태를 나타내고 저저항 상태 (RSET)는 셋 상태를 나타낸다.
정상 동작, 예컨대 라이트 동작 또는 프로그램 동작 시 각 플레이트(20과 30)로 공급되는 전압과 비트 라인으로 공급되는 전압에 따라 메모리 저항의 상태는 고저항 상태(RRESET)에서 저저항 상태(RSET)로 변하거나 또는 저저항 상태(RSET)에서 고저항 상태(RRESET)로 변한다.
저항성 메모리 셀(MC)의 메모리 저항이 제조되었을 때, 상기 메모리 저항의 초기 상태의 저항값(RForming)은 고저항 상태의 저항값(RRESET)보다 높다.
따라서, 저항성 메모리 장치(1)가 제품으로서 출하되기 이전에, 상기 초기 상태의 저항값(RForming)을 고저항 상태의 저항값(RRESET) 또는 저저항 상태의 저항값 (RSET)으로 변경 또는 조절하는 과정이 필요하다. 이를 초기화 동작(initialization operation) 또는 포밍 동작(forming operation)이라 한다. 상기 초기화 동작 또는 상기 포밍 동작을 수행하기 위해서는 전기적 신호, 예컨대 고전압 또는 고전류가 상기 메모리 저항으로 공급되어야 한다.
또한, 상기 초기화 동작은 저항값에 따른 저항성 메모리 셀, 예컨대 상 변화 메모리(phase change random access memory(PRAM))의 산포(distribution)를 개선하기 위해서도 필요하다. 이를 파이어링 동작(firing operation)이라 한다.
저항성 메모리 장치(1)에 대한 상기 초기화 동작은 한 번만 수행되면 되므로, 상기 초기화 동작은 정상 경로(normal path), 즉 저항성 메모리 셀에 데이터를 라이트하기 위한 라이트 동작 또는 프로그램하기 위한 프로그램 동작을 수행하기 위한 경로에 영향을 주지 않고 수행되어야 한다.
따라서, 도 1에 도시된 저항성 메모리 장치(1)는 정상 경로에 영향을 주지않고 초기화 동작을 수행하기 위하여 제1플레이트(20)에 접속된 제1패드(PAD1)와 제2플레이트(30)에 접속된 제2패드(PAD2)를 포함한다.
도 5는 본 발명의 일 실시 예에 따라 저항성 메모리 셀을 초기화하는 방법을 설명하기 위한 회로도이다. 도 2와 도 5를 참조하여 저항성 메모리 셀들을 초기화하는 방법을 설명하면 다음과 같다.
초기화 동작을 수행하기 위하여 각 드라이버(42와 44)는 컨트롤 로직(22)의 제어하에, 예컨대 컨트롤 로직(22)으로부터 출력된 각 제어 신호에 따라 디스에이블 또는 오프된다.
또한, 정상 경로에 영향을 주지않기 위하여 감지 증폭기 및 입출력 회로(28)와 제1비트 라인(BL1) 사이에 접속된 선택 스위치(40)는 로우 레벨(L)을 갖는 선택 신호에 응답하여 오프된다. 선택 스위치(40)는 감지 증폭기 및 입출력 회로(28)에 구현될 수 있다.
초기화 장치(100)로부터 출력된 제1전압(V1)은 제1패드(PAD1)를 통하여 제1플레이트(20)로 공급되고 초기화 장치(100)로부터 출력된 제2전압은 제2패드(PAD2)를 통하여 제2플레이트(30)로 공급된다.
제1 워드 라인(WL1)과 제(n+1) 워드 라인(WLn +1) 각각으로 하이 레벨을 갖는 워드 라인 구동 전압이 공급되고 제1전압(V1)이 제2전압(V2)보다 높으면, 제1패드 (PAD1)와 제2패드(PAD2) 사이에는 제1플레이트(20), 제1저항성 메모리 셀(MC1), 제1비트 라인(BL1), 제(n+1) 저항성 메모리 셀(MCn +1), 및 제2플레이트(30)를 통하여 제1초기화 경로, 예컨대 전압 패스(voltage path) 또는 전류 패스(current path)가 형성된다.
따라서, 제1비트 라인(BL1)을 통하여 직렬로 접속된 제1 저항성 메모리 셀 (MC1)과 제(n+1) 저항성 메모리 셀(MCn +1)은 제1전압(V1)과 제2전압(V2)의 차이에 따라 직렬로 초기화될 수 있다.
또한, 제1 워드 라인(WL1)과 제(n+1) 워드 라인(WLn +1) 각각으로 하이 레벨을 갖는 워드 라인 구동 전압이 공급되고 제2전압(V2)이 제1전압(V1)보다 높으면, 제2패드(PAD2)와 제1패드(PAD1) 사이에는 제2플레이트(30), 제(n+1) 저항성 메모리 셀(MCn +1), 제1비트 라인(BL1), 제1저항성 메모리 셀(MC1), 및 제2플레이트(30)를 통하여 제2초기화 경로, 예컨대 전압 패스 또는 전류 패스가 형성된다.
따라서, 제1비트 라인(BL1)을 통하여 직렬로 접속된 제(n+1) 저항성 메모리 셀(MCn +1)과 제1저항성 메모리 셀(MC1)은 제2전압(V2)과 제1전압(V1)의 차이에 따라 직렬로 초기화될 수 있다.
도 5에 도시된 바와 같이 각 드라이버(42와 44)와 선택 스위치(40)가 오프됨에 따라, 적어도 하나의 초기화 경로는 정상 경로와 무관하게 형성될 수 있다.
상술한 방법과 유사하게 제1플레이트(20)에 접속된 제1그룹의 저항성 메모리 셀들 중에서 어느 하나와 제2플레이트(30)에 접속된 제2그룹의 저항성 메모리 셀들 중에서 어느 하나는 직렬로 초기화될 수 있다. 예컨대, 제2 저항성 메모리 셀(MC2)과 제(n+2) 저항성 메모리 셀(MCn +2)은 직렬로 초기화될 수 있고, 제n 저항성 메모리 셀(MCn)과 제2n 저항성 메모리 셀(MC2n)은 직렬로 초기화될 수 있다.
도 2 또는 도 3에 도시된 바와 같이 제1비트 라인(BL1)과 제1플레이트(20)에 접속된 복수의 저항성 메모리 셀들 중에서 어느 하나와 제1비트 라인(BL1)과 제2플레이트(30)에 접속된 복수의 저항성 메모리 셀들 중에서 어느 하나가 직렬로 초기화되는 동안, 제2비트 라인(BL2)과 제1플레이트(20)에 접속된 복수의 저항성 메모리 셀들 중에서 어느 하나와 제2비트 라인(BL2)과 제2플레이트(30)에 접속된 복수의 저항성 메모리 셀들 중에서 어느 하나가 직렬로 초기화될 수 있다.
이와 동시에 제m 비트 라인(BLm)과 제1플레이트(20)에 접속된 복수의 저항성 메모리 셀들 중에서 어느 하나와 제m 비트 라인(BLm)과 제2플레이트(30)에 접속된 복수의 저항성 메모리 셀들 중에서 어느 하나가 직렬로 초기화될 수 있다.
도 6은 본 발명의 다른 실시 예에 따라 저항성 메모리 셀을 초기화하는 방법을 설명하기 위한 회로도이다.
각 플레이트(20과 30)와 제1비트 라인(BL1) 사이에 각 트랜지스터(TR1과 TR2)가 접속된 것을 제외하면 도 5에 도시된 구조와 도 6에 도시된 구조는 서로 동일하다.
초기화 동작 시 각 트랜지스터(TR1과 TR2)가 오프 상태이고 제1전압(V1)이 제1패드(PAD1)로 공급되고 제2전압(V2)이 제2패드(PAD2)로 공급될 때, 제1비트 라인(BL1)과 제1플레이트(20)에 접속된 복수의 저항성 메모리 셀들 중에서 어느 하나와 제1비트 라인(BL1)과 제2플레이트(30)에 접속된 복수의 저항성 메모리 셀들 중에서 어느 하나가 직렬로 초기화될 수 있다.
또한, 각 트랜지스터(TR1과 TR2)가 상보적으로 동작할 때, 트랜지스터(TR1)는 제1플레이트(20)로 공급되는 전압(예컨대 초기화 동작 시에는 제1전압(V1) 또는 정상 동작 시에는 제1드라이버(42)의 출력 전압)으로 제1비트 라인(BL1)을 프리차지하고, 트랜지스터(TR2)는 제2플레이트(30)로 공급되는 전압(예컨대 초기화 동작 시에는 제2전압(V2) 또는 정상 동작 시에는 제2드라이버(44)의 출력 전압)으로 제1비트 라인(BL1)을 프리차지할 수 있다.
우선 초기화 동작 시 초기화 장치(100)로부터 출력된 제1전압(V1)은 제1패드 (PAD1)를 통하여 제1플레이트(20)로 공급되고 초기화 장치(100)로부터 출력된 제2전압(V2)은 제2패드(PAD2)를 통하여 제2플레이트(30)로 공급되고 제1전압(V1)은 제2전압(V2)보다 높다고 가정한다.
하이 레벨을 갖는 제2프리차지 전압(PTET)이 전압이 NMOS 트랜지스터(TR2)로 공급되고 로우 레벨을 갖는 제1프리차지 전압(PREC)이 NMOS 트랜지스터(TR1)로 공급되고 있는 동안, 각 워드 라인(WL1~WLn)으로 하이 레벨을 갖는 워드 라인 구동 전압이 순차적으로 공급되면 제1패드(PAD1)로부터 제2패드(PAD2)쪽으로 초기화 경로가 생성되고 각 저항성 메모리 셀(MC1~MCn)의 메모리 저항은 순차적으로 초기화될 수 있다.
또한, 로우 레벨을 갖는 제2프리차지 전압(PTET)이 전압이 NMOS 트랜지스터 (TR2)로 공급되고 하이 레벨을 갖는 제1프리차지 전압(PREC)이 NMOS 트랜지스터 (TR1)로 공급되고 있는 동안, 각 워드 라인(WLn +1~WL2n)으로 하이 레벨을 갖는 워드 라인 구동 전압이 순차적으로 공급되면 제1패드(PAD1)로부터 제2패드(PAD2)쪽으로초기화 경로가 생성되고 각 저항성 메모리 셀(MCn +1~MC2n)의 메모리 저항은 순차적으로 초기화될 수 있다.
제2전압(V2)이 제1전압(V1)보다 높을 때, 제2패드(PAD2)로부터 제1패드 (PAD1)쪽으로 초기화 경로가 생성된다.
도 7은 본 발명의 또 다른 실시 예에 따라 저항성 메모리 셀을 초기화하는 방법을 설명하기 위한 회로도이다.
도 7을 참조하면, 초기화 동작 시 각 드라이버(42와 44)와 선택 스위치(40)는 오프되고, 초기화 장치(100)로부터 출력된 제1전압(V1)과 제2전압(V2) 각각은 제1패드(PAD1)와 제2패드(PAD2) 각각으로 공급된다.
도 7에 도시된 바와 같이 제1 저항성 메모리 셀(MC1)의 메모리 저항을 초기화(FORMING)하기 위한 전압(또는 전류)을 공급하는 방향과 제(n+1) 저항성 메모리 셀(MCn +1)의 메모리 저항을 초기화(FORMING)하기 위한 전압(또는 전류)을 공급하는 방향은 비대칭적(asymmetrical), 예컨대 반대 방향이다.
또한, 제1 저항성 메모리 셀(MC1)의 메모리 저항을 리셋 상태(RESET)로 만들기 위한 전압(또는 전류)을 공급하는 방향과 제(n+1) 저항성 메모리 셀(MCn +1)의 메모리 저항을 리셋 상태(RESET)로 만들기 위한 전압 또는 전류를 공급하는 방향은 비대칭적이고, 제1 저항성 메모리 셀(MC1)의 메모리 저항을 셋 상태(SET)로 만들기 위한 전압(또는 전류)을 공급하는 방향과 제(n+1) 저항성 메모리 셀(MCn +1)의 메모리 저항을 셋 상태(SET)로 만들기 위한 전압(또는 전류)을 공급하는 방향은 비대칭적이다.
이 경우 제1 저항성 메모리 셀(MC1)의 메모리 저항이 나타내는 데이터와 제(n+1) 저항성 메모리 셀(MCn +1)의 메모리 저항이 나타내는 데이터는 서로 상보적이다.
예컨대, 동일한 이진 프로그램(binary program) 데이터 '0'에 대하여 제(n+1) 저항성 메모리 셀 (MCn +1)이 리셋 동작을 수행할 때 예컨대, 리셋 상태를 나타낼 때 제1 저항성 메모리 셀(MC1)은 셋 동작을 수행할 때, 예컨대 셋 상태를 나타낼 수 있다.
이와 반대로 동일한 이진 프로그램 데이터 '1'에 대하여 제(n+1) 저항성 메모리 셀(MCn +1)이 셋 동작을 수행할 때 예컨대, 셋 상태를 나타낼 때 제1 저항성 메모리 셀(MC1)은 리셋 동작을 수행할 때, 예컨대 리셋 상태를 나타낼 수 있다.
따라서 데이터 리드 동작 시에, 리셋 상태가 리드(또는 판단)되면 제(n+1) 저항성 메모리 셀(MCn +1)에는 데이터 '0'이 저장된 것으로 판단되고 제1 저항성 메모리 셀(MC1)에는 데이터 '1'이 저장된 것으로 판단될 수 있다.
이와 반대로 셋 상태가 리드(또는 판단)되면 제(n+1) 저항성 메모리 셀 (MCn+1)에는 데이터 '1'이 저장된 것으로 판단되고 제1 저항성 메모리 셀(MC1)에는 데이터 '0'이 저장된 것으로 판단될 수 있다.
도 7에 도시된 바와 같이 제1비트 라인(BL1)과 제1플레이트(20) 사이에 접속된 제1그룹의 저항성 메모리 셀들 각각이 트루 셀(true cell)과 상보 셀 (complementary cell) 중에서 어느 하나로 동작할 때, 제1비트 라인(BL1)과 제2플레이트(30) 사이에 접속된 제2그룹의 저항성 메모리 셀들 각각은 상기 트루 셀과 상기 상보 셀 중에서 다른 하나로 동작할 수 있다.
도 7에 도시된 바와 같이 제1패드(PAD1)로 공급되는 제1전압(V1)이 제2패드 (PAD2)로 공급되는 제2전압(V2)보다 높은지 또는 낮은지의 여부에 따라 제1비트 라인(BL1)과 제1플레이트(20) 사이에 접속된 제1그룹의 저항성 메모리 셀들 각각의 초기화 방향과 제1비트 라인(BL1)과 제2플레이트(30) 사이에 접속된 제2그룹의 저항성 메모리 셀들 각각의 초기화 방향이 결정될 수 있다.
도 8은 본 발명의 실시 예에 따라 정상 경로를 이용하여 초기화 동작을 수행할 수 있는 저항성 메모리 장치의 블록도를 나타낸다.
도 8에 도시된 저항성 메모리 장치(1')에 포함된 메모리 셀 어레이(10')가 하나의 플레이트(21), 또는 하나의 공통 소스 라인에 접속된 것을 제외하면 도 1에 도시된 저항성 메모리 장치(1)와 도 8에 도시된 저장성 메모리 장치(1')의 구조와 동작은 실질적으로 동일하다.
도 9는 도 8에 도시된 저항성 메모리 장치의 정상 경로를 이용하여 수행되는 라이트 동작을 설명하기 위한 회로도이고, 도 10은 도 8에 도시된 저항성 메모리 장치의 정상 경로를 이용하여 수행되는 초기화하는 방법을 설명하기 위한 회로도이고, 도 11은 도 9와 도 10에 도시된 소스 라인과 비트 라인 각각으로 공급되는 전압의 파형도를 나타낸다.
도 8부터 도 11을 참조하면, 정상 동작 시 선택 스위치(40)는 하이 레벨(H)을 갖는 선택 신호에 응답하여 턴-온 된다. 따라서 라이트 동작 시 감지 증폭기 및 입출력 회로(28)는 라이트 데이터를 비트 라인(BL)을 통하여 제1저항성 메모리 셀(MC1)에 라이트할 수 있고, 리드 동작 시 감지 증폭기 및 입출력 회로(28)는 제1저항성 메모리 셀(MC1)로부터 출력된 신호를 비트 라인(BL)을 통하여 수신하고 수신된 신호를 감지 증폭할 수 있다.
정상 라이트 동작(Normal Write) 시 비트 라인(BL)으로 공급되는 전압 (V(BL)=GND)이 공통 소스 라인(S/L)으로 공급되는 전압(V(S/L)=VPRE)보다 낮고 제1워드 라인(WL1)으로만 하이 레벨(H1)을 갖는 워드 라인 구동 전압이 공급될 때, 제1저항성 메모리 셀(MC1)의 메모리 저항은 리셋 상태(RESET)로 된다.
그러나, 정상 라이트 동작시 비트 라인(BL)으로 공급되는 전압(V(BL)=Vcc)이 공통 소스 라인(S/L)으로 공급되는 전압(V(S/L)=VPRE)보다 높고 제1워드 라인(WL1)으로만 하이 레벨(H1)을 갖는 워드 라인 구동 전압이 공급될 때, 제1저항성 메모리 셀(MC1)의 메모리 저항은 셋 상태(SET)로 된다. 여기서, GND는 접지 전압이고 Vcc는 저항성 메모리 장치(1')로 공급되는 전원 전압이고, VPRE는 접지 전압(GND)보다 높고 전원 전압(Vcc)보다 낮다. VPRE는 (1/2)Vcc일 수 있다.
비트 라인(BL)으로 전원 전압(Vcc)보다 높은 전압이 공급되고, 공통 소스 라인(S/L)으로 접지 전압(GND)이 공급되고, 제1워드 라인(WL1)으로만 하이 레벨(H1)을 갖는 워드 라인 구동 전압이 공급될 때, 제1저항성 메모리 셀(MC1)의 메모리 저항은 초기화(FORMING)된다.
도 8부터 도 11을 참조하여 설명한 바와 같이 저항성 메모리 장치(1')는 공통 소스 라인(S/L)으로 접지 전압(GND)을 공급함으로써 정상 경로를 이용하여 초기화하고자 하는 저항성 메모리 셀의 메모리 저항을 초기화할 수 있다.
도 12는 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 일 실시 예를 나타내다.
도 12를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 인터넷 장치와 같은 무선 통신 장치로서 구현될 수 있는 전자 장치(150)는 메모리 장치(이하, 도 1과 도 8의 1'를 통칭하여 1이라 한다.)와, 메모리 장치(1)의 동작, 예컨대 라이트 동작, 리드 동작, 또는 도 8에 도시된 저항성 메모리 장치 (1')의 초기화 동작을 제어할 수 있는 프로세서(160)를 포함한다. 도 12에는 프로세서(160)가 메모리 컨트롤러의 기능을 포함하는 것으로 도시되어 있으나 실시 예에 따라 프로세서(160)와 메모리 장치(1) 사이에는 프로세서(160)의 제어하에 메모리 장치(1)의 상기 동작을 제어할 수 있는 상기 메모리 컨트롤러가 구현될 수도 있다. 따라서 프로세서(160)와 상기 메모리 컨트롤러는 메모리 장치(1)의 동작을 제어할 수 있는 제어 장치로서의 기능을 수행할 수 있다.
메모리 장치(1)에 저장된 데이터는 프로세서(160) 또는 상기 메모리 컨트롤f러의 제어하에 디스플레이(190)를 통하여 디스플레이될 수 있다.
무선 송수신기(170)는 안테나(ANT)를 통하여 무선 신호들을 수신하거나 전송할 수 있다. 예컨대, 무선 송수신기(170)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(160)가 처리할 수 있는 신호로 변경할 수 있다. 따라서 프로세서 (160)는 무선 송수신기(170)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 장치(1)에 저장하거나 또는 디스플레이(190)를 통하여 디스플레이할 수 있다. 또한 무선 송수신기(170)는 프로세서(160)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(180)는 프로세서(160)의 동작을 제어하기 위한 제어 신호들 또는 프로세서(160)에 의하여 처리될 수 있는 데이터를 입력할 수 있는 장치로서, 터치패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(160)는 메모리 장치(1)로부터 출력된 데이터, 무선 송수신기(170)로부터 출력된 무선 신호, 또는 입력 장치(180)로부터 출력된 데이터가 디스플레이(190)를 통하여 디스플레이될 수 있도록 디스플레이(190)의 동작을 제어할 수 있다.
도 13은 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 다른 실시 예를 나타낸다.
도 13을 참조하면, PC(personal computer), 테블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(200)는 메모리 장치(1)와 메모리 장치(1)의 동작을 제어할 수 있는 프로세서(210)를 포함한다.
도 13에는 프로세서(210)가 메모리 컨트롤러의 기능을 포함하는 것으로 도시되어 있으나 실시 예에 따라 프로세서(210)와 메모리 장치(1) 사이에는 프로세서 (210)의 제어하에 메모리 장치(1)의 상기 동작을 제어할 수 있는 상기 메모리 컨트롤러가 구현될 수도 있다.
프로세서(210)는 입력 장치(220)에 의하여 발생한 입력 신호에 따라 메모리 장치(1)에 저장된 데이터를 디스플레이(230)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(220)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅(pointing) 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 14는 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 14를 참조하면, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있는 전자 장치(300)는 메모리 장치(1), 메모리 컨트롤러(310), 및 카드 인터페이스(320)를 포함한다.
메모리 컨트롤러(310)는 메모리 장치(11)와 카드 인터페이스(320) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라 카드 인터페이스(320)는 SD(secure digital) 카드 인터페이스, MMC(multi-media card) 인터페이스, USB(Universal Serial Bus) 인터페이스, 또는 IC-USB(InterChip USB) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(320)는 전자 장치(300)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(310) 사이에서 데이터 교환을 인터페이스할 수 있다. 상기 인터페이스는 하드웨어를 의미할 수도 있고 소프트웨어를 의미할 수도 있다.
전자 장치(300)가 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트에 접속될 때, 상기 호스트는 카드 인터페이스(320)와 메모리 컨트롤러(310)를 통하여 메모리 장치(1)에 저장된 데이터를 주거나 받을 수 있다.
도 15는 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 15를 참조하면, 전자 장치(400)는 메모리 장치(1)와 메모리 장치(1)의 데이터 처리 동작을 제어할 수 있는 프로세서(410)를 포함한다. 도 15에는 프로세서 (410)가 메모리 컨트롤러의 기능을 포함하는 것으로 도시되어 있으나 실시 예에 따라 프로세서(410)와 메모리 장치(1) 사이에는 프로세서(410)의 제어하에 메모리 장치(1)의 상기 동작을 제어할 수 있는 상기 메모리 컨트롤러가 구현될 수도 있다.
전자 장치(400)의 이미지 센서(420)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(410)의 제어하에 메모리 장치(1)에 저장되거나 또는 디스플레이(430)를 통하여 디스플레이된다. 또한, 메모리 장치(1)에 저장된 상기 디지털 신호는 프로세서(410)의 제어하에 디스플레이(430)를 통하여 디스플레이된다.
도 16은 도 1에 도시된 저항성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 16을 참조하면, 전자 장치(500)는 메모리 장치(1) 및 메모리 장치(1)의 동작을 제어할 수 있는 CPU(510)를 포함한다.
전자 장치(500)는 CPU(510)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(550)를 포함한다. 메모리 장치(550)는 ROM과 같은 비휘발성 메모리로 구현될 수 있다.
전자 장치(500)에 접속된 호스트(HOST)는 메모리 인터페이스(520)와 호스트 인터페이스(540)를 통하여 메모리 장치(1)와 데이터를 주거나 받을 수 있다.
CPU(510)의 제어에 따라 동작하는 ECC(error correction code) 블록(530)은 메모리 인터페이스(520)를 통하여 메모리 장치(1)로부터 리드된 데이터에 포함된 에러를 검출하고 정정할 수 있다.
CPU(510)는 버스(501)를 통하여 메모리 인터페이스(520), ECC 블록(530), 호스트 인터페이스(540), 및 메모리 장치(550) 사이에서 데이터의 교환을 제어할 수 있다. 전자 장치(500)는 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 17은 도 1에 도시된 저항성 메모리 장치를 포함하는 3차원 메모리 장치의 일 실시 예에 따른 개략적인 블록도를 나타낸다. 도 17을 참조하면, 3차원 메모리 장치(600)는 서로 다른 레이어에 형성된 다수개의 저항성 메모리 장치들(1-1~1-k)을 포함한다.
다수개의 저항성 메모리 장치들(1-1~1-k; k는 자연수)은 웨이퍼 적층, 칩 적층, 또는 셀 적층으로 구현될 수 있다. 각 레이어 사이의 전기적 연결은 TSV (through silicon via), 와이어 본딩(wire bonding), 또는 범프(bump)를 이용할 수 있다.
다수개의 저항성 메모리 장치들(1-1~1-k) 각각의 구조는 도 1에 도시된 저항성 메모리 장치(1)의 구조와 실질적으로 동일하다. 즉, 웨이퍼 적층 또는 칩 적층 시에 각 저항성 메모리 장치(1-1~1-k)에 구현된 각 메모리 셀 어레이(10-1~10-k)는 두 개의 플레이트들(20과 30)과 두 개의 플레이트들(20과 30) 각각에 설치된 제1패드(PAD1)와 제2패드(PAD2)를 포함한다.
도 8에 도시된 저항성 메모리 장치(1')가 다수개 적층되어 3차원 메모리 장치가 구현될 수 있다.
도 18은 도 1에 도시된 저항성 메모리 장치를 포함하는 3차원 메모리 장치의 다른 실시 예에 따른 개략적인 블록도를 나타낸다. 도 18을 참조하면, 3차원 메모리 장치(700)는 서로 다른 레이어에 형성된 다수개의 저항성 메모리 장치들(1-1'~1-k')을 포함한다.
다수개의 저항성 메모리 장치들(1-1'~1-k'; k는 자연수)은 셀 적층으로 구현된다. 각각의 저항성 메모리 장치(1-1'~1-k')는 각각의 메모리 셀 어레이(10-1'~10-k')를 포함한다.
다수개의 저항성 메모리 장치들(1-1'~1-k') 중에서 어느 하나, 예컨대 저항성 메모리 장치(1-1')의 구조는 도 1에 도시된 저항성 메모리 장치(1)의 구조와 실질적으로 동일하다. 따라서, 저항성 메모리 장치(1-1')에 구현된 메모리 셀 어레이 (10-1')는 두 개의 플레이트들(20과 30)과 두 개의 플레이트들(20과 30) 각각에 접속된 제1패드(PAD1)와 제2패드(PAD2)를 포함한다.
저항성 메모리 장치(1-1')를 제외한 나머지 각 저항성 메모리 장치(1-2'~1-k')의 구조는 각 패드(PAD1과 PAD2)를 제외하면 도 2에 도시된 메모리 셀 어레이 구조와 실질적으로 동일하다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 저항성 메모리 장치
10: 메모리 셀 어레이
22: 컨트롤 로직
24: 로우 디코더
26: 컬럼 디코더
28: 감지 증폭기 및 입출력 회로
42: 제1드라이버
44: 제2드라이버
150, 200, 300, 400, 및 500: 전자 장치

Claims (25)

  1. 초기화 동작시 외부로부터 공급된 제1전압을 제1플레이트로 공급하기 위한 제1패드;
    상기 초기화 동작시 상기 외부로부터 공급된 제2전압을 제2플레이트로 공급하기 위한 제2패드;
    게이트, 드레인, 및 상기 제1플레이트에 접속된 소스를 포함하는 제1트랜지스터;
    비트 라인과 상기 제1트랜지스터의 상기 드레인 사이에 접속된 제1메모리 저항;
    게이트, 드레인, 및 상기 제2플레이트에 접속된 소스를 포함하는 제2트랜지스터; 및
    상기 비트 라인과 상기 제2트랜지스터의 상기 드레인 사이에 접속된 제2메모리 저항을 포함하는 저항성 메모리 장치.
  2. 제1항에 있어서, 상기 저항성 메모리 장치는,
    상기 제1플레이트에 접속되고 제1제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있는 제1드라이버; 및
    상기 제2플레이트에 접속되고 제2제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있는 제2드라이버를 더 포함하는 저항성 메모리 장치.
  3. 제2항에 있어서,
    상기 초기화 동작시 상기 제1드라이버와 상기 제2드라이버 각각은 디스에이블되고,
    정상 동작시 상기 제1드라이버와 상기 제2드라이버 각각은 동일한 전압을 상기 제1플레이트와 상기 제2플레이트 각각으로 공급하는 저항성 메모리 장치.
  4. 제1항에 있어서, 상기 저항성 메모리 장치는,
    제3전압을 발생하기 위한 드라이버; 및
    선택 신호에 응답하여 상기 드라이버로부터 출력된 상기 제3전압을 상기 제1플레이트 또는 상기 제2플레이트로 공급하기 위한 스위치 회로를 더 포함하는 저항성 메모리 장치.
  5. 제4항에 있어서,
    상기 초기화 동작시 상기 드라이버는 디스에이블되고,
    정상 동작시 상기 드라이버는 인에이블되는 저항성 메모리 장치.
  6. 제1항에 있어서, 상기 저항성 메모리 장치는,
    상기 비트 라인과 상기 제1플레이트 사이에 접속된 제3트랜지스터; 및
    상기 비트 라인과 상기 제2플레이트 사이에 접속된 제4트랜지스터를 더 포함하는 저항성 메모리 장치.
  7. 제6항에 있어서,
    상기 초기화 동작 시 상기 제4트랜지스터가 턴-온 된 동안에 상기 제1트랜지스터가 턴-온 되거나 또는 상기 제3트랜지스터가 턴-온 된 동안에 상기 제3트랜지스터가 턴-온 되는 저항성 메모리 장치.
  8. 제1항에 있어서,
    상기 초기화 동작 시 상기 제1트랜지스터와 상기 제2트랜지스터는 상기 제1메모리 저항, 상기 비트 라인, 및 상기 제2메모리 저항을 통하여 직렬로 접속되는 저항성 메모리 장치.
  9. 제1항에 있어서,
    상기 비트 라인, 상기 제1플레이트, 및 상기 제2플레이트는 서로 평행한 저항성 메모리 장치.
  10. 저항성 메모리 장치; 및
    상기 저항성 메모리 장치의 동작을 제어할 수 있는 제어 장치를 포함하며,
    상기 저항성 메모리 장치는,
    초기화 동작시 외부로부터 공급된 제1전압을 제1플레이트로 공급하기 위한 제1패드;
    상기 초기와 동작시 상기 외부로부터 공급된 제2전압을 제2플레이트로 공급하기 위한 제2패드;
    게이트, 드레인, 및 상기 제1플레이트에 접속된 소스를 포함하는 제1트랜지스터;
    비트 라인과 상기 제1트랜지스터의 상기 드레인 사이에 접속된 제1메모리 저항;
    게이트, 드레인, 및 상기 제2플레이트에 접속된 소스를 포함하는 제2트랜지스터; 및
    상기 비트 라인과 상기 제2트랜지스터의 상기 드레인 사이에 접속된 제2메모리 저항을 포함하는 전자 장치.
  11. 제10항에 있어서, 상기 저항성 메모리 장치는,
    상기 제1플레이트에 접속되고 제1제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있는 제1드라이버; 및
    상기 제2플레이트에 접속되고 제2제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있는 제2드라이버를 더 포함하는 전자 장치.
  12. 제10항에 있어서, 상기 저항성 메모리 장치는,
    제3전압을 발생하기 위한 드라이버; 및
    선택 신호에 응답하여 상기 드라이버로부터 출력된 상기 제3전압을 상기 제1플레이트 또는 상기 제2플레이트로 공급하기 위한 스위치 회로를 더 포함하는 전자 장치.
  13. 제10항에 있어서, 상기 저항성 메모리 장치는,
    상기 비트 라인과 상기 제1플레이트 사이에 접속된 제3트랜지스터; 및
    상기 비트 라인과 상기 제2플레이트 사이에 접속된 제4트랜지스터를 더 포함하는 전자 장치.
  14. 제10항에 있어서,
    상기 제1메모리 저항과 상기 제2메모리 저항은 고저항 상태 또는 저저항 상태에서 상보적인 데이터를 출력하는 전자 장치.
  15. 카드 인터페이스; 및
    상기 카드 인터페이스와 상기 제1항에 기재된 저항성 메모리 장치 사이에서 데이터 교환을 제어하는 메모리 컨트롤러를 포함하는 메모리 카드.
  16. 제15항에 있어서, 상기 메모리 카드는,
    상기 비트 라인과 상기 제1플레이트 사이에 접속된 제3트랜지스터; 및
    상기 비트 라인과 상기 제2플레이트 사이에 접속된 제4트랜지스터를 더 포함하는 메모리 카드.
  17. 각각이 서로 전기적으로 접속되고 서로 적층된 다수개의 저항성 메모리 장치들을 포함하는 3차원 메모리 장치에 있어서,
    상기 다수개의 저항성 메모리 장치들 중에서 적어도 하나는,
    초기화 동작 시 외부로부터 공급된 제1전압을 제1플레이트로 공급하기 위한 제1패드;
    상기 초기와 동작 시 상기 외부로부터 공급된 제2전압을 제2플레이트로 공급하기 위한 제2패드;
    게이트, 드레인, 및 상기 제1플레이트에 접속된 소스를 포함하는 제1트랜지스터;
    비트 라인과 상기 제1트랜지스터의 상기 드레인 사이에 접속된 제1메모리 저항;
    게이트, 드레인, 및 상기 제2플레이트에 접속된 소스를 포함하는 제2트랜지스터; 및
    상기 비트 라인과 상기 제2트랜지스터의 상기 드레인 사이에 접속된 제2메모리 저항을 포함하는 3차원 메모리 장치.
  18. 제17항에 있어서, 상기 다수개의 저항성 메모리 장치들 중에서 적어도 하나는,
    상기 제1플레이트에 접속되고 제1제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있는 제1드라이버; 및
    상기 제2플레이트에 접속되고 제2제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있는 제2드라이버를 더 포함하는 3차원 메모리 장치.
  19. 제17항에 있어서, 상기 다수개의 저항성 메모리 장치들 중에서 적어도 하나는,
    제3전압을 발생하기 위한 드라이버; 및
    선택 신호에 응답하여 상기 드라이버로부터 출력된 상기 제3전압을 상기 제1플레이트 또는 상기 제2플레이트로 공급하기 위한 스위치 회로를 더 포함하는 3차원 메모리 장치.
  20. 제17항에 있어서, 상기 다수개의 저항성 메모리 장치들 중에서 적어도 하나는,
    상기 비트 라인과 상기 제1플레이트 사이에 접속된 제3트랜지스터; 및
    상기 비트 라인과 상기 제2플레이트 사이에 접속된 제4트랜지스터를 더 포함하는 3차원 메모리 장치.
  21. 제1플레이트에 접속된 제1저항성 메모리 셀과 제2플레이트에 접속된 제2저항성 메모리 셀을 비트 라인을 이용하여 직렬로 접속하는 단계; 및
    상기 제1플레이트로 공급되는 제1전압과 상기 제2플레이트로 공급되는 제2전압을 이용하여 상기 제1저항성 메모리 셀과 상기 제2저항성 메모리 셀을 직렬로 초기화하는 단계를 포함하는 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법.
  22. 제21항에 있어서, 상기 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법은,
    상기 비트 라인을 이용하여 직렬로 접속하기 이전에 감지 증폭기 및 입출력 회로와 상기 비트 라인을 분리하는 단계를 더 포함하는 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법.
  23. 제21항에 있어서, 상기 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법은,
    상기 비트 라인을 이용하여 직렬로 접속하기 이전에 상기 제1플레이트에 접속된 제1드라이버와 상기 제2플레이트에 접속된 제2드라이버를 디스에이블시키는 단계를 더 포함하는 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법.
  24. 제21항에 있어서,
    상기 제1전압과 상기 제2전압 각각은 상기 저항성 메모리 장치의 외부로부터 공급되는 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법.
  25. 제1플레이트에 접속된 제1패드로 외부로부터 입력된 제1전압을 공급하는 동시에 제2플레이트에 접속된 제2패드로 상기 외부로부터 입력된 제2전압을 공급하는 단계;
    비트 라인과 상기 제2플레이트 사이에 접속된 제2트랜지스터를 이용하여 상기 비트 라인과 상기 제1플레이트 사이에 접속된 다수개의 저항성 메모리 셀들을 순차적으로 초기화하는 단계; 및
    상기 비트 라인과 상기 제1플레이트 사이에 접속된 제1트랜지스터를 이용하여 상기 비트 라인과 상기 제2플레이트 사이에 접속된 다수개의 저항성 메모리 셀들을 순차적으로 초기화하는 단계를 포함하는 저항성 메모리 장치의 저항성 메모리 셀의 초기화 방법.
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