TWI531031B - 電阻性記憶體裝置，初始化方法，及包含該電阻性記憶體裝置之電子裝置 - Google Patents

電阻性記憶體裝置，初始化方法，及包含該電阻性記憶體裝置之電子裝置 Download PDF

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Description

電阻性記憶體裝置，初始化方法，及包含該電阻性記憶體裝置之電子裝置
本發明概念之實施例係關於電阻性記憶體裝置，且更特定言之係關於一種在不影響一正常路徑之情況下使用至少一初始化路徑初始化一電阻性記憶體單元之電阻性記憶體裝置。本發明概念之實施例亦係關於用於電阻性記憶體裝置及包含電阻性記憶體裝置之電子裝置之初始化方法。
本申請案根據35 U.S.C. § 119(a)規定主張2010年10月26日申請之韓國專利申請案第10-2010-0104553號之優先權，該案之標的以引用的方式併入本文中。
一電阻性記憶體單元(一「記憶體電阻器」)內的一電阻器元件之電阻可根據供應至該記憶體電阻器之一電壓或電流而異。使用此電阻可變性，一電阻性記憶體單元可經調適以儲存與不同記憶體電阻器狀態相關之資訊。相變隨機存取記憶體(PRAM)使用一或多種成分相變材料及電壓/電流之特定應用以定義兩個或多個電阻狀態，其中各電阻狀態指示一對應所儲存之資料值。
磁阻隨機存取記憶體(MRAM)使用一磁釘扎層之磁自旋方向與一磁自由層之磁自旋方向之間的一差異以定義一對準狀態或一非對準狀態。此等不同的磁感應電阻狀態可能與各自資料值相關。
氧化物半導體(諸如，氧化鎳(NIO)半導體)類似定義與形成於該氧化物內部的一薄細絲有關之電阻差異，及導電橋隨機存取記憶體(CBRAM)定義與一離子積累有關之電阻差異。
在前述記憶體技術之各者中，可將一特定記憶體單元變化地放置於許多可能狀態(例如，一設定狀態、重設狀態、程式狀態、擦除狀態等)之一者中。對應記憶體系統操作(例如，一程式操作、擦除操作、寫入操作等)係用於產生將該電阻性記憶體單元放置於所需狀態中所需之電壓/電流條件。如按照慣例理解，可將許多電阻性記憶體單元放置於一所謂的「初始化狀態」中。在二元電阻性記憶體單元之背景下，該初始化狀態為不同於用於儲存資料之高電阻狀態或一低電阻狀態之一第三種類型的狀態。
例如，細絲類型電阻性隨機存取記憶體(RRAM)根據將一細絲放置於一氧化物內改變記憶體單元電阻。為初始化該細絲類型RRAM以供使用，該細絲必須在製作之後首先形成於該氧化物內。為完成這一點，在該RRAM上實行一初始化操作(或一「形成」)。然而，如自製造商所提供，且在記憶體單元形成之前，該RRAM中的記憶體單元之電阻遠大於其後用於指示一特定資料狀態之高電阻狀態。因此，在實行形成或初始化操作之前，電阻性記憶體單元將處於一初始化狀態且將展現對應操作特性。因此，在傳遞包含電阻性記憶體單元之一記憶體系統之前，必定發生一或多個初始化操作之實行。
前述實例(PRAM、MRAM、RRAM、CBRAM)即為該等實例。熟習此項技術者應理解，電阻性記憶體之領域中的相當多的研究正在進行中，且極有可能的是，在不久的將來，其他類型的電阻性記憶體將出現。然而，儘管電阻性記憶體將藉由結構及操作原理而改變之事實，然初始化將保持為所需程序之一必要部分以提供一工作電阻性記憶體系統。
在此情況下，應進一步注意，一電阻性記憶體之初始化通常需要遠大於在一程式或寫入操作期間所使用之電壓/電流(例如，約1 V)之一電壓/電流(例如，約3 V)。由於在遞交客戶之前，初始化在電阻性記憶體之一測試相位期間通常僅被執行一次，故此唯一初始化操作需求尤其在一設計觀點方面為累贅的。除了使用一更大「初始化電壓」外(相較於一程式電壓)，初始化操作在遠大於一正常程式化時間週期之一時間週期內將該初始化電壓施加至電阻性記憶體單元。在組合中，藉由一次性實行、但必要的初始化操作所單一驅動之此等操作需求趨於強制成分電阻性記憶體之一超標設計且以另外的方式消耗記憶體系統資源，包括硬體及軟體兩者。
在一實施例中，本發明概念提供一種電阻性記憶體裝置，其包括：一記憶體單元陣列，其根據複數個字線及複數個位元線配置電阻性記憶體單元，其中一第一群組電阻性記憶體單元連接於該複數個位元線與一第一板之間且一第二群組電阻性記憶體單元連接於該複數個位元線及一第二板之間；一第一初始化襯墊，其在一初始化操作期間自在該電阻性記憶體裝置之外的一初始化裝置接收一第一初始化電壓且將該第一初始化電壓提供至該第一板；及一第二初始化襯墊，其在該初始化操作期間自該初始化裝置接收一第二初始化電壓且將該第二初始化電壓提供至該第二板，其中將該第一初始化電壓及該第二初始化電壓分別施加至與該等電阻性記憶體單元之一正常操作相關聯之一正常路徑外的該第一板及第二板。
在另一實施例中，本發明概念提供一種電子裝置，該電子裝置包括：一電阻性記憶體裝置；及控制該電阻性記憶體裝置之操作之一處理器。該電阻性記憶體裝置包括：一記憶體單元陣列，其根據複數個字線及複數個位元線配置一電阻性記憶體單元，其中一第一群組電阻性記憶體單元連接於該複數個位元線與一第一板之間且一第二群組電阻性記憶體單元連接於該複數個位元線及一第二板之間；一第一初始化襯墊，其在一初始化操作期間自在該電阻性記憶體裝置之外的一初始化裝置接收一第一初始化電壓且將該第一初始化電壓提供至該第一板；及一第二初始化襯墊，其在該初始化操作期間自該初始化裝置接收一第二初始化電壓且將該第二初始化電壓提供至該第二板，其中將該第一初始化電壓及該第二初始化電壓分別施加至與該等電阻性記憶體單元之一正常操作相關聯之一正常路徑外的該第一板及第二板。
在另一實施例中，本發明概念提供一種記憶體卡，該記憶體卡包括：一電阻性記憶體裝置、一卡介面及控制該卡介面與該電阻性記憶體裝置之間的資料交換之一記憶體控制器。該電阻性記憶體裝置包括：一記憶體單元陣列，其根據複數個字線及複數個位元線配置電阻性記憶體單元，其中一第一群組電阻性記憶體單元連接於該複數個位元線與一第一板之間且一第二群組電阻性記憶體單元連接於該複數個位元線及一第二板之間；一第一初始化襯墊，其在一初始化操作期間自在該電阻性記憶體裝置之外的一初始化裝置接收一第一初始化電壓且將該第一初始化電壓提供至該第一板；及一第二初始化襯墊，其在該初始化操作期間自該初始化裝置接收一第二初始化電壓且將該第二初始化電壓提供至該第二板，其中將該第一初始化電壓及該第二初始化電壓分別施加至與該等電阻性記憶體單元之一正常操作相關聯之一正常路徑外的該第一板及第二板。
在另一實施例中，本發明概念提供一種三維記憶體裝置，該三維記憶體裝置包含電性互連之複數個電阻性記憶體裝置。該複數個電阻性記憶體裝置之至少一者包括：一記憶體單元陣列，其根據複數個字線及複數個位元線配置電阻性記憶體單元，其中一第一群組電阻性記憶體單元連接於該複數個位元線與一第一板之間且一第二群組電阻性記憶體單元連接於該複數個位元線及一第二板之間；一第一初始化襯墊，其在一初始化操作期間自在該電阻性記憶體裝置之外的一初始化裝置接收一第一初始化電壓且將該第一初始化電壓提供至該第一板；及一第二初始化襯墊，其在該初始化操作期間自該初始化裝置接收一第二初始化電壓且將該第二初始化電壓提供至該第二板，其中將該第一初始化電壓及該第二初始化電壓分別施加至與該等電阻性記憶體單元之一正常操作相關聯之一正常路徑外的該第一板及第二板。
在另一實施例中，本發明概念提供一種對一電阻性記憶體裝置之一記憶體單元陣列中的電阻性記憶體單元初始化之方法，其中一第一群組電阻性記憶體單元連接於複數個位元線與一第一板之間且一第二群組電阻性記憶體單元連接於該複數個位元線及一第二板之間，且該等電阻性記憶體單元係經組態使得寫入資料在一正常操作期間被寫入至該等電阻性記憶體單元之至少一者，該方法包括：將一初始化裝置連接至該電阻性記憶體裝置，且藉由以下在該初始化裝置之控制下實行一初始化操作：使用該初始化裝置產生一第一初始化電壓及一第二初始化電壓，且將該第一初始化電壓施加至在正常操作期間所使用之一正常路徑外的該第一板且將該第二初始化電壓施加至在正常操作期間所使用之一正常路徑外的該第二板以將該寫入資料寫入至該等電阻性記憶體單元之至少一者。
本發明概念之此等態樣及優點及/或其他態樣及優點將自實施例之以下描述，結合隨附圖式將變得顯而易見且更容易瞭解。
現參考繪示於隨附圖式中的本發明概念之某些實施例。在整個所寫描述及圖式中，相同參考數字及標記係用於表示相同或類似元件。應注意，本發明概念可以各種方式體現且不限於僅所繪示之實施例。
圖1係繪示連接至一初始化裝置之根據本發明概念之一實施例之一電阻性記憶體裝置之一方塊系統圖。圖2係進一步繪示圖1中所展示之根據本發明概念之一實施例之記憶體單元陣列之一電路圖。參考圖1，展示與一初始化裝置100連接成一系統之一電阻性記憶體裝置1。在某些實施例中，該初始化裝置100可為用於實行其他類型的測試操作之一測試器，該等測試操作按照慣例用於在遞送至一客戶之前確保一記憶體裝置之效能。熟習此項技術者熟悉對配置於(例如)該電阻性記憶體裝置1之記憶體單元陣列10中的更大量電阻性記憶體單元例行性執行之一系列測試。因此，在本發明之某些實施例中，一初始化操作將執行為其他測試操作之一部分，其藉由使用併入電路及用以充當該初始化裝置100所需之相關控制軟體之一般測試器而更容易。
在初始化操作期間，該初始化裝置100將初始化電壓V1及V2分別施加至對應初始化襯墊PAD1及PAD2，同時亦將控制信號供應至與該電阻性記憶體裝置1相關聯之控制邏輯22。以此方式，藉由該等初始化電壓V1及V2及控制信號控制實行該初始化操作所需之電阻性記憶體裝置組件(例如，控制邏輯22、列解碼器24、行解碼器26、輸入/輸出(I/O)及感測放大器(SA)電路28、輸入驅動器(Din)、輸出驅動器(Dout)等)之一操作。
如按照慣例將瞭解，該記憶體單元陣列10包含複數個位元線BL1至BLm、複數個字線WL1至WL2n及複數個電阻性記憶體單元(MC)。在本發明概念之某些實施例中，該複數個電阻性記憶體單元之各者包含一電晶體及一記憶體電阻器。此處，術語「記憶體電阻器」表示一元件，其可指示性地儲存如藉由施加由該電阻性記憶體裝置1之組件提供之(若干)電壓/電流信號而定義之根據複數個電阻狀態之資訊。
如圖2中的相關部分所展示，一第一群組電阻性記憶體單元中的各電阻性記憶體單元電晶體之源極連接至一第一板或網20，且各電阻性記憶體單元電晶體之閘極分別連接至一第一群組之字線WL1至WLn之一者。該第一群組中的電阻性記憶體單元之各記憶體電阻器連接於該等位元線BL1至BLm之一者與一對應記憶體單元電晶體之汲極之間。
該第一初始化襯墊PAD1連同一第一驅動器42連接至該第一板20。在初始化操作期間，該初始化裝置100透過該第一初始化襯墊PAD1將該第一初始化電壓V1供應至該第一板20。在本發明概念之某些實施例中，該第一板20可與該複數個位元線BL1至BLm並聯配置。在本發明概念之其他實施例中，該第一板20可垂直於該複數個位元線BL1至BLm而配置。
一第二群組電阻性記憶體單元中的各電阻性記憶體單元電晶體之源極連接至一第二板或一網30且該第二群組中的各電阻性記憶體單元電晶體之閘極分別連接至該第二群組之字線WLn+1至WL2n之一者。該第二群組中的電阻性記憶體單元之各記憶體電阻器連接於該等位元線BL1至BLm之一者與一對應電阻性記憶體單元電晶體之汲極之間。
一第二初始化襯墊PAD2連同一第二驅動器44連接至該第二板30。在初始化操作期間，該初始化裝置100可透過該第二初始化襯墊PAD2將一第二初始化電壓V2供應至該第二板30。該第一板20及該第二板30為可類似使用之許多不同類型(配置)之導體之現成實例。如同該第一板，該第二板30可取決於一整體記憶體陣列設計而與該等位元線BL1至BLm並聯配置或垂直於該等位元線BL1至BLm配置。
在初始化操作期間，該控制邏輯22控制該列解碼器24及該行解碼器26之操作，以及第一驅動器42及第二驅動器44之操作，雖然該控制邏輯22之整體功能性在初始化操作期間將經受該初始化裝置100之控制。在初始化操作期間，該列解碼器24將解碼由該控制邏輯22提供之列地址且根據一解碼結果產生至該複數個字線WL1至WLn之一或多者之字線驅動電壓(或引起字線驅動電壓之產生)。以一類似方式，該行解碼器26解碼由該控制邏輯22提供之行地址且根據一解碼結果產生選擇該複數個位元線BL1至BLm之至少一者之一選擇信號。該感測放大器及輸入/輸出電路28回應於該選擇信號而感測且放大透過至少一位元線輸出之一信號且將該信號之一放大版本提供至輸出驅動器Dout。此外，該感測放大器及輸入/輸出電路28可回應於該選擇信號而接收且傳送經由輸入驅動器Din輸入至該至少一位元線之一信號。如按照慣例所理解，該輸入驅動器Din可用於將輸入資料傳送至連接至該感測放大器及輸入/輸出電路28之一資料匯流排，且該輸出驅動器Dout可用於將來自該感測放大器及輸入/輸出電路28之輸出資料傳送返回至該資料匯流排。
圖3係進一步繪示根據本發明概念之另一實施例之圖1中所展示之記憶體單元陣列之一電路圖。此時，在一正常操作期間啟用一驅動器42。在此背景中，術語「正常操作」指示用於程式化/寫入、讀取、調節、更新及/或擦除該記憶體單元陣列10中的一或多個電阻性記憶體單元之任一群組或多群組操作。在一正常操作期間，該第一驅動器42可用於產生與正在進行的正常操作相關聯之一或多個「正常電壓」。一開關電路43可用於根據一選擇信號SEL將由該驅動器42在正常操作期間所產生之正常電壓選擇性地施加至該第一板20或第二板30。
在一初始化操作期間，該驅動器42在如由該初始化裝置100所引導之該控制邏輯22之控制下變為停用。接著，可透過該第一初始化襯墊PAD1將由該初始化裝置100提供之第一初始化電壓V1供應至該第一板20，且可透過該第二初始化襯墊PAD2將由該初始化裝置100提供之第二初始化電壓V2供應至該第二板30。
圖4係進一步繪示初始化一電阻性記憶體單元之一方法之一概念圖。圖4之標繪圖展示對應於電阻性記憶體單元之各者之不同電阻性狀態(R)之一數量或電壓分佈。圖2及圖3中所繪示之電阻性記憶體單元之記憶體電阻器根據不同的各自電阻性狀態(例如，用於一高電阻狀態之RRESET及用於一低電阻狀態之電阻RSET)指示不同資料狀態。例如，一正常程式化/寫入操作可用於將二元(例如，一位元)電阻性記憶體單元之電阻性狀態自高電阻狀態(RRESET)改變至低電阻狀態(RSET)，或根據施加至該第一板20或該第二板30及一或多個位元線之正常電壓自低電阻狀態(RSET)改變至高電阻狀態(RRESET)。
如圖4中所展示，例示性、二元電阻性記憶體單元之記憶體電阻器或者可處於一初始化狀態(RForming)，該初始化狀態通常大於在正常操作期間所使用之高(或最高)電阻狀態(例如，RRESET)。如上所述，此電阻性記憶體單元條件在其進行最後測試、調節及準備併入一客戶產品中之前通常與一最近製作之電阻性記憶體相關聯。在被併入之前，該電阻性記憶體裝置必須藉由通過實行初始化操作將一或多個電阻性記憶體單元之電阻自該初始化狀態(RForming)改變至高電阻狀態(RRESET)或低電阻狀態(RSET)而準備正常操作。又如上文所述，該初始化操作通常包含將相對較高之電壓/電流施加至該等目標電阻性記憶體單元之記憶體電阻器。此外，該初始化操作通常需要調節(或改良)一電阻性記憶體單元之分佈之一或多者。例如，此為通常與PRAM相關聯之一程序且有時稱為一「點火操作」。
由於用於該電阻性記憶體裝置1之初始化操作僅實行一次，故其應可在不影響與該等電阻性記憶體單元之各者相關聯之一正常路徑之情況下實行。在此背景中，術語「正常路徑」係指若干信號線及若干連接組件之一集合，一正常操作(例如，一程式化/寫入操作)透過該集合造成一電阻性記憶體單元之電阻性狀態之一改變。因此，圖1之電阻性記憶體裝置1包含連接至該第一板20之第一初始化襯墊PAD1及連接至該第二板30之第二初始化襯墊PAD2，藉此(及透過其等)在不影響分別與該等成分電阻性記憶體單元之各者相關聯之正常路徑之情況下實行初始化操作。
圖5係進一步繪示根據本發明概念之一實施例初始化一電阻性記憶體單元之一方法之一電路圖。參考圖2及圖5，可如下實行初始化電阻性記憶體單元之一方法。在初始化操作期間，回應於來自該初始化裝置100之控制信號，在該控制邏輯22之控制下(例如，使用由該控制邏輯22提供之足夠控制信號)停用(即，斷開)各第一驅動器42及第二驅動器44。此外，回應於一選擇信號(例如，一邏輯「低」選擇信號)而斷開連接於該感測放大器及I/O電路28與一第一位元線BL1之間的一選擇開關40以便不影響各自記憶體單元MC1至MC2n之正常路徑。在本發明概念之某些實施例中，該選擇開關40可包含於該感測放大器及I/O電路28中。
透過該第一初始化襯墊PAD1將由該初始化裝置100提供之第一初始化電壓V1供應至該第一板20，且透過該第二初始化襯墊PAD2將由該初始化裝置100提供之第二初始化電壓V2供應至該第二板30。
當將一邏輯「高」字線驅動電壓供應至一第一字線WL1及一第(n+1)字線WLn+1，且該第一初始化電壓V1大於該第二初始化電壓V2時，在(例如)該第一初始化襯墊PAD1、該第一板20、連接至該第一位元線BL1之一第一電阻性記憶體單元MC1、亦連接至該第一位元線BL1之一第(n+1)電阻性記憶體單元MCn+1、該第二板30與該第二初始化襯墊PAD2之間形成一第一初始化路徑(為一電壓及/或一電流路徑)。因此，透過該第一位元線BL1共同串聯連接之該第一電阻性記憶體單元MC1及該第(n+1)電阻性記憶體單元MCn+1可根據該第一初始化電壓V1與該第二初始化電壓V2之間的一電壓差異串聯初始化。
或者，當將一高字線驅動電壓供應至該第一字線WL1及該第(n+1)字線WLn+1，且該第二初始化電壓V2大於該第一初始化電壓V1時，在(例如)該第二初始化襯墊PAD2、該第二板30、連接至該第一位元線BL1之該第(n+1)電阻性記憶體單元MCn+1、亦連接至該第一位元線BL1之該第一電阻性記憶體單元MC1、該第一板20與該第一初始化襯墊PAD1之間形成一第二初始化路徑。因此，透過該第一位元線BL1共同串聯連接之該第(n+1)電阻性記憶體單元MCn+1及該第一電阻性記憶體單元MC1可根據該第二初始化電壓V2與該第一初始化電壓V1之間的一電壓差異串聯初始化。
如圖5中所繪示，由於在初始化操作期間斷開該第一驅動器42及該第二驅動器44，以及該選擇開關40，故在正常電阻性記憶體系統操作期間所使用之正常路徑之外形成一初始化路徑。在此背景中，片語「正常路徑之外」意謂在初始化操作期間至少部分地接收初始化電壓之一或多個位元線藉由選擇開關40而自該感測放大器及I/O電路28切斷(電性隔離)。因為該初始化路徑為「在該正常路徑之外」，故施加至該第一板20及/或第二板30之初始化電壓之來源僅為該初始化裝置100。無需使用該電阻性記憶體裝置1上之電壓產生器。
以類似方式，可以一串聯方式初始化連接至該第一板20之該第一群組中的任意記憶體單元或連接至該第二板30之該第二群組中的任意記憶體單元。例如，可串聯初始化一第二電阻性記憶體單元MC2及一第(n+2)電阻性記憶體單元MCn+2，且可串聯初始化一第n電阻性記憶體單元MCn及一第2n電阻性記憶體單元MC2n。
圖6係進一步繪示根據本發明概念之另一實施例初始化一電阻性記憶體單元之一方法之一電路圖。除了連接該第一板20與該第一位元線BL1之各自第一電晶體TR1及連接該第二板30與該第一位元線BL1之各自第二電晶體TR2之外，圖6之電路圖相同於圖5之電路圖。
以此組態且在初始化操作期間，可以一互補方式操作該第一電晶體TR1及第二電晶體TR2，使得一第一電晶體TR1用施加至該第一板20之第一初始化電壓V1對該第一位元線BL1預先充電，或一第二電晶體TR2用施加至該第二板30之第二初始化電壓V2對該第一位元線BL1預先充電。該第一電晶體T1及第二電晶體T2亦可結合該第一驅動器42及第二驅動器44使用以在一正常操作期間對一經選擇之位元線預先充電。
假定該第一初始化電壓V1大於該第二初始化電壓V2，當將一高字線驅動電壓連續供應至該複數個字線WL1至WLn之各者，同時將一高第二預先充電電壓(PRET)供應至一NMOS電晶體TR2且將一低第一預先充電電壓(PREC)供應至一NMOS電晶體TR1時，在該第一初始化襯墊PAD1與該第二初始化襯墊PAD2之間產生一初始化路徑且可依序初始化連續連接至該初始化路徑之各電阻性記憶體單元MC1至MCn之記憶體電阻器。
或者，假定該第二初始化電壓V2大於該第一初始化電壓V1，當將一高字線驅動電壓供應至該複數個字線WLn+1至WL2n之各者，同時將一低第二預先充電電壓(PRET)供應至該NMOS電晶體TR2且將一高第一預先充電電壓PREC供應至該NMOS電晶體TR1時，在該第一初始化襯墊PAD1與該第二初始化襯墊PAD2之間產生該初始化路徑且可依序初始化連續連接至該初始化路徑之各電阻性記憶體單元MCn+1至MC2n之記憶體電阻器。
然而，上述電阻性記憶體單元初始化方法無需使用與正常操作相關聯之正常路徑。無需使用或提供附加記憶體裝置之電壓產生器，且在初始化操作期間，該感測放大器及I/O電路未連接至該記憶體單元陣列。
圖7係進一步繪示根據本發明概念之又一實施例之初始化一電阻性記憶體單元之一方法之一電路圖。參考圖7，當在一初始化操作期間，將由該初始化裝置100直接提供之該第一初始化電壓V1及該第二初始化電壓V2分別供應至該第一初始化襯墊PAD1及該第二初始化襯墊PAD2時，斷開該第一驅動器42及第二驅動器44以及該選擇開關40之各者。
如圖7中所繪示，可在該電阻性記憶體單元陣列10中隨意定義在初始化電阻性記憶體單元期間所使用之電壓/電流之供應方向(任意為+或-)。在圖7中，連接至該第一板20之第一群組電阻性記憶體單元相對於連接至該第二板30之第二群組電阻性記憶體單元展示為相對供應方向。
此外，可使用用於初始化電壓/電流之一特定供應方向以將接收初始化電壓/電流之成分記憶體單元之電阻性狀態自初始化狀態(RForming)移動至一重設狀態(RRESET)或一設定狀態(RSET)之任一者。在圖7之所繪示之實例中，該第一群組電阻性記憶體單元MC1至MCn為RESET/SET，其相對於該第二群組電阻性記憶體單元MCn+1至MC2n之(SET/RESET)。
在此情況中，指示第一電阻性記憶體單元MC1之一記憶體電阻器之資料與指示電阻性記憶體單元MCn+1之一記憶體電阻器之資料彼此呈互補關係。即，當第(n+1)電阻性記憶體單元MCn+1對一同樣的二元程式資料「0」執行一重設操作(例如，指示一重設狀態)時，第一電阻性記憶體單元MC1執行一設定操作(例如，指示一設定狀態)。反之，當該第(n+1)電阻性記憶體單元MCn+1對一同樣的二元程式資料「1」執行一設定操作(例如，指示一設定狀態)時，該第一電阻性記憶體單元MC1執行一重設操作(例如，指示一重設狀態)。
因此，在一資料讀取操作期間，當讀取或判定一重設狀態時，可判定資料「0」係儲存於一第(n+1)電阻性記憶體單元MCn+1中及資料「1」係儲存於一第一電阻性記憶體單元MC1中。反之，當讀取或判定一設定狀態時，可判定資料「1」係儲存於該第(n+1)電阻性記憶體單元MCn+1中及資料「0」係儲存於該第一電阻性記憶體單元MC1中。因此，如圖7中所繪示，當連接於該第一位元線BL1與該第一板20之間的一第一群組之各電阻性記憶體單元操作為一真實單元及一互補單元之一者時，連接於該第一位元線BL1與該第二板30之間的一第二群組之電阻性記憶體單元之各者可操作為該真實單元及該互補單元之另一者。
如圖7中所繪示，根據供應至該第一初始化襯墊PAD1之第一初始化電壓V1是否大於供應至該第二初始化襯墊PAD2之第二初始化電壓V2，可判定連接於該第一位元線BL1與該第一板20之間的該第一群組之各電阻性記憶體單元之一初始化電壓供應方向及連接於該第一位元線BL1與該第二板30之間的該第二群組之各電阻性記憶體單元之一初始化電壓供應方向。
圖8係繪示根據本發明概念之一實施例之可使用正常路徑(或內部)執行一初始化操作之一電阻性記憶體裝置之一圖。除了包含於圖8中繪示之電阻性記憶體裝置1'中的一記憶體單元陣列10連接至一板21或一共同源極線外，圖1之電阻性記憶體裝置1之架構及操作與圖8之一電阻性記憶體裝置1'大體上相同。
圖9係進一步繪示使用圖8中所繪示之電阻性記憶體裝置之正常路徑而執行之一寫入操作之一電路圖。圖10係進一步繪示藉由使用圖8中所繪示之電阻性記憶體裝置之正常路徑而執行之一初始化操作之一類似電路圖。圖11係繪示關於圖9及圖10中所描述之在操作期間供應至一源極線及一位元線之各者之電壓之一波形圖。
一同參考圖8至圖11，在一正常操作期間，回應於一高選擇信號而接通一選擇開關40。因此，一感測放大器及I/O電路28可在一寫入操作期間透過一位元線BL將「寫入資料」寫入/程式化至一第一電阻性記憶體單元MC1，或可透過一位元線BL自該第一電阻性記憶體裝置MC1接收「讀取資料」且可感測放大一所接收之讀取資料信號。
在圖9中所繪示之正常寫入操作期間，當供應至一位元線BL之一電壓V(BL)=GND小於供應至一共同源極線S/L之一電壓V(S/L)=VPRE且一高字線驅動電壓僅供應至一第一字線WL1時，一第一電阻性記憶體單元MC1之記憶體電阻器進入一重設狀態RESET。
然而，在正常寫入操作期間，當供應至一位元線之一電壓V(BL)=Vcc大於供應至一共同源極線S/L之一電壓V(S/L)=VPRE且一高字線驅動電壓僅供應至一第一字線WL1時，一第一電阻性記憶體單元MC1之記憶體電阻器進入一設定狀態SET。此處，GND為接地電壓，Vcc為供應至該電阻性記憶體裝置1'之一供應電壓，及VPRE為大於接地電壓GND但小於該供應電壓Vcc之電壓。在某些實施例中，VPRE可為Vcc之1/2。
當將大於該供應電壓Vcc之一電壓供應至一位元線BL時，將接地電壓GND供應至一共同源極線S/L，且將一高字線驅動電壓僅供應至一第一字線WL1時，初始化一第一電阻性記憶體單元MC1之記憶體電阻器。
如參考圖8至圖11所解釋，該電阻性記憶體裝置1'可藉由使用將一接地電壓GND供應至一共同源極線S/L之一正常路徑而初始化一電阻性記憶體單元之記憶體電阻器。
圖12展示包含圖1中所繪示之一電阻性記憶體裝置之一電子裝置之一實施例。參考圖12，可在一蜂巢式電話、一智慧型電話、平板個人電腦或如一網際網路裝置之一無線通信裝置中體現之電子裝置150包含一記憶體裝置(在下文中，圖1之1及圖8之1'統稱為1)及控制該記憶體裝置1之一操作(例如，圖8中所繪示之電阻性記憶體裝置1'之一寫入操作、一讀取操作或一初始化操作)之一處理器160。
圖12繪示包含一記憶體控制器之一功能之一處理器160，然而，在該處理器160之一控制下控制一記憶體裝置1之操作之記憶體控制器可體現於該處理器160與根據一實 例實施例之記憶體裝置1之間。因此，該處理器160或該記憶體控制器可執行控制一記憶體裝置1之一操作之一控制裝置之一功能。
儲存於該記憶體裝置1中的資料可在該處理器160或該記憶體控制器之一控制下透過一顯示器190顯示。
一無線收發器170可透過一天線ANT接收或傳輸無線信號。例如，該無線收發器170可將透過該天線ANT接收之一無線信號改變成該處理器160可處理之一信號。因此，該處理器160可處理自該無線收發器170輸出之一信號且將一經處理之信號儲存於該記憶體裝置1中或透過一顯示器190顯示該信號。此外，該無線收發器170可將自該處理器160輸出之一信號轉換成一無線信號且透過該天線ANT將一經轉換之無線信號輸出至外部。
一輸入裝置180可為輸入待藉由用於控制該處理器160之一操作或該處理器160之控制信號處理之資料之一裝置且可在一指向裝置(諸如，一觸摸襯墊及一電腦滑鼠)、一小鍵盤或一鍵盤中體現。
該處理器160可控制一顯示器190之一操作使得自一記憶體裝置1輸出之資料、自該無線收發器170輸出之一無線信號或自該輸入裝置180輸出之資料可透過該顯示器190顯示。
圖13展示包含圖1中所繪示之一電阻性記憶體裝置之一電子裝置之另一實施例。參考圖13，可在一資料處理裝置(諸如，一個人電腦(PC)、一平板PC、一膝上型電腦、一筆記型電腦、一電子閱讀器、一個人數位助理(PDA)、一可攜式多媒體播放機(PMP)、一MP3播放機或一MP4播放機)中體現之電子裝置200包含一記憶體裝置1及控制該記憶體裝置1之一操作之一處理器210。
該處理器210係經繪示為包含圖13中的一記憶體控制器之一功能，然而，記憶體控制器可體現，其可在該處理器210與根據一實例實施例之記憶體裝置1之間在該處理器210之一控制下控制該記憶體裝置1之操作。
該處理器210可根據由一輸入裝置220產生之一輸入信號透過一顯示器230顯示儲存於該記憶體裝置1中的資料。例如，該輸入裝置220可在一指向裝置(諸如，一觸摸襯墊或一電腦滑鼠)、一小鍵盤或一鍵盤中體現。
圖14展示包含圖1中所繪示之電阻性記憶體裝置之一電子裝置之又一實施例。參考圖14，可在一記憶體卡或一智慧卡中體現之電子裝置300包含一記憶體裝置1、一記憶體控制器310及一卡介面320。該記憶體控制器310可控制該記憶體裝置1與該卡介面320之間的資料交換。
根據前述實施例，該卡介面320可為一安全數位(SD)卡介面、一多媒體卡(MMC)介面、一通用串行匯流排(USB)介面或一晶片間(IC)-USB介面，然而，其不限於此。該卡介面320可根據可與該電子裝置300通信之一主機之一通信協定而在一主機與一記憶體控制器310之間介接資料交換。該介面可意謂硬體或軟體。
當該電子裝置300連接至一主機(諸如，一數位相機、一數位音訊播放器、一蜂巢式電話、控制台視訊遊戲硬體或一數位機上盒)時，該主機可透過該卡介面320及該記憶體控制器310傳輸或接收儲存於該記憶體裝置1中的資料。
圖15展示包含圖1中所繪示之電阻性記憶體裝置之一電子裝置之又一實施例。參考圖15，該電子裝置400包含一記憶體裝置1及控制處理該記憶體裝置1之操作之一資料之一處理器410。該處理器410係經繪示以包含圖15中的一記憶體控制器之一功能，然而，在該處理器410與根據一實例實施例之記憶體裝置1之間，在該處理器410之一控制下控制該記憶體裝置1之操作之記憶體控制器可體現。
該電子裝置400之一影像感測器420將一光學影像轉換成一數位信號，且一經轉換之數位信號在該處理器410之控制下儲存於一記憶體裝置1中或透過一顯示器430顯示。此外，儲存於該記憶體裝置1中的數位信號在該處理器410之控制下透過該顯示器430顯示。
圖16展示包含圖1中所繪示之電阻性記憶體裝置之一電子裝置之又一實施例。參考圖16，該電子裝置500包含一記憶體裝置1及控制該記憶體裝置1之一操作之一CPU 510。
該電子裝置500包含可用作為一CPU 510之一操作記憶體之一記憶體裝置550。該記憶體裝置550可在一非揮發性記憶體(諸如，ROM)中體現。連接至該電子裝置500之一主機可透過一記憶體介面520及一主機介面540以該記憶體裝置1傳輸或接收資料。
根據該CPU 510之一控制而操作之一錯誤校正碼(ECC)方塊530可偵測且校正包含於透過一記憶體介面520藉由該記憶體裝置1讀取之資料中的一錯誤。該CPU 510可透過一匯流排501控制一記憶體介面520、一ECC方塊530、一主機介面540及一記憶體裝置550之間的資料交換。該電子裝置500可在一通用串行匯流排(USB)記憶體驅動器或一記憶棒中體現。
圖17係繪示包含根據本發明概念之一實施例之一電阻性記憶體裝置之一三維記憶體裝置之一示意方塊圖。參考圖17，一三維記憶體裝置600包含形成於不同層上的複數個電阻性記憶體裝置1-1至1-k。
複數個電阻性記憶體裝置1-1至1-k(其中k為一自然數)可在一晶圓堆疊、一晶片堆疊或一電池堆疊中體現。若干層之間的一電連接可使用一矽穿孔(TSV)、一線接合或一凸塊。
該複數個電阻性記憶體裝置1-1至1-k之各者之架構與圖1中所繪示之電阻性記憶體裝置1之架構大體上相同。即，在一晶圓堆疊或一晶片堆疊之各電阻性記憶體裝置1-1至1-k中體現之各記憶體單元陣列10-1至10-k包含兩個板20及30，及安裝於兩個板20及30之各者中的一第一初始化襯墊PAD1及一第二初始化襯墊PAD2。
圖18係繪示包含根據本發明概念之另一實施例之一電阻性記憶體裝置之一三維記憶體裝置之一示意方塊圖。參考圖18，一三維記憶體裝置700包含形成於不同層上的複數個電阻性記憶體裝置1-1'至1-k'。
複數個電阻性記憶體裝置1-1'至1-k'(其中k為一自然數)在一電池堆疊中體現。各電阻性記憶體裝置1-1'至1-k'包含各記憶體單元陣列10-1'至10-k'。該複數個電阻性記憶體裝置1-1'至1-k'之一者(例如，一電阻性記憶體裝置1-1')具有與圖1中所繪示之電阻性記憶體裝置1大體上相同的架構。因此，在該電阻性記憶體裝置1-1'中體現之一記憶體單元陣列10-1'包含兩個板20及30，及連接至該兩個板20及30之各者之一第一初始化襯墊PAD1及一第二初始化襯墊PAD2。
除了電阻性記憶體裝置1-1'之外的其餘電阻性記憶體裝置1-2'至1-k'之各者的架構與除了各初始化襯墊PAD1或PAD2外的圖2中所繪示之一記憶體單元陣列之一架構大體上相同。
根據本發明概念之實施例之一電阻性記憶體裝置可使用一正常路徑外的一初始化路徑或一正常路徑內的一初始化路徑快速初始化一或多個電阻性記憶體單元。
儘管已展示及描述本一般發明概念之一些實施例，然熟習此項技術者將瞭解，在不脫離如由下列專利申請範圍及其等效物定義之本發明概念之範疇之情況下，可對此等實施例作改變。
1．．．電阻性記憶體裝置
1'．．．電阻性記憶體裝置
1-1．．．電阻性記憶體裝置
1-1'．．．電阻性記憶體裝置
1-2．．．電阻性記憶體裝置
1-2'．．．電阻性記憶體裝置
1-k．．．電阻性記憶體裝置
1-k'．．．電阻性記憶體裝置
10．．．記憶體單元陣列
10'．．．記憶體單元陣列
10-1．．．記憶體單元陣列
10-1'．．．記憶體單元陣列
10-2．．．記憶體單元陣列
10-2'‧‧‧記憶體單元陣列
10-k‧‧‧記憶體單元陣列
10-k'‧‧‧記憶體單元陣列
20‧‧‧第一板/網/板
21‧‧‧板
22‧‧‧控制邏輯
24‧‧‧列解碼器
26‧‧‧行解碼器
28‧‧‧感測放大器及輸入/輸出電路
30‧‧‧第二板/網/板
40‧‧‧選擇開關
42‧‧‧第一驅動器
43‧‧‧開關電路
44‧‧‧第二驅動器
100‧‧‧初始化裝置
150‧‧‧電子裝置
160‧‧‧處理器
170‧‧‧無線收發器
180‧‧‧輸入裝置
190‧‧‧顯示器
200‧‧‧電子裝置
210‧‧‧處理器
220‧‧‧輸入裝置
230‧‧‧顯示器
300‧‧‧電子裝置
310‧‧‧記憶體控制器
320‧‧‧卡介面
400‧‧‧電子裝置
410‧‧‧處理器
420‧‧‧影像感測器
430‧‧‧顯示器
500‧‧‧電子裝置
501‧‧‧匯流排
510‧‧‧中央處理器(CPU)
520‧‧‧記憶體介面
530‧‧‧錯誤校正碼
540‧‧‧主機介面
550‧‧‧記憶體裝置
600‧‧‧三維記憶體裝置
700‧‧‧三維記憶體裝置
ANT‧‧‧天線
BL‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BLm‧‧‧位元線
Din‧‧‧輸入驅動器
Dout‧‧‧輸出驅動器
GND‧‧‧接地電壓
HOST‧‧‧主機
MC‧‧‧電阻性記憶體單元
MC1‧‧‧電阻性記憶體單元
MC2‧‧‧電阻性記憶體單元
MCn‧‧‧電阻性記憶體單元
MCn+1‧‧‧電阻性記憶體單元
MCn+2‧‧‧電阻性記憶體單元
MC2n‧‧‧電阻性記憶體單元
PAD1‧‧‧第一初始化襯墊
PAD2‧‧‧第二初始化襯墊
PREC‧‧‧高第一預先充電電壓/低第一預先充電電壓
PRET‧‧‧低第二預先充電電壓/高第二預先充電電壓
RForming‧‧‧初始化狀態
RRESET‧‧‧高電阻狀態/重設狀態
RSET‧‧‧低電阻狀態
S/L‧‧‧共同源極線
SEL‧‧‧選擇信號
TR1‧‧‧第一電晶體/NMOS電晶體
TR2‧‧‧第二電晶體/NMOS電晶體
V1‧‧‧第一初始化電壓
V2‧‧‧第二初始化電壓
V(BL)‧‧‧位元線電壓
V(S/L)‧‧‧共同源極線電壓
Vcc‧‧‧電源電壓
WL1‧‧‧字線
WL2‧‧‧字線
WLn‧‧‧字線
WLn+1‧‧‧字線
WLn+2‧‧‧字線
WL2n‧‧‧字線
圖1係繪示與一初始化裝置連接之根據本發明概念之一實施例之一電阻性記憶體裝置之一方塊系統圖。
圖2繪示圖1中所展示之一記憶體單元陣列之一可能實施例。
圖3繪示圖1中所展示之一記憶體單元陣列之另一實施例。
圖4係進一步繪示初始化一電阻性記憶體單元之一方法之一圖。
圖5係進一步繪示初始化根據本發明概念之一實施例之一電阻性記憶體單元之一方法之一電路圖。
圖6係進一步繪示初始化根據本發明概念之另一實施例之一電阻性記憶體單元之一方法之一電路圖。
圖7係進一步繪示初始化根據本發明概念之又一實施例之一電阻性記憶體單元之一方法之一電路圖。
圖8係繪示根據本發明概念之一實施例之使用一正常路徑執行一初始化操作之一電阻性記憶體裝置之一方塊圖。
圖9係繪示使用圖8中所展示之電阻性記憶體裝置之正常路徑所執行之一寫入操作之一電路圖。
圖10係繪示使用圖8中所展示之電阻性記憶體裝置之一正常路徑所執行之一初始化方法之一電路圖。
圖11係繪示供應至圖9及圖10之電路圖中的各源極線及位元線之一電壓之一波形圖。
圖12係併入諸如圖1中所展示之一者之一電阻性記憶體裝置之一電子裝置之一般方塊系統圖。
圖13係併入諸如圖1中所展示之一者之一電阻性記憶體裝置之另一電子裝置之一般方塊系統圖。
圖14係併入諸如圖1中所展示之一者之一電阻性記憶體裝置之一記憶體卡之一方塊圖。
圖15係併入諸如圖1中所展示之一者之一電阻性記憶體裝置之又一電子裝置之一般方塊系統圖。
圖16係併入諸如圖1中所展示之一者之一電阻性記憶體裝置之又一電子裝置之一般方塊系統圖。
圖17係繪示併入諸如圖1中所展示之一者之一電阻性記憶體裝置之一三維記憶體裝置之相關部分之一方塊圖。
圖18係繪示併入諸如圖1中所展示之一者之一電阻性記憶體裝置之另一三維記憶體裝置之相關部分之一方塊圖。
1‧‧‧電阻性記憶體裝置
10‧‧‧記憶體單元陣列
20‧‧‧第一板/網/板
22‧‧‧控制邏輯
24‧‧‧列解碼器
26‧‧‧行解碼器
28‧‧‧感測放大器及輸入/輸出電路
30‧‧‧第二板/網/板
42‧‧‧第一驅動器
44‧‧‧第二驅動器
100‧‧‧初始化裝置
Din‧‧‧輸入驅動器
Dout‧‧‧輸出驅動器
PAD1‧‧‧第一初始化襯墊
PAD2‧‧‧第二初始化襯墊
V1‧‧‧第一初始化電壓
V2‧‧‧第二初始化電壓

Claims (26)

  1. 一種電阻性記憶體裝置，其包含：一記憶體單元陣列，其係根據複數個字線及複數個位元線配置電阻性記憶體單元，其中一第一群組電阻性記憶體單元係連接於該等複數個位元線與一第一板之間，及一第二群組電阻性記憶體單元係連接於該等複數個位元線與一第二板之間；一第一初始化襯墊，其係在一初始化操作期間自在該電阻性記憶體裝置之外的一初始化裝置接收一第一初始化電壓，且將該第一初始化電壓提供至該第一板；一第二初始化襯墊，其係在該初始化操作期間自該初始化裝置接收一第二初始化電壓，且將該第二初始化電壓提供至該第二板，其中該第一初始化電壓及該第二初始化電壓係分別施加至與該電阻性記憶體單元之一正常操作相關聯之一正常路徑外的該第一板及該第二板。
  2. 如請求項1之電阻性記憶體裝置，其進一步包含：一第一驅動器，其係連接至該第一板且係回應於一第一控制信號而啟用/停用；及一第二驅動器，其係連接至該第二板且係回應於一第二控制信號而啟用/停用。
  3. 如請求項2之電阻性記憶體裝置，其中該第一驅動器及該第二驅動器係在該初始化操作期間停用；及該第一驅動器及該第二驅動器係在該正常操作期間啟 用，以將一相同電壓分別供應至該第一板及該第二板。
  4. 如請求項1之電阻性記憶體裝置，其進一步包含：一感測放大器及輸入/輸出(I/O)電路，其係在該正常操作期間經由該正常路徑而連接至該等複數個位元線中之至少一者，且在該初始化操作期間自該等複數個位元線中之各者及每一者斷開，使得該第一初始化電壓及該第二初始化電壓係直接且分別施加至該正常路徑外的該第一板及該第二板。
  5. 如請求項4之電阻性記憶體裝置，其進一步包含：多個選擇開關，其係分別與該等複數個位元線中之各者相關聯，以在該正常操作期間將該等複數個位元線中之該至少一者選擇性地連接至該感測放大器及I/O電路，且在該初始化操作期間自該感測放大器及I/O電路斷開該等複數個位元線中之各者及每一者。
  6. 如請求項1之電阻性記憶體裝置，其進一步包含：一驅動器，其係在該正常操作期間產生施加至該記憶體單元陣列之一正常電壓；及一開關電路，其係在該正常操作期間將該驅動器連接至該第一板及該第二板中之至少一者，且在該初始化操作期間自該第一板及該第二板斷開該驅動器。
  7. 如請求項1之電阻性記憶體裝置，其進一步包含：第一複數個電晶體，其係分別將該第一群組電阻性記憶體單元連接至該第一板；及第二複數個電晶體，其係分別將該第二群組電阻性記 憶體單元連接至該第二板。
  8. 如請求項7之電阻性記憶體裝置，其中同樣地操作該等第一複數個電晶體及該等第二複數個電晶體，使得在該初始化操作期間，連接至一經選擇之位元線的該等第一複數個電晶體中之一者係與連接至該經選擇之位元線的該等第二複數個電晶體中之一者同時導通。
  9. 如請求項8之電阻性記憶體裝置，其中在該初始化操作期間，該等第一複數個電晶體中之一者係與該等第二複數個電晶體中之一者串聯連接。
  10. 如請求項7之電阻性記憶體裝置，其中該等第一複數個電晶體及該等第二複數個電晶體係互補地操作，使得在該初始化操作期間，連接至一經選擇之位元線的該等第一複數個電晶體中之一者係為導通，而連接至該經選擇之位元線的該等第二複數個電晶體中之一者係為截止。
  11. 如請求項1之電阻性記憶體裝置，其中該等複數個位元線、該第一板及該第二板係互相平行而配置於該電阻性記憶體裝置中。
  12. 一種電子裝置，其包含：一電阻性記憶體裝置；及一處理器，其控制該電阻性記憶體裝置之操作，其中該電阻性記憶體裝置包含：一記憶體單元陣列，其係根據複數個字線及複數個位元線配置電阻性記憶體單元，其中一第一群組電阻性記憶體單元係連接於該等複數個位元線與一第一板 之間，及一第二群組電阻性記憶體單元係連接於該等複數個位元線與一第二板之間；一第一初始化襯墊，其係在一初始化操作期間自在該電阻性記憶體裝置之外的一初始化裝置接收一第一初始化電壓，且將該第一初始化電壓提供至該第一板；一第二初始化襯墊，其係在該初始化操作期間自該初始化裝置接收一第二初始化電壓，且將該第二初始化電壓提供至該第二板；及其中該第一初始化電壓及該第二初始化電壓係分別施加至與該等電阻性記憶體單元之一正常操作相關聯之一正常路徑外的該第一板及該第二板。
  13. 如請求項12之電子裝置，其中該電阻性記憶體裝置進一步包含：一第一驅動器，其係連接至該第一板且係回應於一第一控制信號而啟用/停用；及一第二驅動器，其係連接至該第二板且係回應於一第二控制信號而啟用/停用。
  14. 如請求項13之電子裝置，其中該第一驅動器及該第二驅動器係在該初始化操作期間停用；及該第一驅動器及該第二驅動器係在該正常操作期間啟用，以將一相同電壓分別供應至該第一板及該第二板。
  15. 如請求項12之電子裝置，其中該電阻性記憶體裝置進一步包含： 一感測放大器及輸入/輸出(I/O)電路，其係在該正常操作期間經由該正常路徑而連接至該等複數個位元線中之至少一者，且在該初始化操作期間自該等複數個位元線中之各者及每一者斷開，使得該第一初始化電壓及該第二初始化電壓係直接且分別施加至該正常路徑外的該第一板及該第二板。
  16. 如請求項12之電子裝置，其中該電阻性記憶體裝置進一步包含：一驅動器，其係在該正常操作期間產生施加至該記憶體單元陣列之一正常電壓；及一開關電路，其係在該正常操作期間將該驅動器連接至該第一板及該第二板中之至少一者，且在該初始化操作期間自該第一板及該第二板斷開該驅動器。
  17. 一種記憶體卡，其包含：一電阻性記憶體裝置；一卡介面；及一記憶體控制器，其控制該卡介面與該電阻性記憶體裝置之間的資料交換，其中該電阻性記憶體裝置包含：一記憶體單元陣列，其係根據複數個字線及複數個位元線配置電阻性記憶體單元，其中一第一群組電阻性記憶體單元係連接於該等複數個位元線與一第一板之間，及一第二群組電阻性記憶體單元係連接於該等複數個位元線與一第二板之間；一第一初始化襯墊，其係在一初始化操作期間自在 該電阻性記憶體裝置之外的一初始化裝置接收一第一初始化電壓，且將該第一初始化電壓提供至該第一板；及一第二初始化襯墊，其係在該初始化操作期間自該初始化裝置接收一第二初始化電壓，且將該第二初始化電壓提供至該第二板；其中該第一初始化電壓及該第二初始化電壓係分別施加至與該等電阻性記憶體單元之一正常操作相關聯之一正常路徑外的該第一板及該第二板。
  18. 一種三維記憶體裝置，其包括電性互連之複數個電阻性記憶體裝置，其中該等複數個電阻性記憶體裝置中之至少一者包含：一記憶體單元陣列，其係根據複數個字線及複數個位元線配置電阻性記憶體單元，其中一第一群組電阻性記憶體單元係連接於該等複數個位元線與一第一板之間，及一第二群組電阻性記憶體單元係連接於該等複數個位元線與一第二板之間；一第一初始化襯墊，其係在一初始化操作期間自在該電阻性記憶體裝置之外的一初始化裝置接收一第一初始化電壓，且將該第一初始化電壓提供至該第一板；一第二初始化襯墊，其係在該初始化操作期間自該初始化裝置接收一第二初始化電壓，且將該第二初始化電壓提供至該第二板；其中該第一初始化電壓及該第二初始化電壓係分別施 加至與該電阻性記憶體單元之一正常操作相關聯之一正常路徑外的該第一板及該第二板。
  19. 一種用於初始化電阻性記憶體裝置之記憶體單元陣列中的電阻性記憶體單元之方法，其中一第一群組電阻性記憶體單元係連接於複數個位元線及一第一板之間，及一第二群組電阻性記憶體單元係連接於該等複數個位元線及一第二板之間，且該等電阻性記憶體單元係經組配成可將寫入資料在一正常操作期間寫入至該等電阻性記憶體單元中之至少一者，該方法包含：將一初始化裝置連接至該電阻性記憶體裝置；及藉由以下動作在該初始化裝置之控制下實行一初始化操作：使用該初始化裝置產生一第一初始化電壓及一第二初始化電壓；將該第一初始化電壓施加至在該正常操作期間所使用之一正常路徑外的該第一板，且將該第二初始化電壓施加至在該正常操作期間所使用之一正常路徑外的該第二板，以將該寫入資料寫入至該等電阻性記憶體單元中之該至少一者。
  20. 如請求項19之方法，其中該電阻性記憶體裝置包含一感測放大器及輸入/輸出(I/O)電路，該感測放大器及輸入/輸出(I/O)電路在該正常操作期間係經由該正常路徑而連接至該等複數個位元線中之至少一者，且在該初始化操作期間自該等複數個位元線中之各者及每一者斷開，使 得該第一初始化電壓及該第二初始化電壓係直接且分別施加至該正常路徑外的該第一板及該第二板。
  21. 如請求項19之方法，其中在該初始化操作期間，連接至該等複數個位元線之一經選擇者的該第一群組電阻性記憶體單元中之一者及連接至該等複數個位元線之該經選擇者的該第二群組電阻性記憶體單元中之一者係藉由於該第一板與該第二板之間流動的電流串聯地初始化。
  22. 如請求項19之方法，其進一步包含：在該正常操作期間，將提供一第一正常電壓之一第一驅動器連接至該第一板，且在該正常操作期間，將提供一第二正常電壓之一第二驅動器連接至該第二板。
  23. 如請求項22之方法，其中該第一正常電壓與該第二正常電壓係為相同。
  24. 如請求項19之方法，其中該電阻性記憶體裝置進一步包含分別將該第一群組電阻性記憶體單元連接至該第一板之第一複數個電晶體，及分別將該第二群組電阻性記憶體單元連接至該第二板之第二複數個電晶體，且該方法進一步包含：同樣地操作該等第一複數個電晶體及該等第二複數個電晶體，使得在該初始化操作期間，連接至一經選擇之位元線的該等第一複數個電晶體中之一者與連接至該經選擇之位元線的該等第二複數個電晶體中之一者同時導通。
  25. 如請求項24之方法，其中在該初始化操作期間，該等第 一複數個電晶體中之該一者係與該等第二複數個電晶體中之該一者串聯連接。
  26. 如請求項19之方法，其中該電阻性記憶體裝置進一步包含分別將該第一群組電阻性記憶體單元連接至該第一板之第一複數個電晶體，及分別將該第二群組電阻性記憶體單元連接至該第二板之第二複數個電晶體，且該方法進一步包含：互補地操作該等第一複數個電晶體及該等第二複數個電晶體，使得在該初始化操作期間，連接至一經選擇之位元線的該等第一複數個電晶體中之一者係為導通，而連接至該經選擇之位元線之該等第二複數個電晶體中之一者係為截止。
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