JP5754710B2 - 抵抗性メモリ装置 - Google Patents
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Description
実施形態によって、前記ビットライン、前記第1プレート、及び前記第2プレートは、互いに平行である。
10:メモリセルアレイ
22:コントロールロジック
24:ローデコーダ
26:カラムデコーダ
28:感知増幅器及び入出力回路
42:第1ドライバー
44:第2ドライバー
150、200、300、400、及び500:電子装置
Claims (11)
- 複数のワードライン及び複数のビットラインに従って抵抗性メモリセルを配置するメモリセルアレイであって、抵抗性メモリセルの第1グループは、前記複数のビットラインと第1プレートの間に接続され、抵抗性メモリセルの第2グループは、前記複数のビットラインと第2プレートの間に接続される、メモリセルアレイと、
抵抗性メモリ装置の外部の初期化装置から第1の初期化電圧を受信するとともに、初期化動作時に、前記第1プレートに前記第1の初期化電圧を供給する第1初期化パッドと、
前記初期化装置から第2の初期化電圧を受信するとともに、前記初期化動作時に、前記第2プレートに前記第2の初期化電圧を供給する第2初期化パッドと、
を具備し、
前記第1の初期化電圧及び前記第2の初期化電圧は、前記抵抗性メモリセルの正常動作に関連する正常経路の外部から前記第1プレート及び前記第2プレートにそれぞれ印加されることを特徴とする抵抗性メモリ装置。 - 前記第1プレートに接続され、第1制御信号に応答してイネーブル(enable)またはディセーブル(disable)されることができる第1ドライバーと、
前記第2プレートに接続され、第2制御信号に応答してイネーブルまたはディセーブルされることができる第2ドライバーと、
をさらに具備することを特徴とする請求項1に記載の抵抗性メモリ装置。 - 前記第1ドライバーと前記第2ドライバーは、前記初期化動作時にディセーブルされ、
前記第1ドライバーと前記第2ドライバーは、正常動作時に同じ電圧を前記第1プレートと前記第2プレートにそれぞれ供給するためにイネーブルされることを特徴とする請求項2に記載の抵抗性メモリ装置。 - 前記第1の初期化電圧及び前記第2の初期化電圧が正常経路の外部から前記第1プレート及び前記第2プレートにそれぞれ直接印加されるように、前記正常動作時に前記複数のビットラインの少なくとも1つに前記正常経路を介して接続されるとともに、前記初期化動作時に前記複数のビットラインの各ライン及び全てのラインから切断される感知増幅器及び入出力回路をさらに具備することを特徴とする請求項1に記載の抵抗性メモリ装置。
- 前記正常動作時に前記感知増幅器及び入出力回路に前記複数のビットラインの少なくとも1つを選択的に接続するとともに、前記初期化動作時に前記感知増幅器及び入出力回路から前記複数のビットラインの各ライン及び全てのラインを切断するように、前記複数のビットラインの各々にそれぞれ関連する選択スイッチをさらに具備することを特徴とする請求項4に記載の抵抗性メモリ装置。
- 前記正常動作時に前記メモリセルアレイに印加された正常電圧を生成するドライバーと、
前記正常動作時に前記第1プレート及び前記第2プレートの少なくとも1つに前記ドライバーを接続し、前記初期化動作時に前記第1プレート及び前記第2プレートを前記ドライバーから切断するスイッチ回路と、
をさらに具備することを特徴とする請求項1に記載の抵抗性メモリ装置。 - 前記第1プレートに抵抗性メモリセルの前記第1グループをそれぞれ接続する第1の複数のトランジスタと、
前記第2プレートに抵抗性メモリセルの前記第2グループをそれぞれ接続する第2の複数のトランジスタと
をさらに具備することを特徴とする請求項1に記載の抵抗性メモリ装置。 - 前記初期化動作時に、選択されたビットラインに接続された前記第1の複数のトランジスタのうちの1つが、前記選択されたビットラインに接続された前記第2の複数のトランジスタのうちの1つと同時にターンオン(turn−on)されるように、前記第1の複数のトランジスタと前記第2の複数のトランジスタが同様に動作する、ことを特徴とする請求項7に記載の抵抗性メモリ装置。
- 前記第1の複数のトランジスタの1つは、前記初期化動作時に、前記第2の複数のトランジスタのうちの1つに直列に接続される、ことを特徴とする請求項8に記載の抵抗性メモリ装置。
- 前記初期化動作時に、選択されたビットラインに接続された前記第1の複数のトランジスタの1つがターンオンし、前記選択されたビットラインに接続された前記第2の複数のトランジスタの1つがターンオフ(turn−off)されるように、前記第1の複数のトランジスタ及び前記第2の複数のトランジスタが相補的に動作する、ことを特徴とする請求項7に記載の抵抗性メモリ装置。
- 前記複数のビットライン、前記第1プレート、及び前記第2プレートは、前記抵抗性メモリ装置内に互いに並行に配置される、ことを特徴とする請求項1に記載の抵抗性メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100104553A KR101797106B1 (ko) | 2010-10-26 | 2010-10-26 | 저항성 메모리 장치와 상기 저항성 메모리 장치를 포함하는 전자 장치들 |
KR10-2010-0104553 | 2010-10-26 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012094240A JP2012094240A (ja) | 2012-05-17 |
JP2012094240A5 JP2012094240A5 (ja) | 2014-11-06 |
JP5754710B2 true JP5754710B2 (ja) | 2015-07-29 |
Family
ID=45972925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011234774A Active JP5754710B2 (ja) | 2010-10-26 | 2011-10-26 | 抵抗性メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8737112B2 (ja) |
JP (1) | JP5754710B2 (ja) |
KR (1) | KR101797106B1 (ja) |
CN (1) | CN102456398A (ja) |
TW (1) | TWI531031B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9245926B2 (en) | 2012-05-07 | 2016-01-26 | Micron Technology, Inc. | Apparatuses and methods including memory access in cross point memory |
US8675423B2 (en) * | 2012-05-07 | 2014-03-18 | Micron Technology, Inc. | Apparatuses and methods including supply current in memory |
US9007800B2 (en) * | 2012-12-08 | 2015-04-14 | International Business Machines Corporation | Three-dimensional memory array and operation scheme |
JP5689570B2 (ja) * | 2013-02-01 | 2015-03-25 | パナソニックIpマネジメント株式会社 | 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路 |
US8869436B2 (en) * | 2013-02-27 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive switching random access memory structure and method to recreate filament and recover resistance window |
US8873317B2 (en) | 2013-03-14 | 2014-10-28 | Kabushiki Kaisha Toshiba | Memory device |
JP5492324B1 (ja) * | 2013-03-15 | 2014-05-14 | 株式会社東芝 | プロセッサシステム |
KR20150040605A (ko) * | 2013-10-07 | 2015-04-15 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 위한 리프레쉬 방법과 이를 포함하는 시스템 |
US9298201B2 (en) * | 2013-12-18 | 2016-03-29 | International Business Machines Corporation | Power delivery to three-dimensional chips |
JP5748877B1 (ja) * | 2014-03-07 | 2015-07-15 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型メモリ |
CN105336355B (zh) * | 2014-08-07 | 2018-03-30 | 华邦电子股份有限公司 | 存储装置及其控制方法 |
WO2016118165A1 (en) * | 2015-01-23 | 2016-07-28 | Hewlett Packard Enterprise Development Lp | Sensing an output signal in a crossbar array |
TWI564897B (zh) * | 2015-09-30 | 2017-01-01 | 華邦電子股份有限公司 | 記憶體驅動裝置以及方法 |
KR102594412B1 (ko) * | 2016-08-03 | 2023-10-30 | 삼성전자주식회사 | 임계 스위칭 소자를 갖는 반도체 소자 형성 방법 |
CN111091858B (zh) * | 2019-12-31 | 2021-11-09 | 清华大学 | 阻变存储阵列的操作方法 |
US11139025B2 (en) | 2020-01-22 | 2021-10-05 | International Business Machines Corporation | Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array |
CN111339579B (zh) * | 2020-03-26 | 2022-07-08 | 清华大学 | 电子装置及其操作方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6936917B2 (en) | 2001-09-26 | 2005-08-30 | Molex Incorporated | Power delivery connector for integrated circuits utilizing integrated capacitors |
JP4322645B2 (ja) | 2003-11-28 | 2009-09-02 | 株式会社日立製作所 | 半導体集積回路装置 |
TWI355661B (en) * | 2003-12-18 | 2012-01-01 | Panasonic Corp | Method for using a variable-resistance material as |
JP4529493B2 (ja) | 2004-03-12 | 2010-08-25 | 株式会社日立製作所 | 半導体装置 |
DE102005045312A1 (de) * | 2004-10-29 | 2006-05-04 | Infineon Technologies Ag | Halbleiterspeicher mit flüchtigen und nichtflüchtigen Speicherzellen |
JP2007026492A (ja) | 2005-07-13 | 2007-02-01 | Sony Corp | 記憶装置及び半導体装置 |
WO2010038442A1 (ja) | 2008-09-30 | 2010-04-08 | パナソニック株式会社 | 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置 |
JP4956598B2 (ja) | 2009-02-27 | 2012-06-20 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
JP4774109B2 (ja) * | 2009-03-13 | 2011-09-14 | シャープ株式会社 | 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法 |
JP2009187658A (ja) | 2009-04-13 | 2009-08-20 | Hitachi Ltd | 半導体集積回路装置 |
-
2010
- 2010-10-26 KR KR1020100104553A patent/KR101797106B1/ko active IP Right Grant
-
2011
- 2011-09-07 TW TW100132318A patent/TWI531031B/zh active
- 2011-09-21 US US13/238,669 patent/US8737112B2/en active Active
- 2011-10-20 CN CN201110319574.1A patent/CN102456398A/zh active Pending
- 2011-10-26 JP JP2011234774A patent/JP5754710B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US8737112B2 (en) | 2014-05-27 |
TWI531031B (zh) | 2016-04-21 |
US20120099364A1 (en) | 2012-04-26 |
JP2012094240A (ja) | 2012-05-17 |
KR101797106B1 (ko) | 2017-11-13 |
TW201241965A (en) | 2012-10-16 |
KR20120043314A (ko) | 2012-05-04 |
CN102456398A (zh) | 2012-05-16 |
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Legal Events
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